TWI404192B - 冠狀電容器之製造方法 - Google Patents
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Description
本發明係關於半導體記憶裝置的製作，且特別是關於適用於半導體記憶裝置之一種冠狀電容器(crown-shaped capacitor)之製造方法。
動態隨機存取記憶體(dynamic random access memory,DRAM)為一種揮發性記憶體，其儲存數位訊號方式係藉由充/放電(charge/discharge)其內之電容器所達成。當供應至上述動態隨機存取記憶體之電源關閉時，該記憶體內所儲存之數據將完全地消除。一般而言，動態隨機存取記憶體包括至少一場效電晶體(field effect transistor,FET)以及一電容器(capacitor)，其中電容器係用以儲存動態隨機存取記憶體內記憶胞之訊號。目前較常應用之電容器類型主要分為包括溝槽型電容器(trench type capacitor)與冠狀電容器(crown-shaped capacitor)。
隨著動態隨機存取記憶體之記憶胞尺寸縮減潮流，雖然記憶胞尺寸逐漸地縮減，記憶胞內之電容器的尺寸也需要進一步的縮減。然而，隨著記憶胞內之電容器尺寸的縮減，經尺寸縮減之電容器仍須具備一定之電荷儲存量以利訊號的可靠儲存。
因此，便需要適用於製備具有縮減尺寸之電容器且可維持或更增加其儲存電容之電容器的製造方法。
有鑑於此，本發明提供了一種冠狀電容器之製造方法，以形成適用於如動態隨機存取記憶體之半導體記憶裝置之冠狀電容器，其具有經改善之電容值與電容器結構強度。
依據一實施例，本發明提供了一種冠狀電容器裝置之製造方法，包括：提供一第一介電層，其內設置有一導電接觸物；於該第一介電層上形成一保護柱，其中該保護柱實體接觸該導電接觸物並包括依序設置於該導電接觸物上之一第一導電層、一保護層與一罩幕層；形成一第二導電層於該保護柱之側邊，其中該第二導電層實體接觸該第一導電層、該保護層與該罩幕層；順應地形成一第一電容層與一第三導電層於第一介電層之上，以覆蓋該導電接觸物、該第一介電層、該第二導電層與該罩幕層；形成一犧牲層於該第三導電層之上；部分移除高於該保護層之該犧牲層、該第三導電層、該第一電容層、該第二導電層與該罩幕層；去除該鄰近該保護層之該第二導電層與該第三導電層並形成鄰近該第一電容層之一凹口；去除該保護層並形成一開口，其中該開口露出該第一導電層以及該第二導電層未接觸該第一電容層之一側面；順應地形成一第二電容層與一第四導電層於該開口內，其中該第二電容層亦填入於鄰近該第一電容層之該凹口並實體接觸該第一電容層；移除該犧牲層，露出該第三導電層未接觸該第一電容層之一側面；以及形成一第五導電層，覆蓋該第四導電層、該第二電容層與該三導電層。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
本發明之冠狀電容器之製造方法的多個實施例將配合下文及第1~11圖等圖式而加以解說。
第1-4圖顯示了依據本發明一實施例之冠狀電容器之製造方法。在此，本實施例中之製造方法為本案發明人所知悉之冠狀電容器的製作，其係作為一比較實施例之用而非用以限定本發明，藉以解說發明人於製作方面所遭遇之問題。
請參照第1圖，首先提供一半導體結構，其係為於位於一半導體記憶裝置記憶胞區(未顯示)內，例如是位於一動態隨機存取記憶體(DRAM)裝置記憶胞區內之一結構。此半導體結構包括埋設於介電層10內之數個導電接觸物12而設置於導電接觸物12上之介電層10則部份經過蝕刻去除以部份露出各導電接觸物12之頂面。在此，半導體結構可更包括一半導體基底(未顯示)以及形成於半導體基底上之複數個電晶體(未顯示)，而此些導電接觸物12則分別電性接觸了設置於半導體基底上之電晶體之一。為了簡化圖式起見，在此半導體結構僅繪示介電層10以及埋設於其內之導電接觸物12，並未繪示出其下之半導體基底與電晶體等結構，此些結構為熟悉此技藝者所知悉。在此，介電層10包括如矽玻璃(undoped silicon glass,USG)、磷矽玻璃(phosphorus silicon glass,PSG)、硼磷矽玻璃(boron phosphorus silicon glass,BPSG)、無機矽氧化物(TEOS oxide)、氮化矽或二氧化矽等絕緣材料，而導電接觸物12則包括如經摻雜之多晶矽(doped polysilicon)或如鎢之金屬等導電材料。接著於介電層10上坦覆地形成一犧牲層14與一支撐層16，以覆蓋介電層10以及導電接觸物12。犧牲層14則包括如多晶矽、矽玻璃、磷矽玻璃、硼磷矽玻璃、無機矽氧化物、氮化矽或二氧化矽等絕緣材料，且較佳地為多晶矽材料，犧牲層14與介電層10所包括之材料之間具有一定之蝕刻選擇比，以利後續製程之實施，而支撐層16則包括如氮化矽之材料。
請繼續參照第1圖，接著藉由一微影與蝕刻程序(未顯示)之進行，以於第1圖所示之支撐層16與犧牲層14內形成了多個溝槽18。如圖所示，所形成之各溝槽18大體對應於導電接觸物12而設置並向下穿透了支撐層16與犧牲層14，進而露出位於下方之導電接觸物12。在此，從上視(未顯示)觀之，溝槽18可為具有圓形或橢圓形頂面之柱狀溝槽。於溝槽18形成之後，接著順應地形成第一導電層20於支撐層16與犧牲層14之上，第一導電層20亦形成於各溝槽18內並覆蓋為各溝槽18所露出之支撐層16、犧牲層14與導電接觸物12的表面。第一導電層108之材質例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等，且可藉由如化學氣相沈積之沈積程序所形成，因而可順應地形成於為各溝槽18所露出之連結層16、犧牲層14與導電接觸物12之表面上。
請參照第2圖，接著藉由一蝕刻程序(未顯示)之實施，例如一乾蝕刻程序的實施，以移除高於支撐層16表面之部份第一導電層20並露出支撐層16。接著再藉由一微影與蝕刻程序(未顯示)之進行，藉由具有特定圖案之光罩(未顯示)的使用以部份移除支撐層16，在此係以移除鄰近第1圖內位於最左側與最右側之溝槽18之支撐層16為例，以露出位於支撐層16下方之犧牲層14。接著再施行一蝕刻程序(未顯示)，例如是一濕蝕刻程序，以完全移除犧牲層14(見於第1圖)，進而於介電層10與導電接觸物12之上留下設置於原先溝槽18內且經過圖案化之第一導電層20a以及相連於此些第一導電層20a之支撐層16。
如第2圖所示，此時於第一導電層20a之間，以及第一導電層20a與其鄰近之導電接觸物12、介電層10以及支撐層16之間形成了空室(space)22，且此些空室則分別露出了第一導電層20a之兩相對表面A與B，其中第一導電層20a之表面A為位於原先溝槽18(見於第1圖)內之表面，而第一導電層20a之表面B則為接觸原先犧牲層14(見於第1圖)之一表面。
請參照第3圖，接著依序且順應地形成一電容層24與一第二導電層26於為各空室22內所露出之第一導電層20a與支撐層16的露出表面上。在此，電容層24以及第二導電層26係分別順應地形成於第一導電層20a之表面A與表面B(見於第2圖)之上，但並未為填滿空室22。電容層24之材質例如為氮化矽、氮氧化矽等含氮介電材料，或者如氧化鋁(Al2
O3
)、氧化鋯(ZrO2
)、鈦酸鍶鋇(BST)、鈦酸鍶(STO)、氧化鉭(Ta2
O5
)或二氧化鉿(HfO2
)之高介電常數介電材料(具有高於氮化矽之介電常數之介電材料)，而第二導電層26之材質例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等。電容層24與第二導電層26可採用如化學氣相沈積法之沈積程序所形成，藉以順應地形成此些膜層於第一導電層20a與連結層16之上。
請參照第4圖，接著於如第3圖所示結構上坦覆地形成一導電材料，藉以填滿各空室22(見於第3圖)並覆蓋第二導電層26。接著施行一平坦化程序(未顯示)以平坦化上述導電材料，進而於如第3圖所示之結構上形成一第三層28，第三導電層28係填入於各空室22中，故所形成之膜層結構係為實心結構。在此，第三導電層28所使用之導電材料例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等。
製程至此，冠狀電容器的製作便大體完成。如第4圖所示之冠狀電容器由於包括分別設置於第一導電層20a的兩個相對表面(見於第2圖之表面A與B)上之一電容層24與第二導電層26，因此所製備得到之冠狀電容器可具有更為增加之電容值，從而適用於具有尺寸縮小但仍保持一定或更為增加之電容值之冠狀電容器的使用。
然而，參照於先前第1-4圖所示製程中，例如為第2圖所示之製作情形中，由圖案化之第一導電層20a與支撐層16組成之立體結構係為包括數個空室22形成於其間之一鏤空結構，其僅靠著介電層10、厚度極薄之第一導電層20a與厚度稍厚之支撐層16之連結情形而支撐此鏤空結構，其恐具有極為薄弱之機械強度，故於如移除犧牲層14時所採用之濕蝕刻程序及/或形成電容層24、第二導電層26等後續膜層之沈積程序等製造程序施行過程中，此鏤空結構恐遭受所使用之製程流體的衝擊而產生倒塌現象以及受到後續製程中所產生的微粒(particle)的影響，進而將影響了如第4圖所示之冠狀電容器之製程可靠度與產品良率。
如此，申請人基於上述第1-4圖所示之冠狀電容器之製造方法所可能遭遇之製程可靠性問題，從而思及一種冠狀電容器之製造方法，其可製備出同時具有經增加之電容值與較佳結構強度之冠狀電容器。
請參照第5-11圖系列剖面圖，顯示了依據本發明之另一實施例之冠狀電容器之製造方法。
請參照第5圖，首先提供一半導體結構，其係為於位於一半導體記憶裝置記憶胞區(未顯示)內，例如是位於一動態隨機存取記憶體(DRAM)裝置記憶胞區內之一結構。此半導體結構包括設置於介電層102內之數個導電接觸物104。在此，半導體結構可更包括一半導體基底(未顯示)以及形成於半導體基底上之複數個電晶體(未顯示)，而此些導電接觸物104則分別電性接觸了設置於半導體基底上之電晶體之一。為了簡化圖式起見，在此半導體結構僅繪示介電層102以及設置於其內之導電接觸物104，並未繪示出其下之半導體基底與電晶體等結構，此些結構為熟悉此技藝者所知悉。在此，介電層102包括如矽玻璃(undoped silicon glass,USG)、磷矽玻璃(phosphorus silicon glass,PSG)、硼磷矽玻璃(boron phosphorus silicon glass,BPSG)、無機矽氧化物(TEOS oxide)、氮化矽或二氧化矽等絕緣材料，而導電接觸物104則包括如經摻雜之多晶矽(doped polysilicon)或如鎢之金屬等導電材料。接著依序於介電層102上坦覆地形成一導電層106、一保護層108以及一罩幕層110。導電層106具有介於100~400埃之厚度，其材質例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等導電材料。保護層108具有介於10000~25000埃之厚度，其材質例如為多晶矽、矽玻璃、磷矽玻璃、硼磷矽玻璃、無機矽氧化物、氮化矽或二氧化矽等絕緣材料，且較佳地為多晶矽材料，保護層108與下方介電層102所使用之材料之間較佳地具有高蝕刻選擇比，以利後續蝕刻製程之進行。罩幕層110具有介於8000~15000埃之厚度，其材質例如為氮化矽。
請參照第6圖，接著藉由一微影與蝕刻程序(未顯示)之進行，以圖案化第5圖內之導電層106、保護層108與罩幕層110並形成數個保護柱114。在此，保護柱114分別大體對準位於下方之一導電接觸物104而設置。從上視(未顯示)觀之，此些保護柱104可具有如圓形或橢圓形之頂面。如第6圖所示，每一保護柱114係由依序堆疊於導電接觸物104上之經圖案化之導電層106a、經圖案化之保護層108a與經圖案化之罩幕層110a所構成，而此些保護柱114之間則為空室112而相分隔。
請參照第7圖，接著於第6圖所示結構上順應地形成一層導電材料，並藉由一蝕刻程序(未顯示)之實施，以於各保護柱114之側壁上形成了一導電層116。導電層116係位於導電接觸物104之上且實體接觸了保護柱114內之導電層106a、保護層108a與罩幕層110a。於形成導電層116之後，接著於介電層102之上順應地形成一電容層118以及一導電層120。在此，電容層118以及導電層120係順應地形成導電層116、罩幕層110a、導電接觸物104以及介電層102之表面上但並未為填滿空室112(見於第6圖)。電容層118之材質例如為氮化矽、氮氧化矽等含氮介電材料，或者如氧化鋁(Al2
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)、氧化鋯(ZrO2
)、鈦酸鍶鋇(BST)、鈦酸鍶(STO)、氧化鉭(Ta2
O5
)或二氧化鉿(HfO2
)之高介電常數介電材料(具有高於氮化矽之介電常數之介電材料)，而導電層120材質例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等。電容層118與導電層120之厚度分別為50~130埃以及30~100埃，並可採用如化學氣相沈積法(CVD)、原子層沈積法(ALD)等沈積程序所形成。
請參照第8圖，接著於第7圖所示結構上坦覆地形成一絕緣材料，藉以覆蓋導電層120以及填滿導電層120間之空間。接著施行一平坦化程序(未顯示)，藉以平坦化上述絕緣材料並去除高於保護柱114內罩幕層110a表面之導電層120與電容層118之材料。接著施行一蝕刻程序(未顯示)，以去除各保護柱114內之罩幕層110a，進而露出保護柱114內之保護層108a。於上述蝕刻程序中，可採用如濕蝕刻或乾蝕刻等蝕刻方法，故於蝕刻去除罩幕層110a時，亦同步蝕刻去除了鄰近罩幕層110a之部份絕緣材料、導電層120、電容層118與導電層116，因而於介電層102上形成了經蝕刻去除之導電層116a與120a、經蝕刻去除之電容層118a以及犧牲層122。在此，於上述蝕刻製程實施後，犧牲層122之表面略低於上述膜層之表面。
請參照第9圖，接著施行一蝕刻程序(未顯示)，例如為一濕蝕刻程序，以部份移除電容層118a兩側之部份導電層116a與120a，進而於保護層108a、電容層118a與犧牲層122之間形成了凹口126。接著施行另一蝕刻程序(未顯示)，例如為一乾蝕刻程序或一濕蝕刻程序，以移除保護層108a並形成了開口124，而開口124露出位於保護層108a下方之導電層106a與側邊之導電層116a。
請參照第10圖，接著於第9圖所示結構之上順應地形成一層電容材料以及一層導電材料後，接著施行一蝕刻程序(未顯示)，例如是一乾蝕刻程序，以於導電層120a與電容層118a之上分別形成一電容層128與一導電層130，其中電容層128回填了位於保護層108a、電容層118a與犧牲層122之間凹口126(見於第9圖)並形成於開口124中，因而實體接觸了位於導電層116a與120a之間的電容層118a以及開口124內之導電層106a與116a。在此，電容層128之材質例如為氮化矽、氮氧化矽等含氮介電材料，或者如氧化鋁(Al2
O3
)、氧化鋯(ZrO2
)、鈦酸鍶鋇(BST)、鈦酸鍶(STO)、氧化鉭(Ta2
O5
)或二氧化鉿(HfO2
)之高介電常數介電材料(具有高於氮化矽之介電常數之介電材料)，而導電層130材質例如為釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等。電容層128與導電層130之厚度分別50~130埃以及30~100埃，並可採用如化學氣相沈積法(CVD)或原子層沈積法(ALD)等沈積程序所形成。
請參照第11圖，接著施行一蝕刻程序(未顯示)，例如為一濕蝕刻程序，以去除犧牲層122並露出導電層120a。於去除犧牲層122之後，接著坦覆地形成一導電材料於導電層120a、導電層130以及電容層128之上，並接著施行一平坦化程序(未顯示)以平坦化上述導電材料，進而形成了平坦之一導電層132。導電層132可採用如釕(Ru)、氮化鉭(TaN)、氮化鈦(TiN)、鉑(Pt)、經摻雜之多晶矽(doped polysilicon)或金屬矽化物(silicides)等導電材料。
製程至此，冠狀電容器的製作便大體完成。如第11圖所示之冠狀電容器由於主要設置於導電接觸物104之上且由導電層106a與兩導電層116a所組合形成之底電極，由導電層120a與130所形成之兩獨立之頂電極，以及由分別設置於此些底電極兩側表面上與導電層120a與130a之間的電容層116a與128所構成之電容層，因此所製備得到之冠狀電容器可具有加倍之電容值，從而適用於具有尺寸縮小但仍保持一定或更為增加之電容值之冠狀電容器之用。
此外，參照於先前第5-11圖所示製程中，藉由保護柱114以及犧牲層122的設置，可使得用於底電極之導電層116a與106a、用於頂電極之導電層130與122a以及用於電容層之電容層116a與128於製作過程中受到保護柱114以及犧牲層122之結構上支撐，因此上述構成冠狀電容器之主要元件膜層並不會於如前述第1-4圖所示製程般處於一鏤空狀態之下，故可較如前述第1-4圖所示製程而不易受到後續製程中之所施行之蝕刻製程與膜層沈積等程序中使用之流體的衝擊而產生結構倒塌現象以及受到後續製程中所產生的微粒(particle)的影響，因而可確保了如第11圖所示之冠狀電容器之製程可靠度與產品良率。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．介電層
12．．．導電接觸物
14．．．犧牲層
16．．．支撐層
18．．．溝槽
20、20a．．．第一導電層
22．．．空室
24．．．電容層
26．．．第二導電層
28．．．第三導電層
A、B．．．第一導電層之表面
102．．．介電層
104．．．導電接觸物
106、106a．．．導電層
108、108a．．．保護層
110、110a．．．罩幕層
112．．．空室
114．．．保護柱
116．．．導電層
118、118a．．．電容層
120、120a．．．導電層
122．．．犧牲層
124．．．開口
126．．．凹口
128．．．電容層
130．．．導電層
132．．．導電層
第1~4圖為一系列剖面圖，顯示了依據本發明之一實施例之冠狀電容器之製造方法；以及
第5~11系列剖面圖，顯示了依據本發明之另一實施例之冠狀電容器之製造方法。
102．．．介電層
104．．．導電接觸物
106a．．．導電層
108a．．．保護層
110a．．．罩幕層
114．．．保護柱
116．．．導電層
118．．．電容層
120．．．導電層
Claims (18)
- 一種冠狀電容器之製造方法，包括：提供一第一介電層，其內設置有一導電接觸物；於該第一介電層上形成一保護柱，其中該保護柱實體接觸該導電接觸物並包括依序設置於該導電接觸物上之一第一導電層、一保護層與一罩幕層；形成一第二導電層於該保護柱之側邊，其中該第二導電層實體接觸該第一導電層、該保護層與該罩幕層；順應地形成一第一電容層與一第三導電層於第一介電層之上，以覆蓋該導電接觸物、該第一介電層、該第二導電層與該罩幕層；形成一犧牲層於該第三導電層之上；部分移除高於該保護層之該犧牲層、該第三導電層、該第一電容層、該第二導電層與該罩幕層；去除該鄰近該保護層之該第二導電層與該第三導電層並形成鄰近該第一電容層之一凹口；去除該保護層並形成一開口，其中該開口露出該第一導電層以及該第二導電層未接觸該第一電容層之一側面；順應地形成一第二電容層與一第四導電層於該開口內，其中該第二電容層亦填入於鄰近該第一電容層之該凹口並實體接觸該第一電容層；移除該犧牲層，露出該第三導電層未接觸該第一電容層之一側面；以及形成一第五導電層，覆蓋該第四導電層、該第二電容層與該三導電層。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第一導電層與該第二導電層構成了一底電極。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第一電容層與該第二電容層構成了一電容。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第三導電層與該第四導電層分別構成一頂電極。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該保護柱僅部分覆蓋該導電接觸物，進而部分露出該導電接觸物之一頂面，而該第二導電層實體接觸了該導電接觸物之該頂面與該第一導電層。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中部分移除高於該保護層之該犧牲層、該第三導電層、該第一電容層、該第二導電層與該罩幕層包括：施行一平坦化程序，移除高於該罩幕層之該犧牲層、該第三導電層、該第一電容層、該第二導電層；以及施行一蝕刻程序，移除該罩幕層以及高於該保護層之該犧牲層、該第三導電層、該第一電容層與該第二導電層。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中去除該保護層包括施行一濕蝕刻程序。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中去除該犧牲層包括施行一濕蝕刻程序。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中去除該鄰近該保護層之該第二導電層與該第三導電層並形成鄰近該第一電容層之該凹口包括施行一乾蝕刻程序。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第二導電層與該第三導電層係設置於該第一電容層之相對表面之上。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第二導電層與該第四導電層係設置於該第二電容層之相對表面之上。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第一電容層與該第二電容層包括含氮介電材料或高介電常數介電材料。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第一導電層、該第二導電層、該第三導電層、該第四導電層與該第五導電層包括鎢、鈦、氮化鈦、鉭、氮化鉭、鉑、釕或經摻雜之多晶矽等導電材料。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該保護層、該犧牲層與該第一介電層所包括之材料之間具有高蝕刻選擇比。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該保護柱具有圓形或橢圓形之上視表面。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該罩幕層之材質為氮化矽。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該第二介電層包括多晶矽、矽玻璃、磷矽玻璃、硼磷矽玻璃、無機矽氧化物、氮化矽或二氧化矽。
- 如申請專利範圍第1項所述之冠狀電容器之製造方法，其中該導電接觸物包括經摻雜之多晶矽或鎢。
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