KR100672684B1 - 커패시터 및 그의 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 54
- 230000004888 barrier function Effects 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 29
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
본 발명은 별도의 마스크 공정이나 증착 공정의 추가 없이, 수직 구조의 커패시터를 형성할 수 있는 커패시터 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 커패시터는 기판상에 형성된 제 1 도전성 라인과; 상기 제 1 도전성 라인 상부에 제 1 비어홀 및 상기 기판의 일영역에 2개가 한쌍을 이루도록 인접하여 형성된 제 2, 제 3 비어홀을 구비한 제 1 층간 절연막과; 상기 제 1 비어홀내에 형성된 제 1 베리어 메탈막과 콘택 플러그와; 상기 인접한 2개의 제 2, 제 3 비어홀 내에 형성된 제 1, 제 2 커패시터 전극과; 상기 제 1, 제 2 커패시터 전극과 함께 그 사이의 제 1 층간절연막에 의한 수직 구조의 커패시터를 포함함을 특징으로 한다.
커패시터, MIM, 수직, 비어홀
Description
도 1은 종래의 커패시터를 나타낸 구조 단면도
도 2는 본 발명의 실시예에 따른 커패시터 및 그 주변 금속층을 도시한 사시도
도 3은 본 발명의 실시예에 따른 커패시터의 구조 단면도
도 4a 내지 도 4e는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 반도체 기판 41a, 41b, 41c, 41d : 제 1 도전성 라인
42 : 제 1 층간 절연막 42a, 42b : 제 1, 제 2 커패시터 유전체막
43a, 43b, 43c, 43d, 43e : 제 1 내지 제 5 비어홀
44 : 제 1 베리어 메탈층 45 : 제 2 도전층
44a : 제 1 베리어 메탈막 45a : 콘택 플러그
46a, 46b : 제 1, 제 2 커패시터 전극
46c, 46d : 제 3, 제 4 커패시터 전극
50a, 50b : 제 1, 제 2 커패시터
51b, 51c, 51d, 51e : 도전성 패드
본 발명은 커패시터에 대한 것으로, 특히 별도의 마스크나 증착 공정 없이 수직 구조를 이루는 MIM 커패시터를 형성할 수 있는 커패시터 및 그 제조방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자(MML:Merged Memory Logic)는 한 칩(chip)내에 메모리 셀(cell) 어레이(array)부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터(capacitor)를 구현하기 위한 반도체 소자 개발이 진행중에 있다. 일반적으로, 커패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 캐패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위해 커패시터의 구조를 MIS(Metal-Insulator-Silicon) 내지 MIM(Metal-Insulator-Metal)로 변경하게 되었는데, 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시턴스(parasiticcapacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.
이하, 첨부 도면을 참조하여 종래의 커패시터에 대하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 커패시터의 구조 단면도이다.
종래 기술에 따른 커패시터는 도 1에 도시한 바와 같이, 기판상에 제 1 콘택홀을 갖는 제 1 층간절연막(10) 형성되어 있고, 상기 제 1 층간절연막(11)의 일상부에 제 1 도전층(11)과 제 1 절연막(13)과 제 2 도전층(14)이 차례로 적층된 금속-절연막-금속(Metal-Insulator-Metal : MIM) 구조의 커패시터가 형성되어 있다. 이때 MIM 구조의 커패시터를 포함한 전면에 제 2 층간절연막(15)이 형성되어 있고, 상기 커패시터의 하부전극인 제 1 도전층(11)은 제 2 콘택홀에 형성된 제 1 플러그(16)를 통해서 상부의 제 3 도전층(17a)과 연결되어 있다.
그리고 상기 커패시터의 상부전극인 제 2 도전층(14)은 제 3 콘택홀에 형성된 제 2 플러그(20)를 통해서 제 2 층간절연막(15)상에 형성된 제 4 도전층(17b)과 연결된다.
상기에서와 같이 종래의 커패시터는 제 1 층간절연막(10) 상에 제 1 도전층(11)과 제 1 절연막(13)과 제 2 도전층(14)이 평탄하게 형성되어, 수평구조를 갖도록 형성되어 있다.
따라서, 종래의 커패시터는 한정된 면적에서 커패시터의 정전 용량을 늘리는 데 한계가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 별도의 마스크 공정이나 증착 공정의 추가 없이, 수직 구조의 커패시터를 형성할 수 있는 커패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 커패시터는 기판상에 형성된 제 1 도전성 라인과; 상기 제 1 도전성 라인 상부에 제 1 비어홀 및 상기 기판의 일영역에 2개가 한쌍을 이루도록 인접하여 형성된 제 2, 제 3 비어홀을 구비한 제 1 층간 절연막과; 상기 제 1 비어홀내에 형성된 제 1 베리어 메탈막과 콘택 플러그와; 상기 인접한 2개의 제 2, 제 3 비어홀 내에 형성된 제 1, 제 2 커패시터 전극과; 상기 제 1, 제 2 커패시터 전극과 함께 그 사이의 제 1 층간절연막에 의한 수직 구조의 커패시터를 포함함을 특징으로 한다.
상기 2개씩 쌍을 이루는 제 2, 제 3 비어홀 하부의 상기 반도체 기판상에는 도전성 이온증이 더 형성됨을 특징으로 한다.
상기 제 1, 제 2 커패시터 전극은 각각 상기 제 2, 제 3 비어홀내에 각각 베리어 메탈막과 콘택 플러그 물질로 구성됨을 특징으로 한다.
상기 제 1, 제 2 커패시터 전극 상에는 각각 도전성 패드가 형성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명에 따른 커패시터의 제조방법은 기판상에 제 1 도전성 라인을 형성하는 단계; 상기 제 1 도전성 라인을 포함한 상기 기판 상부에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 도전성 라인 상부에 제 1 비어홀 및 상기 기판의 일영역에 2개가 인접하여 한쌍을 이루도록 제 2, 제 3 비어홀을 형성하는 단계; 상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 단계; 상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 단계를 포함함을 특징으로 한다.
상기 제 2, 제 3 비어홀 내의 상기 제 1, 제 2 커패시터 전극과 그 사이의 상기 제 1 층간 절연막은 1개의 수직한 커패시터를 구성함을 특징으로 한다.
상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 공정과, 상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 공정은 동시에 진행됨을 특징으로 한다.
상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 공정과, 상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 공정은, 상기 제 1 내지 제 3 비어홀을 포함한 상기 제 1 층간 절연막 상에 제 1 베리어 메탈층과 제 1 도전층을 증착하는 단계; 화학적 기계적 연마 공정으로 상기 제 1 층간 절연막이 드러나도록 상기 제 1 베리어 메탈층과 상기 제 1 도전층을 평탄화하는 단계를 포함함을 특징으로 한다.
상기 제 1, 제 2 커패시터 전극 상에 각각 도전성 패드를 형성하는 것을 더 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명의 실시예에 따른 커패시터 및 그의 제조방법 에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 커패시터에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 커패시터 및 그 주변 금속층을 도시한 사시도이고, 도 3은 본 발명의 실시예에 따른 커패시터의 구조 단면도이다.
본 발명에 따른 커패시터는, 도 2와 도 3에 도시한 바와 같이, 반도체 기판(40)상에 복수개의 제 1 도전성 라인(41a,41b,41c,41d)들이 형성되어 있고, 상기 제 1 도전성 라인(41a,41b,41c,41d)들을 포함한 반도체 기판(40)상에 제 1 층간 절연막(42)이 형성되어 있다.
그리고 상기 제 1 도전성 라인(41a,41b,41c,41d)들에 제 1 비어홀(43a)들이 형성되어 있고, 반도체기판(40)의 일 영역들에는 2개가 인접하여 쌍을 이루도록 제 2, 제 3 비어홀(43b, 43c) 및 제 4, 제 5 비어홀(43d, 43e)이 각각 형성되어 있다.
상기에서 2개씩 쌍을 이루는 제 2, 제 3 비어홀(43b, 43c) 및 제 4, 제 5 비어홀(43d, 43e)들 하부의 반도체기판(40)에는 도면에는 도시되지 않았지만, 도전성 이온이 주입되어 있다.
그리고 상기에서는 2쌍의 비어홀들에 대하여 설명하였으나, 이에 한정되지 않고, 1쌍 이상의 비어홀이 형성될 수 있다.
그리고, 제 1 도전성 라인(41a,41b,41c,41d)들 상부의 제 1 비어홀(43a)에는 제 1 베리어 메탈막(44a)과 콘택 플러그(45a)가 형성되어 있고, 상기 제 2, 제 3 비어홀(43b, 43c) 각각에는 베리어 메탈막과 콘택 플러그 형성 물질로 구성된 제 1, 제 2 커패시터 전극(46a, 46b)이 형성되어 있으며, 상기 제 4, 제 5 비어홀 (43d, 43e) 각각에는 베리어 메탈막과 콘택 플러그 형성 물질로 구성된 제 3, 제 4 커패시터 전극(46c, 46d)이 형성되어 있다.
그리고, 상기 제 1, 제 2 커패시터 전극(46a, 46b)의 사이와 제 3, 제 4 커패시터 전극(46c, 46d)의 사이에는 각각 제 1, 제 2 커패시터 유전체막(42a, 42b)이 형성되어 있다.
즉, 상기 제 1, 제 2 커패시터 전극(46a, 46b)과 그 사이의 제 1 커패시터 유전체막(42a)에 의해서 수직 구조의 MIM(Metal-Insulator-Metal)의 제 1 커패시터(50a)가 형성되고, 제 3, 제 4 커패시터 전극(46c, 46d)과 그 사이의 제 2 커패시터 유전체막(42b)에 의해서 수직 구조의 MIM(Metal-Insulator-Metal)의 제 2 커패시터(50b)가 형성된다.
그리고 상기 제 1 비어홀(43a)에 형성된 상기 제 1 베리어 메탈막(44a)과 콘택 플러그(45a) 상에는 제 2 도전성 라인(51a)이 연결되어 있고, 상기 제 1, 제 2 커패시터 전극(46a, 46b)과 상기 제 3, 제 4 커패시터 전극(46c, 46d)들 상부에는 각각 도전성 패드(51b, 51c, 51d, 51e)들이 형성되어 있다.
상기와 같이, 쌍을 이루는 비어홀내에 제 1, 제 2 커패시터 전극이 형성되어 있고, 그 사이의 제 1 층간 절연막과 함께 1개의 수직 구조의 커패시터가 형성된다.
다음에 상기 구성을 갖는 본 발명의 실시예에 따른 커패시터의 제조방법에 대하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 커패시터의 제조방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 커패시터의 제조방법은, 도 4a에 도시한 바와 같이, 반도체 기판(40)상에 제 1 도전층을 증착하고, 제 1 도전층 상에 제 1 감광막(미도시)을 도포한 후, 노광 및 현상 공정으로 제 1 감광막을 선택적으로 패터닝한다.
이후에 패터닝된 제 1 감광막을 마스크로 제 1 도전층을 식각하여 제 1 도전성 라인(41a,41b,41c,41d)들을 형성한다.
다음에, 도 4b에 도시한 바와 같이, 상기 제 1 도전성 라인(41a,41b,41c,41d)들을 포함한 반도체 기판(40)상에 제 1 층간 절연막(42)을 증착한다. 그리고 도면에는 도시되지 않았지만, 상기 제 1 도전성 라인(41a,41b,41c,41d)들 및 상기 반도체기판(40)의 일영역이 드러나도록 제 2 감광막을 패터닝한 후, 이를 마스크로 제 1 도전성 라인(41a,41b,41c,41d)들에 제 1 비어홀(43a)들을 형성하고, 반도체기판(40)의 일영역에는 2개가 인접하여 쌍을 이루도록 제 2, 제 3 비어홀(43b, 43c) 및 제 4, 제 5 비어홀(43d, 43e)을 각각 형성한다.
상기에서 2개씩 쌍을 이루는 제 2, 제 3 비어홀(43b, 43c) 및 제 4, 제 5 비어홀(43d, 43e)들 하부의 반도체기판(40)에는 도면에는 도시되지 않았지만, 도전성 이온이 주입되어 있다.
그리고 상기에서는 2쌍의 비어홀들에 대하여 설명하였으나, 이에 한정되지 않고, 1쌍 이상의 비어홀을 형성할 수 있다.
다음에, 도 4c에 도시한 바와 같이, 상기 제 1 내지 제 5 비어홀(43a, 43b, 43c, 43d, 43e)들을 포함한 상기 제 1 층간 절연막(42) 상에 제 1 베리어 메탈층(44)과 제 2 도전층(45)을 형성한다. 이때 제 2 도전층(45)은 플러그를 형성하기 위한 것으로, 텅스텐을 사용할 수 있다.
이후에, 도 4d에 도시한 바와 같이, 제 1 베리어 메탈층(44)과 상기 제 2 도전층(45)을 제 1 층간 절연막(42)이 드러나도록 화학적 기계적 연마 공정으로 평탄화한다.
이에 의해서 제 1 도전성 라인(41a,41b,41c,41d)들 상부의 제 1 비어홀(43a)에는 제 1 베리어 메탈막(44a)과 콘택 플러그(45a)가 형성되고, 상기 제 2, 제 3 비어홀(43b, 43c) 각각에는 베리어 메탈막과 콘택 플러그로 구성된 제 1, 제 2 커패시터 전극(46a, 46b)이 형성되고, 상기 제 4, 제 5 비어홀(43d, 43e) 각각에는 베리어 메탈막과 콘택 플러그로 구성된 제 3, 제 4 커패시터 전극(46c, 46d)이 형성된다.
그리고, 상기 제 1, 제 2 커패시터 전극(46a, 46b)의 사이와 제 3, 제 4 커패시터 전극(46c, 46d)의 사이에는 각각 제 1, 제 2 커패시터 유전체막(42a, 42b)이 형성된다.
즉, 상기 제 1, 제 2 커패시터 전극(46a, 46b)과 그 사이의 제 1 커패시터 유전체막(42a)에 의해서 수직 구조의 MIM(Metal-Insulator-Metal)의 제 1 커패시터(50a)가 형성되고, 제 3, 제 4 커패시터 전극(46c, 46d)과 그 사이의 제 2 커패시터 유전체막(42b)에 의해서 수직 구조의 MIM(Metal-Insulator-Metal)의 제 2 커패 시터(50b)가 형성된다.
다음에, 도 4e에 도시한 바와 같이, 제 3 도전층을 증착하고, 그 상부에 제 3 감광막을 도포한 후 노광 및 현상 공정으로 선택적으로 패터닝해서 상기 제 1 비어홀(43a)에 형성된 상기 제 1 베리어 메탈막(44a)과 콘택 플러그(45a) 상에는 제 2 도전성 라인(51a)을 형성하고, 상기 제 1, 제 2 커패시터 전극(46a, 46b)과 상기 제 3, 제 4 커패시터 전극(46c, 46d)들 상부에는 각각 도전성 패드(51b, 51c, 51d, 51e)들을 형성한다.
상기와 같은 공정을 진행하면, 쌍을 이루는 비어홀에 제 1, 제 2 커패시터 전극을 형성하여, 그 사이의 층간 절연막 물질과 함께 1개의 수직 구조의 커패시터를 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 커패시터 및 그의 제조방법은 다음과 같은 효과가 있다.
별도의 마스크 공정 추가 없이, 비어홀 및 그 내부에 베리어 메탈막과 콘택 플러그 형성시에 수직 구조의 커패시터를 형성할 수 있다.
Claims (9)
- 기판상에 형성된 제 1 도전성 라인과;상기 제 1 도전성 라인 상부에 제 1 비어홀 및 상기 기판의 일영역에 2개가 한쌍을 이루도록 인접하여 형성된 제 2, 제 3 비어홀을 구비한 제 1 층간 절연막과;상기 제 1 비어홀내에 형성된 제 1 베리어 메탈막과 콘택 플러그와;상기 인접한 2개의 제 2, 제 3 비어홀 내에 형성된 제 1, 제 2 커패시터 전극과;상기 제 1, 제 2 커패시터 전극과 함께 그 사이의 제 1 층간절연막에 의한 수직 구조의 커패시터를 포함함을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 2개씩 쌍을 이루는 제 2, 제 3 비어홀 하부의 상기 반도체 기판상에는 도전성 이온증이 더 형성됨을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 제 1, 제 2 커패시터 전극은 각각 상기 제 2, 제 3 비어홀내에 각각 베리어 메탈막과 콘택 플러그 물질로 구성됨을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 제 1, 제 2 커패시터 전극 상에는 각각 도전성 패드가 형성됨을 특징으로 하는 커패시터.
- 기판상에 제 1 도전성 라인을 형성하는 단계;상기 제 1 도전성 라인을 포함한 상기 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 도전성 라인 상부에 제 1 비어홀 및 상기 기판의 일영역에 2개가 인접하여 한쌍을 이루도록 제 2, 제 3 비어홀을 형성하는 단계;상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 단계;상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 단계를 포함함을 특징으로 하는 커패시터의 제조방법.
- 제 5 항에 있어서,상기 제 2, 제 3 비어홀 내의 상기 제 1, 제 2 커패시터 전극과 그 사이의 상기 제 1 층간 절연막은 1개의 수직한 커패시터를 구성함을 특징으로 하는 커패시터의 제조방법.
- 제 5 항에 있어서,상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 공정 과, 상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 공정은 동시에 진행됨을 특징으로 하는 커패시터의 제조방법.
- 제 5 항에 있어서,상기 제 1 비어홀내에 제 1 베리어 메탈막과 콘택 플러그를 형성하는 공정과, 상기 제 2, 제 3 비어홀 내에 제 1, 제 2 커패시터 전극을 형성하는 공정은,상기 제 1 내지 제 3 비어홀을 포함한 상기 제 1 층간 절연막 상에 제 1 베리어 메탈층과 제 1 도전층을 증착하는 단계;화학적 기계적 연마 공정으로 상기 제 1 층간 절연막이 드러나도록 상기 제 1 베리어 메탈층과 상기 제 1 도전층을 평탄화하는 단계를 포함함을 특징으로 하는 커패시터의 제조방법.
- 제 5 항에 있어서,상기 제 1, 제 2 커패시터 전극 상에 각각 도전성 패드를 형성하는 것을 더 포함함을 특징으로 하는 커패시터의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132706A KR100672684B1 (ko) | 2005-12-28 | 2005-12-28 | 커패시터 및 그의 제조방법 |
| US11/616,302 US7521714B2 (en) | 2005-12-28 | 2006-12-27 | Capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132706A KR100672684B1 (ko) | 2005-12-28 | 2005-12-28 | 커패시터 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100672684B1 true KR100672684B1 (ko) | 2007-01-24 |
Family
ID=38014471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132706A KR100672684B1 (ko) | 2005-12-28 | 2005-12-28 | 커패시터 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7521714B2 (ko) |
| KR (1) | KR100672684B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101246910B (zh) * | 2007-02-13 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 金属-绝缘-金属型电容器及其制作方法 |
| JP7133975B2 (ja) * | 2018-05-11 | 2022-09-09 | 東京エレクトロン株式会社 | エッチング方法およびエッチング装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050019697A1 (en) * | 2003-07-24 | 2005-01-27 | Advanced Ion Beam Technology, Inc. | Method of treating wafers with photoresist to perform metrology analysis using large current e-beam systems |
| US7223654B2 (en) * | 2005-04-15 | 2007-05-29 | International Business Machines Corporation | MIM capacitor and method of fabricating same |
-
2005
- 2005-12-28 KR KR1020050132706A patent/KR100672684B1/ko not_active IP Right Cessation
-
2006
- 2006-12-27 US US11/616,302 patent/US7521714B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20070146963A1 (en) | 2007-06-28 |
| US7521714B2 (en) | 2009-04-21 |
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