CN113809080B - 一种叠层电容器及其制作方法 - Google Patents

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Abstract

本发明实施例公开了一种叠层电容器及其制作方法。该方法包括：提供基底；在基底上形成第一隔离绝缘垫以及多个分立的底部焊盘；在底部焊盘上形成子电容结构；子电容结构包括多个分立的下电极、多个分立的上电极以及位于下电极和上电极之间的电介质，多个底部焊盘与多个下电极一一对应电连接；在子电容结构上重复执行N次形成连接结构以及子电容结构的操作，以使N个连接结构和N+1个子电容结构沿垂直于基底的方向交替排列；其中，N为大于等于1的整数。本发明实施例提供的技术方案可以增大叠层电容器的极板之间的面积，进而增大叠层电容器的电容值。

Description

一种叠层电容器及其制作方法
技术领域
本发明实施例涉及半导体集成电路技术领域，尤其涉及一种叠层电容器及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由多个存储单元构成。每个存储单元包括电容器和晶体管，晶体管的栅极与字线电连接，晶体管的第一电极与位线电连接，晶体管的第二电极与电容器电连接，字线上的电压信号能够控制晶体管的打开和关闭，当晶体管打开时，通过位线可读取存储在电容器中的信息，或者通过位线可向电容器中写入数据信息。
图1是现有技术中提供的一种电容器的结构示意图。参见图1，该电容器包括上电极110’、电介质120’以及多个分立的下电极130’，每个下电极130’与一个底部焊盘20’电连接，上电极110’与顶部焊盘30’电连接，相邻两个底部焊盘20’之间通过绝缘隔离垫40’绝缘。但是，图1所示的电容器的电容值较小，如何提高电容器的电容值成为一技术难点。
发明内容
本发明提供一种叠层电容器及其制作方法，以提高叠层电容器的电容值。
第一方面，本发明实施例提供了一种叠层电容器的制作方法，包括：
提供基底；
在所述基底上形成第一隔离绝缘垫以及多个分立的底部焊盘；
在所述底部焊盘上形成子电容结构；所述子电容结构包括多个分立的下电极、多个分立的上电极以及位于所述下电极和所述上电极之间的电介质，多个所述底部焊盘与多个所述下电极一一对应电连接；
在所述子电容结构上重复执行N次形成连接结构以及子电容结构的操作，以使N个所述连接结构和N+1个所述子电容结构沿垂直于所述基底的方向交替排列；
其中，N为大于等于1的整数。
第二方面，本发明实施例还提供了一种叠层电容器，该叠层电容器包括：
基底；
位于所述基底上的第一隔离绝缘垫以及多个分立的底部焊盘；
位于所述底部焊盘上的N个连接结构和N+1个子电容结构；其中，N为大于等于1的整数；N个所述连接结构和N+1个所述子电容结构沿垂直于所述基底的方向交替排列；
所述子电容结构包括多个分立的下电极、多个分立的上电极以及位于所述下电极和所述上电极之间的电介质；多个所述底部焊盘与相邻的所述子电容结构的多个所述下电极一一对应电连接；
所述连接结构包括第二隔离绝缘垫、多个分立的下电极连接垫以及多个分立的上电极连接垫；沿垂直于所述基底的方向，所述下电极连接垫电连接其相邻的两个所述下电极，所述上电极连接垫电连接其相邻的两个所述上电极。
本发明实施例提供的叠层电容器的制作方法，在沿垂直于基底的方向，堆叠至少两个子电容结构，相邻两子电容结构之间通过连接结构连接，使得位于同一直线上的各上电极电连接在一起，同时，位于同一直线上的各下电极电连接在一起。也即是说，堆叠的多个子电容结构在竖直方向构成一个叠层电容器。相比于现有技术中具有一层子电容结构的电容器，叠层电容器在竖直方向的高度更高，上电极和下电极的面积更大，因此，叠层电容器具有更大的电容值。解决了现有技术中电容器电容值小，电荷存储能力小的问题，达到了增大电容值，提高电荷存储能力的效果。
附图说明
图1是现有技术中提供的一种电容器的结构示意图；
图2是本发明实施例提供的一种叠层电容器的制作方法的流程图；
图3是本发明实施例提供的在基底上设置第一隔离绝缘垫以及底部焊盘后的平面俯视图；
图4是图3中沿AA’方向的剖面图；
图5是本发明实施例提供的形成一个子电容结构后的示意图；
图6是本发明实施例提供的一种叠层电容器的结构示意图；
图7是本发明实施例提供的一种形成下电极连接层后的结构示意图；
图8是本发明实施例提供的一种形成下电极连接垫后的结构示意图；
图9是本发明实施例提供的一种形成第二隔离绝缘层后的结构示意图；
图10是本发明实施例提供的一种形成第二隔离绝缘垫后的结构示意图；
图11是本发明实施例提供的一种形成上电极连接层后的结构示意图；
图12是本发明实施例提供的一种形成上电极连接垫后的结构示意图；
图13是图12沿BB’方向的剖面图；
图14是本发明实施例提供的一种形成牺牲层后的结构示意图；
图15是本发明实施例提供的一种形成第一通孔后的结构示意图；
图16是本发明实施例提供的一种第一通孔形成凹凸不平的侧壁后的结构示意图；
图17是本发明实施例提供的一种在第一通孔中填满第二膜层的材料后的结构示意图；
图18是本发明实施例提供的一种形成第二通孔后的结构示意图；
图19是本发明实施例提供的一种在第二通孔中填充第一膜层的材料后的结构示意图；
图20是本发明实施例提供的一种在第二通孔中填充第二膜层的材料后的结构示意图；
图21是本发明实施例提供的一种形成第三通孔后的结构示意图；
图22是本发明实施例提供的一种第三通孔形成凹凸不平的侧壁后的结构示意图；
图23是本发明实施例提供的一种在第三通孔中填满第二膜层的材料后的结构示意图；
图24是本发明实施例提供的一种形成第四通孔后的结构示意图；
图25是本发明实施例提供的一种去除所有第二膜层后的结构示意图；
图26是本发明实施例提供的一种形成上电极后的结构示意图；
图27是本发明实施例提供的一种形成第三隔离绝缘层后的结构示意图；
图28是本发明实施例提供的一种形成第三隔离绝缘柱后的结构示意图；
图29是本发明实施例提供的一种形成第五通孔后的结构示意图；
图30是本发明实施例提供的一种形成上电极和上电极连接垫后的结构示意图；
图31是本发明实施例提供的另一种叠层电容器的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。需要注意的是，本发明实施例所描述的“上”、“下”、“左”、“右”等方位词是以附图所示的角度来进行描述的，不应理解为对本发明实施例的限定。此外在上下文中，还需要理解的是，当提到一个元件被形成在另一个元件“上”或“下”时，其不仅能够直接形成在另一个元件“上”或者“下”，也可以通过中间元件间接形成在另一元件“上”或者“下”。术语“第一”、“第二”等仅用于描述目的，并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图2是本发明实施例提供的一种叠层电容器的制作方法的流程图。参见图2，该制作方法具体包括如下步骤：
S110、提供基底。
S120、在基底上形成第一隔离绝缘垫以及多个分立的底部焊盘。
示例性的，图3是本发明实施例提供的在基底上设置第一隔离绝缘垫以及底部焊盘后的平面俯视图。图4是图3中沿AA’方向的剖面图。参见图3和图4，任意两个底部焊盘210被第一隔离绝缘垫220间隔开来，换句话说，任意两个底部焊盘210在基底10的正投影无交叠，如此，可使各底部焊盘210之间相互电绝缘。
具体的，第一隔离绝缘垫220的材料、厚度以及制备工艺，本领域技术人员可根据实际情况设置，此处不作限定。示例性的，第一隔离绝缘垫220的材料可以为氮化硅，采用原子沉积法(Atomic Layer Deposition，ALD)形成。此外，底部焊盘210的材料、宽度以及制备工艺，本领域技术人员可根据实际情况设置，此处也不作限定。
需要说明的是，图1中仅示例性示出了多个底部焊盘210在所述基底10上呈六方阵列排布，但并非对本申请的限定，本领域技术人员可根据实际情况设置底部焊盘210的排布方式。
S130、在底部焊盘背离基底的上形成子电容结构。
示例性，图5是本发明实施例提供的形成一个子电容结构后的示意图。参见图5，子电容结构30包括多个分立的下电极310、多个分立的上电极320以及位于下电极310和上电极320之间的电介质330，多个底部焊盘210与多个下电极310一一对应电连接。具体的，上电极320和下电极310均沿垂直于基底10的方向延伸，且上电极320在基底10上的正投影与下电极310在基底10上的正投影至少部分不交叠。对于任一下电极310，对应一底部焊盘210，使得该下电极310在基底10上的正投影与该底部焊盘210在基底10上的正投影至少部分重合。对于任一上电极320，其不与底部焊盘210接触，而是与第一隔离绝缘垫220接触。
需要说明的是，图5示例性示出了下电极和上电极均为伞状结构，即下电极310包括第一柱状主体311以及连接在第一柱状主体311上的多层第一环形侧翼312，上电极320包括第二柱状主体321以及连接在第二柱状主体321上的多层第二环形侧翼322，但并非对本申请的限定，本领域技术人员可根据实际情况设置上电极320和下电极310的结构。例如，在其它实施方式中，还可以设置下电极310仅包括第一柱状主体311，上电极320仅包括第二柱状主体321。可以理解的是，设置上电极320和下电极310均为伞状结构，可使下电极310以及上电极320均具有凹凸不平的表面，进而使得下电极310和上电极320的有效面积得到增大，因而能提高叠层电容器的存储电荷能力。
S140、在子电容结构上重复执行N次形成连接结构以及子电容结构的操作，以使N个连接结构和N+1个子电容结构沿垂直于基底的方向交替排列，其中，N为大于等于1的整数。
示例性的，图6是本发明实施例提供的一种叠层电容器的结构示意图。参见图6，连接结构40包括第二隔离绝缘垫420、多个分立的下电极连接垫410以及多个分立的上电极连接垫430，任意一个下电极连接垫410和任意一个上电极连接垫430、任意两个下电极连接垫410、以及任意两个上电极连接垫430均被第二隔离绝缘垫420间隔开来；沿垂直于基底10的方向，下电极连接垫410电连接其相邻的两个下电极310，上电极连接垫430电连接其相邻的两个上电极320。具体的，任意一个下电极连接垫410在基底10上的正投影与任意一个上电极连接垫430在基底10上的正投影不交叠；任意两个下电极连接垫410在基底10上的正投影不交叠；任意两个上电极连接垫430在基底10上的正投影不交叠。具体的，任一下电极连接垫410在基底10上的正投影与其相邻的两个下电极310在基底10上的正投影至少部分交叠；任一上电极连接垫430在基底10上的正投影与其相邻的两个上电极320在基底10上的正投影至少部分交叠。
示例性的，上电极连接垫430的宽度与第二柱状主体321的宽度相同。具体的，上电极连接垫430沿垂直第二柱状主体321延伸方向上的长度与第二柱状主体321垂直于其延伸方向上的长度相同，以节约上电极连接垫430的占用面积。
示例性的，下电极连接垫410与子电容结构30相邻的下电极310的第一环形侧翼312直接接触，以增大工艺对准窗口。具体的，下电极连接垫410和其上方的子电容结构30的下电极310的第一环形侧翼312直接接触，同时下电极连接垫410和其下方的子电容结构30的下电极310的第一环形侧翼312直接接触。
示例性的，下电极连接垫410的边缘和第一环形侧翼312的边缘在基底10上的投影重合，以节约下电极连接垫410的占用面积和保证良好接触。
示例性的，上电极连接垫430的材料与上电极320的材料相同。例如，上电极连接垫430的材料与上电极320的材料均为氮化钛等导电材料。采用相同的材料可以减少接触电阻，提高器件性能。
示例性的，上电极连接垫430与其上的子电容结构30的上电极320的第二柱状主体321一体成型。如图31所示，在单个电容上，上电极连接垫430和其上的子电容结构30的上电极320的第二柱状主体321在同一工艺步骤中形成，例如采用高深宽填充溅射技术同时形成上电极连接垫430和其上的第二柱状主体321。如此设置，可以减少工艺步骤，同时减少连接电阻，提高器件性能。
可以理解的是，沿垂直于基底10的方向，叠层电容器中的多个子电容结构30中，位于同一直线上的各个下电极310通过下电极连接垫410电连接在一起，构成叠层电容器的一个下电极，同时，位于同一直线上的各个上电极320通过上电极连接垫430电连接在一起，构成叠层电容器的一个上电极。如此，虽然由于工艺条件限制导致子电容结构30中的下电极310板在竖直方向的高度有限，但是通过多个下电极310板电连接构成叠层电容器的一个下电极310，可改善叠层电容器的下电极310的垂直高度受工艺条件的限制的问题，使得叠层电容器的下电极的面积增大，同理，也可以使得叠层电容器的上电极的面积增大。如此，可增大叠层电容器的上电极和下电极的有效面积，提高叠层电容器的电荷存储能力。
需要说明的是，图6中仅示例性地示出了，N＝2，但并非对本申请的限定，本领域技术人员可根据实际情况设置N的具体值。
本发明实施例提供的叠层电容器的制作方法，在沿垂直于基底10的方向，堆叠至少两个子电容结构30，相邻两子电容结构30之间通过连接结构40连接，使得位于同一直线上的各上电极320电连接在一起，同时，位于同一直线上的各下电极310电连接在一起。也即是说，堆叠的多个子电容结构30在竖直方向构成一个叠层电容器。相比于现有技术中具有一层子电容结构30的电容器，叠层电容器在竖直方向的高度更高，上电极和下电极的面积更大，因此，叠层电容器具有更大的电容值。解决了现有技术中电容器电容值小，电荷存储能力小的问题，达到了增大电容值，提高电荷存储能力的效果。
示例性的，形成连接结构40以及子电容结构30的具体制备步骤如下：
S1411、在子电容结构30上形成下电极连接层411，并刻蚀下电极连接层411，得到多个分立的下电极连接垫410。
示例性的，图7是本发明实施例提供的一种形成下电极连接层后的结构示意图。图8是本发明实施例提供的一种形成下电极连接垫后的结构示意图。示例性的，下电极连接层411可通过原子沉积法(Atomic Layer Deposition，ALD)、化学蒸汽沉积(Chemical VaporDeposition process，CVD)或者物理气相沉积(Physical Vapor Deposition，PVD)沉积氮化钛、钴、钌、铂、铱、钯等金属材料形成。示例性的，可通过光刻和刻蚀工艺刻蚀下电极连接层411，形成多个分立的下电极连接垫410。
S1412、在下电极连接垫410之间形成具有暴露出所述上电极的开口的第二隔离绝缘垫420。
具体的，如图9和图10所示，在下电极连接垫410的顶部、侧壁和下电极连接垫410之间形成第二隔离绝缘垫层421，例如，采用CVD，PVD，ALD等方式形成氧化硅层，氮化硅层或氮氧化硅层等。利用干法刻蚀去除下电极连接垫410的顶部和下电极连接垫410之间的所述第二隔离绝缘垫层421，形成暴露出下电极连接垫410的下方的子电容结构30的上电极320的开口；下电极连接垫410侧壁保留的所述第二隔离绝缘垫层421形成第二隔离绝缘垫420。
示例性的，所述开口的深度大于所述第二隔离绝缘垫层421的厚度，使得在利用干法刻蚀去除下电极连接垫410的顶部和下电极连接垫410之间的所述第二隔离绝缘垫层421时，下电极连接垫410侧壁上的所述第二隔离绝缘垫层421得以全部或部分保留。优选的，所述第二隔离绝缘垫层421的厚度为所述开口宽度的1/3，所述开口的深宽比大于2/3，如此设置，既能保证后续形成的第二隔离绝缘垫的隔离性能，同时在采用自对准工艺形成所述第二隔离绝缘垫层421时可以产生较小的开口宽度，简化了制作工艺。
作为示例，所述开口的宽度与上电极320的宽度相同。具体的，所述开口的宽度为所述开口沿垂直上电极320的第二柱状主体321延伸方向上的长度；上电极320的宽度为第二柱状主体321沿垂直其延伸方向上的长度。例如，所述开口的宽度可以与所述开口上方和/或其下方的上电极320的宽度相同，以节约上电极连接垫430的占用面积。
S1413、在所述开口中形成上电极连接垫430。
示例性的，图11是本发明实施例提供的一种形成上电极连接层后的结构示意图。上电极连接层431可通过ALD、PVD或者CVD沉积氮化钛、钴、钌、铂、铱、钯等金属材料形成。通过化学机械研磨或回刻蚀上电极连接层431，裸露出下电极连接垫410以及第二隔离绝缘垫420，得到多个分立的上电极连接垫430。
示例性的，图12是本发明实施例提供的一种形成上电极连接垫后的结构示意图。图13是图12沿BB’方向的剖面图。示例性的，将下电极连接垫410、第二隔离绝缘垫420以及上电极连接垫430上方的上电极连接层431的材料采用化学机械研磨或回刻蚀的方式去除掉之后，即可得到多个分立的上电极连接垫430。
S1414、在连接结构40上形成牺牲层50，沿垂直于基底10的方向，牺牲层50包括多层交替设置的第一膜层510和第三膜层530，且第一膜层510和第三膜层530之间穿插有第二膜层520；第一膜层510与连接结构40接触连接，牺牲层50中最远离连接结构40的膜层为第三膜层530。
示例性的，图14是本发明实施例提供的一种形成牺牲层50后的结构示意图。示例性的，第一膜层510可通过PVD，ALD或者CVD沉积牺牲介质层，如氧化硅层，BSG层，PSG层，BPSG层等，也可以为导电层，如氮化钛层，GeSi层等；第三膜层530可通过PVD，ALD或者CVD沉积牺牲介质层，如氧化硅层，BSG层，PSG层，BPSG层等，也可以为导电层，如氮化钛层，GeSi层等。第二膜层520可通过PVD，ALD或者CVD沉积高K介质层，如氧化铝、氧化锆和氧化铪中的任一层或其任意组合层。需要说明的是，第一膜层510、第二膜层520以及第三膜层530的具体材质本领域技术人员可根据实际情况设置，此处不作限定。
需要说明的是，第一膜层510、第二膜层520以及第三膜层530的具体数量本领域技术人员可根据实际情况设置，此处不作限定。各子电容结构30中第一膜层510、第二膜层520以及第三膜层530的数量可以相同也可以不同，本申请对此不作限定。
S1415、利用干法刻蚀在牺牲层50上形成多个分立的第一通孔540；第一通孔540与下电极连接垫410一一对应，且第一通孔540延伸至连接结构40裸露出部分下电极连接垫410。
示例性的，图15是本发明实施例提供的一种形成第一通孔后的结构示意图。参见图15，第一通孔540贯穿牺牲层50，且第一通孔540在基底10上的正投影与下电极连接垫410在基底10上的正投影部分交叠。示例性的，可采用高深宽比干刻蚀法形成该第一通孔540。
S1416、利用湿法刻蚀将第三膜层530部分去除，以使第一通孔540具有凹凸不平的侧壁。
示例性的，图16是本发明实施例提供的一种第一通孔形成凹凸不平的侧壁后的结构示意图。示例性的，可采用湿法刻蚀将构成第一通孔540侧壁的第三膜层530部分刻蚀，使得第一通孔540具有凹凸不平的侧壁。
S1417、在第一通孔540中填满第二膜层520的材料。
示例性的，图17是本发明实施例提供的一种在第一通孔中填满第二膜层的材料后的结构示意图。示例性的，可采用高深宽填充溅射技术向第一通孔540中填满第二膜层520的材料。
S1418、利用干法刻蚀在牺牲层50上形成多个分立的第二通孔550；第二通孔550的设置位置和之前形成的第一通孔540的设置位置重合。
示例性的，图18是本发明实施例提供的一种形成第二通孔后的结构示意图。示例性的，可采用高深宽比干刻蚀法形成该第二通孔550。
S1419、在第二通孔550中填充第一膜层510的材料。示例性的，在第二通孔550中填充第一膜层510的材料直至与多层第一膜层510中最远离连接结构40的第一膜层510齐平。
示例性的，图19是本发明实施例提供的一种在第二通孔中填充第一膜层510的材料后的结构示意图。示例性的，可采用高深宽填充溅射技术向第二通孔550中填充第一膜层510的材料，使得最远离连接结构40的第一膜层510具有平坦上表面。
S1420、在第二通孔550中填充第二膜层520的材料。示例性的，在第二通孔550中填充第二膜层520的材料直至与多层第二膜层520中最远离连接结构40的第二膜层510齐平。
示例性的，图20是本发明实施例提供的一种在第二通孔550中填充第二膜层的材料后的结构示意图。示例性的，可采用ALD、CVD、或PVD工艺向第二通孔550中填充第二膜层520的材料，使得最远离连接结构40的第二膜层520具有平坦上表面。
S1421、利用干法刻蚀在牺牲层50上形成多个分立的第三通孔560，第三通孔560与上电极连接垫430一一对应，且第三通孔560延伸至连接结构40裸露出至少部分上电极连接垫430。
示例性的，图21是本发明实施例提供的一种形成第三通孔后的结构示意图。参见图21，第三通孔560贯穿牺牲层50，且第三通孔560在基底10上的正投影与上电极连接垫430在基底10上的正投影至少部分交叠。示例性的，可采用高深宽比干刻蚀法形成该第三通孔560。
S1422、进行湿法刻蚀，将构成第三通孔560的侧壁的第一膜层510部分去除，以使第三通孔560具有凹凸不平的侧壁，并得到多个分立的下电极310，下电极310包括第一柱状主体311以及连接于第一柱状主体311侧壁的多层第一环形侧翼312。
图22是本发明实施例提供的一种第三通孔形成凹凸不平的侧壁后的结构示意图。可采用湿法刻蚀将构成第三通孔560侧壁的第一膜层510部分刻蚀，使得第三通孔560具有凹凸不平的侧壁。
S1423、在第三通孔560中填满第二膜层520的材料。
示例性的，图23是本发明实施例提供的一种在第三通孔中填满第二膜层520的材料后的结构示意图。示例性的，可采用高深宽填充溅射技术向第三通孔560中填满第二膜层520的材料。
S1424、利用干法刻蚀在牺牲层50上形成多个分立的第四通孔570；第四通孔570的设置位置和之前形成的第三通孔560的设置位置重合。
示例性的，图24是本发明实施例提供的一种形成第四通孔后的结构示意图。参见图24，第四通孔570贯穿牺牲层50，将下电极连接垫410裸露出来。示例性的，可采用高深宽比干刻蚀法形成该第四通孔570。
S1425、进行湿法刻蚀，去除第三膜层530。
示例性的，图25是本发明实施例提供的一种去除第三膜层后的结构示意图。示例性的，可采用湿法刻蚀去除牺牲层50中的第三膜层530。
S1426、在第四通孔570中填满第一膜层510的材料，得到多个分立的上电极320，上电极320包括第二柱状主体321以及连接于第二柱状主体321侧壁的多层第二环形侧翼322。
示例性的，图26是本发明实施例提供的一种形成上电极后的结构示意图。示例性的，可采用高深宽填充溅射技术向第四通孔570中填满第一膜层510的材料。
至此，经过S1411-S1426即完成一次“形成连接结构40以及子电容结构30”的操作。
在另一实施例中，形成连接结构40以及子电容结构30的具体制备步骤如下：
S1431、在子电容结构30上形成下电极连接层411，并刻蚀下电极连接层411，得到多个分立的下电极连接垫410。
S1432、在下电极连接垫410之间形成具有暴露出所述上电极的开口的第二隔离绝缘垫420。
S1431-S1432和S1411-S1412相同，此处不再赘述。
S1433、在所述开口中形成第三隔离绝缘柱440。
图27是本发明实施例提供的一种形成第三隔离绝缘层后的结构示意图。示例性的，第三隔离绝缘层441可通过CVP或ALD沉积氮化硅、氧化硅等材料形成。需要注意的是，第二隔离绝缘层421和第三隔离绝缘层441的材料不同。利用刻蚀或化学机械研磨工艺处理第三隔离绝缘层441，暴露出下电极连接垫410以及第二隔离绝缘垫420，得到多个分立的第三隔离绝缘柱。
示例性的，图28是本发明实施例提供的一种形成第三隔离绝缘柱后的结构示意图。示例性的，将下电极连接垫410、第二隔离绝缘垫420以及第三隔离绝缘柱440上方的第三隔离绝缘层441的材料采用刻蚀或化学机械研磨的方式去除掉之后，即可得到多个分立的第三隔离绝缘柱440。
S1434、在下电极连接垫410、第二隔离绝缘垫420和第三隔离绝缘柱440上形成牺牲层50；沿垂直于基底10的方向，牺牲层50包括多层交替设置的第一膜层510和第三膜层530，且第一膜层510和第三膜层530之间穿插有第二膜层520；第一膜层510与连接结构40接触连接。
S1434和S1414类似，此处不再赘述。
S1435、利用干法刻蚀在牺牲层50上形成多个分立的第一通孔540；第一通孔540与下电极连接垫410一一对应，且第一通孔540延伸至连接结构40裸露出部分下电极连接垫410。
S1435和S1415类似，此处不再赘述。
S1436、利用湿法刻蚀将多层第三膜层530部分去除，以使第一通孔540具有凹凸不平的侧壁。
S1436和S1416类似，此处不再赘述。
S1437、在第一通孔540中填满第二膜层520的材料。
S1437和S1417类似，此处不再赘述。
S1438、利用干法刻蚀在牺牲层50上形成多个分立的第二通孔550；第二通孔550的设置位置和之前形成的第一通孔540的设置位置重合。
S1438和S1418类似，此处不再赘述。
S1439、在第二通孔550中填充第一膜层510的材料。示例性的，在第二通孔550中填充第一膜层510的材料直至与多层第一膜层510中最远离连接结构40的第一膜层510齐平。
S1439和S1419类似，此处不再赘述。
S1440、在第二通孔550中填充第二膜层520的材料。示例性的，在第二通孔550中填充第二膜层520的材料直至与多层第二膜层520中最远离连接结构40的第二膜层520齐平。
S1440和S1420类似，此处不再赘述。
S1441、利用干法刻蚀在牺牲层50上形成多个分立的第三通孔560；第三通孔560与第三隔离绝缘柱440一一对应，且第三通孔560延伸至连接结构40裸露出第三隔离绝缘柱440。
S1441和S1421类似，此处不再赘述。具体的，第三通孔560贯穿牺牲层50，且第三通孔560在基底10上的正投影与第三隔离绝缘柱440在基底10上的正投影至少部分交叠。
S1442、进行湿法刻蚀，将构成所述第三通孔560的侧壁的第一膜层510部分去除，以使第三通孔560具有凹凸不平的侧壁，并得到多个分立的下电极310，下电极310包括第一柱状主体311以及连接于第一柱状主体311侧壁的多层第一环形侧翼312。
S1442和S1422类似，此处不再赘述。
S1443、在第三通孔560中填满第二膜层520的材料。
S1443和S1423类似，此处不再赘述。
S1444、利用干法刻蚀在牺牲层50上形成多个分立的第四通孔570；第四通孔570的设置位置和之前形成的第三通孔560的设置位置重合。
S1444和S1424类似，此处不再赘述。
S1445、利用湿法刻蚀在连接结构40上形成多个分立的第五通孔580，以将上电极320裸露出来；第五通孔580与第四通孔570连通。
示例性的，图29是本发明实施例提供的一种形成第五通孔后的结构示意图。示例性的，采用湿法刻蚀的方式刻蚀连接结构40的第三隔离绝缘柱440形成第五通孔580，第五通孔580与第三隔离柱440一一对应。由于所述第五通孔580位于其上子电容结构30的底部，采用湿法刻蚀可能更好的去除所述第三隔离绝缘柱440，同时减少对第三隔离绝缘柱440下方的子电容结构30的上电极320的损害。具体的，第五通孔580在基底10上的垂直投影与下电极连接垫410在基底10上的垂直投影不交叠，且第五通孔580与下电极连接垫410之间被第二隔离绝缘垫420间隔。
S1446、进行湿法刻蚀，去除所有第三膜层530。
S1446和S1425类似，此处不再赘述。
S1447、在第四通孔570和第五通孔580中填满第一膜层510的材料，得到多个分立的上电极320以及多个分立的上电极连接垫430，上电极320包括第二柱状主体321以及连接于第二柱状主体321侧壁的多层第二环形侧翼322。
示例性的，图30是本发明实施例提供的一种形成上电极和上电极连接垫后的结构示意图。示例性的，可采用高深宽填充溅射技术向第四通孔570和第五通孔580中填满第一膜层510的材料。当向第五通孔580中填满第一膜层510的材料时即形成了上电极连接垫430，当向第四通孔570中填满第一膜层510的材料时即形成了上电极320。形成的所述上电极连接垫430和其上的所述上电极320一体成型。
至此，经过S1431-S1447即完成一次“形成连接结构40以及子电容结构30”的操作。
在上述技术方案的基础上，可选的，在重复执行N次形成连接结构40以及子电容结构30的操作之后还包括：在子电容结构30上形成上电极连接结构；上电极连接结构将分立的各上电极320连接为一体。
示例性的，图31是本发明实施例提供的另一种叠层电容器的结构示意图。参见图31，可选的，上电极连接结构60的材料与上电极320的材料相同。如此，两者可在同一工艺步骤中形成，进而简化叠层电容器的制备工艺，提高效率。
在上述技术方案的基础上，继续参见图31，可选的，还包括：在上电极连接结构60上形成顶部焊盘70；顶部焊盘70与上电极连接结构60电连接。
具体的，顶部焊盘70的厚度、材料以及制备工艺本领域技术人员可根据实际情况设置，本申请对此不作限定。
基于同上的发明构思，本发明实施例还提供了一种叠层电容器，参见图6和31，该叠层电容器包括：基底10；位于基底10上的第一隔离绝缘垫220以及多个分立的底部焊盘210；任意两个底部焊盘210被第一隔离绝缘垫220间隔开来；位于底部焊盘210背离基底10的上的N个连接结构40和N+1个子电容结构30；其中，N为大于等于1的整数；N个连接结构40和N+1个子电容结构30沿垂直于基底10的方向交替排列；子电容结构30包括多个分立的下电极310以及多个分立的上电极320以及位于下电极310和上电极320之间的电介质330；多个底部焊盘210与最靠近底部焊盘210的子电容结构30的多个下电极310一一对应电连接；连接结构40包括第二隔离绝缘垫420、多个分立的下电极连接垫410以及多个分立的上电极连接垫430，任意一个下电极连接垫410和任意一个下电极连接垫410、任意两个下电极连接垫410、以及任意两个上电极连接垫430均被第二隔离绝缘垫420间隔开来；沿垂直于基底10的方向，下电极连接垫410电连接其相邻的两个下电极310，上电极连接垫430电连接其相邻的两个上电极320。
继续参见图6和图31，可选的，下电极310包括第一柱状主体311以及连接于第一柱状主体311侧壁的多层第一环形侧翼312；各层第一环形侧翼311分立设置；上电极320包括第二柱状主体321以及连接于第二柱状主体321侧壁的多层第二环形侧翼322；各层第二环形侧翼322分立设置。
继续参见图6和图31，可选的，上电极连接垫430的宽度与第二柱状主体321的宽度相同。具体的，上电极连接垫430沿垂直第二柱状主体321延伸方向上的长度与第二柱状主体321垂直于其延伸方向上的长度相同，以节约上电极连接垫430的占用面积。
继续参见图6和图31，可选的，下电极连接垫410与子电容结构30相邻的下电极310的第一环形侧翼312直接接触，以增大工艺对准窗口。具体的，下电极连接垫410和其上方的子电容结构30的下电极310的第一环形侧翼312直接接触，同时下电极连接垫410和其下方的子电容结构30的下电极310的第一环形侧翼312直接接触。
继续参见图6和图31，可选的，下电极连接垫410的边缘和第一环形侧翼312的边缘在基底10上的投影重合，以节约下电极连接垫410的占用面积和保证良好接触。
继续参见图6和图31，可选的，上电极连接垫430的材料与上电极320的材料相同。例如，上电极连接垫430的材料与上电极320的材料均为氮化钛等导电材料。采用相同的材料可以减少接触电阻，提高器件性能。
可选的，上电极连接垫430与其上的子电容结构30的上电极320的第二柱状主体321一体成型。如图31所示，在单个电容上，上电极连接垫430和其上的子电容结构30的上电极320的第二柱状主体321在同一工艺步骤中形成，例如采用高深宽填充溅射技术同时形成上电极连接垫430和其上的第二柱状主体321。如此设置，可以减少工艺步骤，同时减少连接电阻，提高器件性能。
继续参见图6和图31，可选的，上电极连接垫430在基底10上的正投影与第二柱状主体322在基底10上的正投影重合。
继续参见图6和图31，可选的，该叠层电容器还包括：上电极连接结构60，位于最远离基底10的子电容结构30背离基底10的上；上电极连接结构60将分立的各上电极320连接为一体。
继续参见图6和图31，可选的，该叠层电容器还包括：顶部焊盘70，位于上电极连接结构60背离基底10的上；顶部焊盘70与上电极连接结构60电连接。
需要说明的是，本发明实施例所述的叠层电容器由上文所述的叠层电容器的制作方法制备形成，因此，叠层电容器具有与叠层电容器的制作方法相同的有益效果，未详尽解释之处，请参见上文，此处不再赘述。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种叠层电容器的制作方法，其特征在于，包括：
提供基底；
在所述基底上形成第一隔离绝缘垫以及多个分立的底部焊盘；
在所述底部焊盘上形成子电容结构；所述子电容结构包括多个分立的下电极、多个分立的上电极以及位于所述下电极和所述上电极之间的电介质，多个所述底部焊盘与多个所述下电极一一对应电连接；
在所述子电容结构上重复执行N次形成连接结构以及子电容结构的操作，以使N个所述连接结构和N+1个所述子电容结构沿垂直于所述基底的方向交替排列；
其中，N为大于等于1的整数；
每一所述连接结构包括位于相邻的所述子电容结构之间且处于同层的第二隔离绝缘垫、下电极连接垫以及上电极连接垫；沿垂直于所述基底的方向，所述下电极连接垫与一所述子电容结构的所述下电极以及另一所述子电容结构的所述下电极均电接触，所述上电极连接垫与一所述子电容结构的所述上电极与另一所述子电容结构的所述上电极均电接触；
每一所述下电极包括第一柱状主体以及连接于所述第一柱状主体侧壁的多层第一环形侧翼；各层所述第一环形侧翼分立设置；
每一所述上电极包括第二柱状主体以及连接于所述第二柱状主体侧壁的多层第二环形侧翼；各层所述第二环形侧翼分立设置；
其中，所述下电极连接垫与所述下电极中距离所述下电极连接垫最近的所述第一环形侧翼电接触，所述上电极连接垫与所述上电极中距离所述上电极连接垫最近的所述第二环形侧翼电接触，所述第一柱状主体与所述第二柱状主体的延伸方向相同，且所述第一柱状主体与所述第二柱状主体沿垂直于所述第一柱状主体的延伸方向相对设置。
2.根据权利要求1所述的叠层电容器的制作方法，其特征在于，在所述子电容结构上形成所述连接结构包括：
在所述子电容结构上形成多个分立的所述下电极连接垫；
在所述下电极连接垫之间形成具有暴露出所述上电极的开口的所述第二隔离绝缘垫；
在所述开口中形成所述上电极连接垫。
3.根据权利要求2所述的叠层电容器的制作方法，其特征在于，所述在所述下电极连接垫之间形成具有暴露出所述上电极的开口的所述第二隔离绝缘垫包括：
在所述下电极连接垫的顶部、侧壁和所述下电极连接垫之间形成第二隔离绝缘垫层；
利用干法刻蚀去除所述下电极连接垫的顶部和所述下电极连接垫之间的所述第二隔离绝缘垫层，形成暴露出所述上电极的开口；
所述下电极连接垫侧壁保留的所述第二隔离绝缘垫层形成所述第二隔离绝缘垫。
4.根据权利要求3所述的叠层电容器的制作方法，其特征在于，
所述开口的宽度与所述上电极的宽度相同。
5.根据权利要求1所述的叠层电容器的制作方法，其特征在于，在所述子电容结构上形成所述连接结构包括：
在所述子电容结构上形成多个分立的所述下电极连接垫；
在所述下电极连接垫之间形成具有暴露出所述上电极的开口的所述第二隔离绝缘垫；
在所述开口中形成第三隔离绝缘柱；
在所述下电极连接垫、所述第二隔离绝缘垫和所述第三隔离绝缘柱上形成牺牲层；
在所述牺牲层中形成子电容结构并在所述第三隔离绝缘柱位置形成上电极连接垫，所述子电容结构的上电极与所述上电极连接垫一体成型。
6.根据权利要求5所述的叠层电容器的制作方法，其特征在于，利用湿法工艺去除所述第三隔离绝缘柱，在所述第三隔离绝缘柱位置形成上电极连接垫。
7.根据权利要求1所述的叠层电容器的制作方法，所述重复执行N次形成连接结构以及子电容结构的操作之后还包括：
在所述子电容结构上形成上电极连接结构；所述上电极连接结构将分立的各所述上电极连接为一体。
8.根据权利要求7所述的叠层电容器的制作方法，其特征在于，还包括：在所述上电极连接结构上形成顶部焊盘；所述顶部焊盘与所述上电极连接结构电连接。
9.一种叠层电容器，其特征在于，包括：
基底；
位于所述基底上的第一隔离绝缘垫以及多个分立的底部焊盘；
位于所述底部焊盘上的N个连接结构和N+1个子电容结构；其中，N为大于等于1的整数；N个所述连接结构和N+1个所述子电容结构沿垂直于所述基底的方向交替排列；
所述子电容结构包括多个分立的下电极、多个分立的上电极以及位于所述下电极和所述上电极之间的电介质；多个所述底部焊盘与相邻的所述子电容结构的多个所述下电极一一对应电连接；
每一所述连接结构包括位于相邻的所述子电容结构之间且处于同层的第二隔离绝缘垫、多个分立的下电极连接垫以及多个分立的上电极连接垫；沿垂直于所述基底的方向，所述下电极连接垫与一所述子电容结构的所述下电极以及另一所述子电容结构的所述下电极均电接触，所述上电极连接垫与一所述子电容结构的所述上电极与另一所述子电容结构的所述上电极均电接触；
每一所述下电极包括第一柱状主体以及连接于所述第一柱状主体侧壁的多层第一环形侧翼；各层所述第一环形侧翼分立设置；
每一所述上电极包括第二柱状主体以及连接于所述第二柱状主体侧壁的多层第二环形侧翼；各层所述第二环形侧翼分立设置；
其中，所述下电极连接垫与所述下电极中距离所述下电极连接垫最近的所述第一环形侧翼电接触，所述上电极连接垫与所述上电极中距离所述上电极连接垫最近的所述第二环形侧翼电接触，所述第一柱状主体与所述第二柱状主体的延伸方向相同，且所述第一柱状主体与所述第二柱状主体沿垂直于所述第一柱状主体的延伸方向相对设置。
10.根据权利要求9所述的叠层电容器，其特征在于，所述上电极连接垫的宽度与所述第二柱状主体的宽度相同。
11.根据权利要求10所述的叠层电容器，其特征在于，所述上电极连接垫的材料与所述上电极的材料相同。
12.根据权利要求11所述的叠层电容器，其特征在于，所述上电极连接垫与其上的所述上电极的所述第二柱状主体一体成型。
13.根据权利要求9所述的叠层电容器，其特征在于，还包括：
所述下电极连接垫与所述子电容结构相邻的所述下电极的所述第一环形侧翼直接接触。
14.根据权利要求13所述的叠层电容器，其特征在于，还包括：
所述下电极连接垫的边缘和所述第一环形侧翼的边缘在所述基底上的投影重合。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116666382A (zh) * 2023-07-26 2023-08-29 湖北三维半导体集成创新中心有限责任公司 半导体结构及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005117004A (ja) * 2003-10-08 2005-04-28 Ngk Spark Plug Co Ltd 積層セラミックコンデンサ、積層コンデンサ、および積層コンデンサの製造方法
CN110459533A (zh) * 2018-05-08 2019-11-15 长鑫存储技术有限公司 柱状电容结构及其制作方法
CN210296415U (zh) * 2019-10-11 2020-04-10 长鑫存储技术有限公司 存储单元及电容器结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100580635B1 (ko) * 2003-12-30 2006-05-16 삼성전자주식회사 전자소자 및 그 제조방법
JP5613363B2 (ja) * 2007-09-20 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びその製造方法
KR101917816B1 (ko) * 2012-05-08 2019-01-29 에스케이하이닉스 주식회사 캐패시터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005117004A (ja) * 2003-10-08 2005-04-28 Ngk Spark Plug Co Ltd 積層セラミックコンデンサ、積層コンデンサ、および積層コンデンサの製造方法
CN110459533A (zh) * 2018-05-08 2019-11-15 长鑫存储技术有限公司 柱状电容结构及其制作方法
CN210296415U (zh) * 2019-10-11 2020-04-10 长鑫存储技术有限公司 存储单元及电容器结构

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