JPH10256504A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、複数のフィンを有するフィン型のス
トレージキャパシタを備えたダイナミックランダムアク
セスメモリ（ＤＲＡＭ）及びその製造方法に関し、コン
タクトホールの側壁に緻密性の高い絶縁膜を形成し、か
つ、全てのフィンをソース拡散領域（Ｓ）と確実に接触
させる。 【構成】基板２１上に形成された第１の絶縁膜２４〜２
７の上に絶縁膜２８，３０と導電膜２９，３１とを交互
に積層し、最上層に導電膜３１を形成する工程と、最上
層の導電膜３１から最下層の導電膜２９まで異方性エッ
チングし、除去して側壁に導電膜２９，３１が露出する
開口部を形成する工程と、開口部の側壁に第１の導電膜
３３ａを残す工程と、開口部を通して更にエッチングし
て基板２１を露出する工程と、第２の絶縁膜を異方性エ
ッチングし、開口部３４の側壁に第２の絶縁膜３５ａを
残す工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、複数のフィンを有す
るフィン型のストレージキャパシタを備えたダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）及びその製造方
法に関する。

【０００２】

【従来の技術】ＤＲＡＭでは、素子の微細化とともに、
メモリセルのキャパシタ容量の確保が重要となり、スト
レージキャパシタは小さい占有範囲で大容量が得られる
ように厚膜スタック型、フィン型、シリンダ型等種々の
形態のものが工夫されている。これらの形態のうち、フ
ィン型のストレージキャパシタは、蓄積電極の上面、側
面及び下面がすべて有効な電極として用いられるため、
他の構造に比べてキャパシタの高さを低くできるという
利点を有する。特に、１６Ｍ以上のメモリ容量のＤＲＡ
Ｍではフィン枚数を２枚以上とすることによりキャパシ
タの高さを低く抑えながら十分な容量を得ることができ
る。

【０００３】図９〜図１０は、従来例の２枚のフィンを
有するフィン型のストレージキャパシタの作成方法につ
いて示す断面図である。図９（ａ）は、キャパシタ電極
をソース拡散領域（Ｓ）に接続するためのコンタクトホ
ール１１を形成する前の状態を示している。半導体基板
１に２つの電界効果トランジスタが形成されており、そ
れらの各々の形成領域にゲート電極（Ｇ）が形成され、
ゲート電極（Ｇ）の両側の半導体基板１にソース拡散領
域（Ｓ）及びドレイン拡散領域（Ｄ）が形成されてい
る。

【０００４】ドレイン拡散領域（Ｄ）は２つのゲート電
極（Ｇ）に挟まれた領域に形成され、隣接する２つトラ
ンジスタで共通となっている。また、層間絶縁膜４上に
はコンタクトホール４ａを通してドレイン拡散領域
（Ｄ）と接続するビットライン（ＢＬ）が形成され、Ｂ
Ｌ上には層間絶縁膜６とエッチングストッパ用絶縁膜７
が形成されている。更に、その絶縁膜７上には層間絶縁
膜８，１０に挟まれた下側のフィンとなるポリシリコン
膜９が形成されている。

【０００５】このような状態で、まず、図９（ｂ）に示
すように、ソース拡散領域（Ｓ）上に、キャパシタ電極
をソース拡散領域（Ｓ）に接続するためのコンタクトホ
ール１１を形成して底部にソース拡散領域（Ｓ）を露出
させるとともに、コンタクトホール１１の側壁にポリシ
リコン膜９を露出させる。次いで、図９（ｃ）に示すよ
うに、コンタクトホール１１内及び層間絶縁膜１０上に
ポリシリコン膜１２を形成した後、図１０（ａ）に示す
ように、上下のポリシリコン膜９及び１２をパターニン
グし、コンタクトホール１１の底部のソース拡散領域
（Ｓ）及び側壁のポリシリコン膜９と接触する部分を残
すとともに、コンタクトホール１１から出ている部分を
所定の大きさのフィン型形状とする。

【０００６】次に、図１０（ｂ）に示すように、フィン
９ａ，１２ａの上下面に残る層間絶縁膜１０ａ，８をエ
ッチングにより除去する。これにより、２枚のフィン９
ａ，１２ａからなる蓄積電極１３が形成される。その
後、図１０（ｃ）に示すように、蓄積電極１３の上面、
下面及び側面にキャパシタ絶縁膜１４を形成した後、キ
ャパシタ絶縁膜１４の全表面を被覆するように導電膜を
形成し、セルプレート電極１５を形成すると、ストレー
ジキャパシタが完成する。

【０００７】

【発明が解決しようとする課題】しかしながら、素子の
微細化が進むにつれて蓄積電荷のリークによるデータの
消失が大きな問題となっている。蓄積電荷のリークの原
因として、ソース拡散領域（Ｓ）のｐｎ接合から抜ける
リークのほか、蓄積電極１３から層間絶縁膜４，６を通
してワード線（ＷＬ）及びビット線（ＢＬ）に抜けるリ
ークが考えられる。特に、微細化により蓄積電極１３と
ワード線（ＷＬ）及びビット線（ＢＬ）の間隔が狭くな
るので、これに起因するリークの割合は微細化とともに
大きくなる。コンタクトホールの位置ズレが生じた場合
は、そのリークは一層顕著になる。

【０００８】このリークを防ぐため、図１１（ａ）〜
（ｃ）に示すように、自身がフィンを構成し、かつ各フ
ィンをソース拡散領域（Ｓ）と接触させるための上側の
ポリシリコン膜１８を形成する前に、コンタクトホール
１１の側壁を緻密性の高い絶縁膜１６ａ、例えばシリコ
ン窒化膜や高温で形成されたシリコン酸化膜で被覆して
いる。

【０００９】しかしながら、この場合、図１１（ａ）〜
（ｃ）に示すように、側壁を被覆する絶縁膜１６ａのた
めに、コンタクトホール１７内にポリシリコン膜１８を
形成したとき、既に形成されている下側のフィンをポリ
シリコン膜１８と接触させることができなくなるという
問題がある。本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、コンタクトホールの側壁に緻密
性の高い絶縁膜を形成し、かつ、全てのフィンをソース
拡散領域（Ｓ）と確実に接触させることができるフィン
型のストレージキャパシタを備えたダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）及びその製造方法を提供
するものである。

【００１０】

【課題を解決するための手段】上記課題は、第１の発明
である、基板上に形成された第１の絶縁膜の上に層間絶
縁膜と導電膜とを交互に積層し、最上層に導電膜を形成
する工程と、耐エッチング性マスクの開口を通して前記
最上層の導電膜から前記最下層の導電膜まで異方性エッ
チングし、除去して側壁に前記導電膜が露出する開口部
を形成する工程と、前記耐エッチング性マスクを除去し
た後、第１の導電膜を全面に形成する工程と、前記第１
の導電膜を異方性エッチングして、前記開口部の側壁に
前記第１の導電膜を残し、該第１の導電膜を介して前記
側壁に露出する導電膜同士を導通させる工程と、前記開
口部を通して更にエッチングして前記基板を露出する工
程と、全面に第２の絶縁膜を形成する工程と、前記第２
の絶縁膜を異方性エッチングし、平坦な部分の前記第２
の絶縁膜を除去するとともに前記開口部の側壁に前記第
２の絶縁膜を残す工程と、前記全面に第２の導電膜を形
成する工程と、耐エッチング性マスクの開口を通して前
記第２の導電膜及び前記最上層の導電膜から最下層の導
電膜までエッチングし、前記第２の導電膜及び前記最上
層の導電膜から前記最下層の導電膜までが前記開口部か
ら前記最下層の層間絶縁膜上に延びるフィン形状になっ
ている第１の電極を形成する工程と、前記第１の絶縁膜
から上に残っている前記層間絶縁膜をエッチングする工
程と、前記第１の電極の表面にキャパシタ絶縁膜を形成
する工程と、前記キャパシタ絶縁膜の表面を被覆する第
２の電極を形成する工程とを有することを特徴とする半
導体装置の製造方法によって解決され、第２の発明であ
る、前記第１の絶縁膜はシリコン窒化膜であり、第２の
絶縁膜はシリコン窒化膜又はシリコン酸化膜であり、前
記層間絶縁膜はシリコン酸化膜であり、前記第１及び第
２の導電膜及び前記導電膜はポリシリコン膜であること
を特徴とする第１の発明に記載の半導体装置の製造方法
によって解決され、第３の発明である、第１又は第２の
発明に記載の半導体装置の製造方法により作成されたこ
とを特徴とする半導体装置によって解決され、第４の発
明である、基板上に形成された第１の絶縁膜の上に導電
膜と層間絶縁膜とを交互に積層し、最上層に層間絶縁膜
を形成する工程と、耐エッチング性マスクの開口を通し
て前記最上層の層間絶縁膜から最下層の導電膜まで等方
性エッチングし、除去してテーパ形状を有する第１の開
口部を形成する工程と、前記第１の開口部を通してさら
に異方性エッチングしてほぼ垂直な側壁を有する第２の
開口部を形成し、前記基板を露出する工程と、前記耐エ
ッチング性マスクを除去した後、全面に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜を異方性エッチング
し、平坦な部分及び前記第１の開口部の側壁から前記第
２の絶縁膜を除去するとともに前記第２の開口部の側壁
に前記第２の絶縁膜を残す工程と、全面に、前記第１の
開口部の側壁に露出した導電膜と接触し、かつ前記基板
と接触する第１の導電膜を形成する工程と、耐エッチン
グ性マスクの開口を通して前記第１の導電膜から最下層
の導電膜までエッチングし、前記第１の導電膜から前記
最下層の導電膜までが前記開口部から前記最下層の層間
絶縁膜上に延びるフィン形状になっている第１の電極を
形成する工程と、前記第１の絶縁膜の上に残っている前
記層間絶縁膜をエッチングする工程と、前記第１の電極
の表面にキャパシタ絶縁膜を形成する工程と、前記キャ
パシタ絶縁膜の表面を被覆する第２の電極を形成する工
程とを有することを特徴とする半導体装置の製造方法に
よって解決され、第５の発明である、前記第１の絶縁膜
はシリコン窒化膜であり、第２の絶縁膜はシリコン窒化
膜又はシリコン酸化膜であり、前記層間絶縁膜はシリコ
ン酸化膜であり、前記第１の導電膜及び前記導電膜はポ
リシリコン膜であることを特徴とする第４の発明に記載
の半導体装置の製造方法によって解決され、第６の発明
である、第４又は第５の発明に記載の半導体装置の製造
方法により作成されたことを特徴とする半導体装置によ
って解決される。

【００１１】本発明においては、第１の電極のフィンと
なる第２の導電膜及び積層構造の導電膜は、開口部の側
壁に第２の絶縁膜を形成する前に予め第１の導電膜によ
り相互に接触されている。従って、積層構造の導電膜を
ともに基板と接触させるために形成する第２の導電膜
は、最上層の導電膜と接触するように形成すればよい。
このため、開口部の側壁が第２の絶縁膜により被覆され
ていても確実にフィン形状の導電膜をともに基板と接触
させることができる。

【００１２】このため、第２の導電膜及び積層構造の導
電膜をパターニングしてフィンを作成したとき、フィン
を確実に基板と接触させることができる。しかも、第１
の絶縁膜内にビット線（ＢＬ）やワード線（ＷＬ）等の
配線が形成されているとき、第１の電極と配線との間に
第２の絶縁膜を介在させることができる。これにより、
第２の絶縁膜をシリコン窒化膜とし、第１の電極を蓄積
電極とし、第２の電極をセルプレートとするストレージ
キャパシタを作成したとき、小さい占有範囲で大容量を
実現でき、かつ、第１の電極から配線（ＢＬやＷＬ）を
通して蓄積電荷が抜けるのを抑制することができるスト
レージキャパシタを作成することができる。

【００１３】このため、ＤＲＡＭの高密度化、及び信頼
性の向上を図ることが出来、かつストレージキャパシタ
Ｃｓのリフレッシュのための電力を低減することができ
る。また、本発明においては、第１の開口部を形成する
際に表面から最下層のフィンとなる最下層の導電膜を含
む厚さを等方性エッチングを行っている。これにより、
表面に向かって次第に開口幅が広がるように上部側壁が
傾斜しているテーパが開口部に形成され、かつこの部分
の開口部の側壁にフィンとなる積層構造の導電膜が露出
する。

【００１４】この場合、開口部の側壁を被覆するために
第２の絶縁膜を異方性エッチングしたとき、開口部の側
壁の傾斜部分の第２の絶縁膜の垂直方向の膜厚は厚くな
いので、この部分の第２の絶縁膜は異方性エッチングに
より除去されてフィンとなる積層構造の導電膜が露出す
る。一方、開口部の下部の側壁はほぼ垂直なので、その
部分の第２の絶縁膜は残る。

【００１５】従って、基板と接触させる第１の導電膜を
形成したとき、第１の導電膜は傾斜部分で積層構造の導
電膜と接触する。しかも、第１の絶縁膜内にビット線
（ＢＬ）やワード線（ＷＬ）等の配線が形成されている
とき、第１の導電膜と配線との間に第２の絶縁膜が介在
することになる。このため、第１の導電膜及び積層構造
の導電膜をパターニングしてフィンを作成したとき、フ
ィンを確実に基板と接触させ、かつ第１の電極と配線
（ＢＬやＷＬ）との間に第２の絶縁膜を介在させること
ができる。

【００１６】これにより、第２の絶縁膜をシリコン窒化
膜とし、第１の電極を蓄積電極とし、第２の電極をセル
プレートとしたとき、小さい占有範囲で大容量を実現で
きるストレージキャパシタを作成することができる。こ
のため、ＤＲＡＭの高密度化、及び信頼性の向上を図る
ことが出来る。また、蓄積電極から配線（ＢＬやＷＬ）
を通して蓄積電荷が抜けるのを抑制することができるス
トレージキャパシタを作成することができる。これによ
り、絶縁膜経由のリーク電流が減るため、リフレッシュ
の間隔を長くし、回数を減らすことができ、このため、
ストレージキャパシタＣｓのリフレッシュのための電力
を低減することができる。

【００１７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１〜図４は、本発明の第１の実施の形態に係るフィン
型のストレージキャパシタを備えたＤＲＡＭの製造方法
について示す断面図である。

【００１８】図８は、第１の実施の形態に係るＤＲＡＭ
の、トランジスタ、ＷＬ、ＢＬ及びストレージキャパシ
タの間の接続関係を示す結線図である。図８に示すよう
に、各トランジスタはマトリクス状に並べられ、列方向
のトランジスタのゲート（Ｇ）は列毎に一つのＷＬに接
続され、行方向のトランジスタのドレイン（Ｄ）は、隣
接する２つのトランジスタで共通となっており、行毎に
一つのＢＬに接続されている。

【００１９】また、ソース（Ｓ）はストレージキャパシ
タの蓄積電極と繋がっている。図８のように各要素が接
続され、２枚のフィンを有するフィン型のストレージキ
ャパシタを備えたＤＲＡＭの製造方法について図１〜図
４を参照しながら説明する。図１（ａ）は、キャパシタ
電極をソース拡散領域（Ｓ）に接続するためのコンタク
トホール３６を形成する前の状態を示している。シリコ
ン基板（半導体基板）２１に電界効果トランジスタが形
成されており、その形成領域にゲート電極（Ｇ）が形成
され、ゲート電極（Ｇ）の両側のシリコン基板２１にソ
ース拡散領域（Ｓ）及びドレイン拡散領域（Ｄ）が形成
されている。ドレイン拡散領域（Ｄ）は隣接する２つの
トランジスタで共通となっている。シリコン酸化膜２４
上にはコンタクトホールを通してドレイン拡散領域
（Ｄ）と接触するビットライン（ＢＬ）が形成され、Ｂ
Ｌ上にはシリコン酸化膜２６とエッチングストッパ用シ
リコン窒化膜２７が形成されている。更に、そのシリコ
ン窒化膜２７上には膜厚６０ｎｍのシリコン酸化膜から
なる層間絶縁膜２８と、下側のフィンとなるリンドープ
された膜厚５００ｎｍのポリシリコン膜２９と、膜厚６
０ｎｍのシリコン酸化膜からなる層間絶縁膜３０と、上
側のフィンとなるリンドープされた膜厚５０ｎｍのポリ
シリコン膜３１とが順に形成されている。

【００２０】このような状態で、まず、図１（ｂ）に示
すように、不図示のレジストマスクに従ってポリシリコ
ン膜３１と層間絶縁膜３０とポリシリコン膜２９とをエ
ッチングし、除去して、２つのゲート電極（Ｇ）の間の
領域であってソース拡散領域（Ｓ）の上方に、蓄積電極
をソース拡散領域（Ｓ）に接続するためのコンタクトホ
ールよりも大きい直径０．３５μｍφを有する開口部３
２を形成し、開口部３２の側壁にポリシリコン膜３１，
２９を露出させる。このとき、ポリシリコン膜３１，２
９のエッチングにはＣｌ₂ ＋Ｏ₂ の混合ガスを用い、層
間絶縁膜３０のエッチングにはＣＦ₄ ＋ＣＨＦ₃ ＋Ａｒ
の混合ガスを用いる。

【００２１】次いで、図１（ｃ）に示すように、化学気
相成長法（ＣＶＤ法）により、開口部３２を被覆して膜
厚６０ｎｍのポリシリコン膜３３を形成する。続いて、
図２（ａ）に示すように、Ｃｌ₂ ＋Ｏ₂ の混合ガスを用
いて、ポリシリコン膜３３を異方性エッチングし、開口
部３２の側壁にポリシリコン膜３３ａを残す。これによ
り、ポリシリコン膜３３ａを介してポリシリコン膜２
９、３１同士が接触する。

【００２２】次に、図２（ｂ）に示すように、側壁のポ
リシリコン膜３３ａ及び上面のポリシリコン膜３１をマ
スクとして、層間絶縁膜２８とシリコン窒化膜２７とシ
リコン酸化膜２６，２４とを順にエッチングし、除去し
て、２つのゲート電極（Ｇ）の間の領域に、キャパシタ
電極をソース拡散領域（Ｓ）に接続するための直径０．
２３μｍφの開口部３４を形成して、ソース拡散領域
（Ｓ）を露出させる。このとき、層間絶縁膜２８とシリ
コン酸化膜２６，２４のエッチングではＣＦ₄ ＋ＣＨＦ
₃ ＋Ａｒの混合ガスを用い、シリコン窒化膜２７のエッ
チングでも同じＣＦ₄ ＋ＣＨＦ₃ ＋Ａｒの混合ガスを用
いる。

【００２３】次いで、図２（ｃ）に示すように、ＣＶＤ
法により、開口部３４内及びポリシリコン膜３１上に膜
厚１０〜２０ｎｍのシリコン窒化膜３５を形成する。次
に、図３（ａ）に示すように、ＣＦ₄ ＋Ａｒの混合ガス
を用いたドライエッチングによりシリコン窒化膜３５を
異方性エッチングする。これにより、開口部３４の側壁
にシリコン窒化膜３５ａを残してコンタクトホール３６
を形成するとともに、上面にポリシリコン膜３１を露出
させ、開口部３４の底部にソース拡散領域（Ｓ）を露出
させる。

【００２４】次いで、図３（ｂ）に示すように、コンタ
クトホール３６内及びポリシリコン膜３１上にリンがド
ープされた膜厚５０ｎｍのポリシリコン膜３７を形成
し、上面のポリシリコン膜３１及びコンタクトホール３
６の底部のソース拡散領域（Ｓ）と接触させる。次に、
図３（ｃ）に示すように、図示しないレジストマスクに
従って、ポリシリコン膜３７及び３１，シリコン酸化膜
３０，ポリシリコン膜２９を順にエッチングし、除去す
る。このとき、ポリシリコン膜３７，３１，２９のエッ
チングにはＣｌ₂ ＋Ｏ₂ の混合ガスを用い、シリコン酸
化膜３０のエッチングにはＣＦ₄＋ＣＨＦ₃ ＋Ａｒの混
合ガスを用いる。これにより、コンタクトホール３６内
のポリシリコン膜３７を残すとともに、コンタクトホー
ル３６から出ている部分を所定の大きさのフィン型形状
とする。

【００２５】続いて、図４（ａ）に示すように、フィン
２９ａ，３１ａの上面及び下面の層間絶縁膜３０ａ，２
８をエッチングにより除去する。これにより、２枚のフ
ィン２９ａ，３１ａからなる蓄積電極３８が形成され
る。次いで、図４（ｂ）に示すように、蓄積電極３８表
面にキャパシタ絶縁膜３９を形成した後、キャパシタ絶
縁膜３９の全表面を被覆するように導電膜を形成し、セ
ルプレート電極４０を形成すると、ストレージキャパシ
タＣｓが完成する。

【００２６】その後、所定の工程を経て、ＤＲＡＭを作
成する。以上のように、本発明の第１の実施の形態によ
れば、図２（ｂ）に示すように、蓄積電極３８の上下の
フィンとなるポリシリコン膜３１，２９は、開口部３４
の側壁にシリコン窒化膜３５ａを形成する前に予めポリ
シリコン膜３３ａにより相互に接触されている。

【００２７】従って、上下のポリシリコン膜３１，２９
をともにソース拡散領域（Ｓ）と接触させるために形成
するポリシリコン膜３７は、上側のポリシリコン膜３１
と接触するように形成すればよい。このため、図３
（ｂ）に示すように、コンタクトホール３６の側壁がシ
リコン窒化膜３５ａにより被覆されていても確実に上下
のポリシリコン膜３１，２９をともにソース拡散領域
（Ｓ）と接触させることができる。

【００２８】このため、図３（ｃ）に示すように、ポリ
シリコン膜３１，２９をパターニングして上下のフィン
３１ａ，２９ａを作成したとき、上下のフィン３１ａ，
２９ａを確実にソース拡散領域（Ｓ）に接触させ、かつ
蓄積電極３８と配線（ＢＬやＷＬ）との間にシリコン窒
化膜３５ａを介在させることができる。これにより、小
さい占有範囲で大容量を実現可能で、かつ、蓄積電極３
８から配線（ＢＬやＷＬ）を通して蓄積電荷が抜けるの
を抑制することができるストレージキャパシタを作成す
ることができる。

【００２９】このため、ＤＲＡＭの高密度化、及び信頼
性の向上を図ることが出来、かつストレージキャパシタ
Ｃｓのリフレッシュのための電力を低減することができ
る。 （２）第２の実施の形態 図５〜図７は、本発明の第２の実施の形態に係るフィン
型のストレージキャパシタを備えたＤＲＡＭの製造方法
について示す断面図である。

【００３０】第１の実施の形態と異なるところは、コン
タクトホールの開口縁の部分にテーパをつけたことであ
り、かつ上下のフィン同士の接触をソース拡散領域
（Ｓ）と接触させるポリシリコン膜により行っているこ
とである。なお、下記の製造方法において、第１の実施
の形態と同じ材料の膜厚は省略している。まず、図５
（ａ）は、図１（ａ）と同じく、コンタクトホールの形
成前の状態を示す。この場合、図１（ａ）のポリシリコ
ン膜３１は形成されていない。図５（ａ）において、図
１（ａ）と同じ符号で示すものは図１（ａ）と同じもの
を示す。

【００３１】次いで、図５（ｂ）に示すように、コンタ
クトホールとほぼ同じ大きさの開口部４１ａを有するレ
ジストマスク４１を層間絶縁膜３０上に形成する。続い
て、このレジストマスク４１の開口部４１ａを通して層
間絶縁膜３０とポリシリコン膜２９を等方的にエッチン
グし、除去する。このとき、ポリシリコン膜２９のエッ
チングにはＣｌ₂ ＋Ｏ₂ の混合ガスを用い、層間絶縁膜
３０のエッチングにはＣＦ₄ ＋Ｏ₂ の混合ガスを用い
る。これにより、層間絶縁膜３０及びポリシリコン膜２
９はレジストマスク４１の下側においても横方向にエッ
チングされて、表面に向かって次第に開口幅が大きくな
るような開口縁が傾斜する開口部４２が形成される。開
口部４２の側壁にはポリシリコン膜２９が露出する。

【００３２】次に、図５（ｃ）に示すように、同じレジ
ストマスク４１の開口部４１ａを通して下の絶縁膜を順
に異方性エッチングし、除去して開口部４３を形成し、
ソース拡散領（Ｓ）を露出する。このとき、シリコン酸
化膜２８，２６，２４のエッチングにはＣＦ₄ ＋ＣＨＦ
₃ ＋Ａｒの混合ガスを用い、シリコン窒化膜２７のエッ
チングにも同じＣＦ₄ ＋ＣＨＦ₃ ＋Ａｒの混合ガスを用
いる。これにより、開口縁部がテーパ状になっている開
口部４２，４３が形成される。

【００３３】次いで、図６（ａ）に示すように、ＣＶＤ
法により、開口部４２，４３内及びシリコン酸化膜３０
上に膜厚１０〜２０ｎｍのシリコン窒化膜４４を形成す
る。次に、図６（ｂ）に示すように、ＣＦ₄ ＋Ａｒの混
合ガスを用いたドライエッチングによりシリコン窒化膜
４４を異方性エッチングし、開口部４３の底部にソース
拡散領域（Ｓ）を露出させる。このとき、開口部４２，
４３の上部開口縁のテーパ部分は傾斜しているため、こ
の部分のシリコン窒化膜４４の垂直方向の膜厚は厚くな
いので、この部分のシリコン窒化膜４４は異方性エッチ
ングにより除去されてポリシリコン膜２９が露出する。
一方、開口部４２，４３の下部の側壁はほぼ垂直なの
で、その部分のシリコン窒化膜４４ａは残る。シリコン
窒化膜４４ａの内側にコンタクトホール４５が形成され
る。

【００３４】次いで、図６（ｃ）に示すように、コンタ
クトホール４５内及びポリシリコン膜３１上にリンがド
ープされたポリシリコン膜４６を形成する。これによ
り、ポリシリコン膜４６を、側壁に露出したポリシリコ
ン膜２９と接触させ、かつコンタクトホールの底部のソ
ース拡散領域（Ｓ）と接触させる。次に、図７（ａ）に
示すように、図示しないレジストマスクに従って、ポリ
シリコン膜４６，シリコン酸化膜３０，ポリシリコン膜
２９を順にエッチングし、除去する。このとき、ポリシ
リコン膜４６，２９のエッチングにはＣｌ₂ ＋Ｏ₂の混
合ガスを用い、シリコン酸化膜３０のエッチングにはＣ
Ｆ₄ ＋ＣＨＦ₃ ＋Ａｒの混合ガスを用いる。これによ
り、コンタクトホール４５内のポリシリコン膜４６を残
すとともに、コンタクトホール４５から出ているポリシ
リコン膜４６を所定の大きさのフィン型形状とする。

【００３５】続いて、図７（ｂ）に示すように、フィン
２９ａ，４６ａの上面及び下面の層間絶縁膜３０ａ，２
８をエッチングにより除去する。これにより、２枚のフ
ィン２９ａ，４６ａからなる蓄積電極４７が形成され
る。次いで、図７（ｃ）に示すように、蓄積電極４７表
面にキャパシタ絶縁膜４８を形成した後、ＣＶＤ法によ
り、キャパシタ絶縁膜４８の全表面を被覆するように膜
厚８０ｎｍのポリシリコン膜を形成し、セルプレート電
極４９を形成すると、ストレージキャパシタＣｓが完成
する。

【００３６】以上のように、本発明の第２の実施の形態
によれば、図５（ｂ）に示すように、コンタクトホール
４５を形成する際に最上面から下側のフィンとなるポリ
シリコン膜２９を含む厚さまで等方性エッチングを行っ
ている。これにより、表面に向かって次第に開口幅が広
がるように上部開口縁が傾斜するテーパが開口部４２に
形成され、かつこの部分の開口部４２の側壁にポリシリ
コン膜２９が露出する。

【００３７】この場合、図６（ａ），（ｂ）に示すよう
に、コンタクトホールの側壁を被覆するためにシリコン
窒化膜４４を異方性エッチングしたとき、開口部４２の
傾斜部分のシリコン窒化膜４４の垂直方向の膜厚は厚く
ないので、この部分のシリコン窒化膜４４は異方性エッ
チングにより除去されてポリシリコン膜２９が露出す
る。一方、コンタクトホールの下部の側壁（開口部４３
の部分に相当）はほぼ垂直なので、その部分のシリコン
窒化膜４４ａは残る。

【００３８】従って、ソース拡散領域（Ｓ）と接触させ
るポリシリコン膜４６を形成したとき、ポリシリコン膜
４６は傾斜部分で下側のポリシリコン膜２９と接触す
る。しかも、ポリシリコン膜４６と配線（ＢＬやＷＬ）
との間にシリコン窒化膜４４ａが介在することになる。
このため、図７（ａ）に示すように、ポリシリコン膜４
６，２９をパターニングして上下のフィン４６ａ，２９
ａを作成したとき、上下のフィン４６ａ，２９ａを確実
にソース拡散領域（Ｓ）に接触させ、かつ蓄積電極４７
と配線（ＢＬやＷＬ）との間にシリコン窒化膜４４ａを
介在させることができる。

【００３９】これにより、小さい占有範囲で大容量を実
現可能で、かつ、蓄積電極４７から配線（ＢＬやＷＬ）
を通して蓄積電荷が抜けるのを抑制することができるス
トレージキャパシタを作成することができる。このた
め、ＤＲＡＭの高密度化、及び信頼性の向上を図ること
が出来、かつストレージキャパシタＣｓのリフレッシュ
のための電力を低減することができる。

【００４０】

【発明の効果】以上のように、本発明によれば、第１の
電極のフィンとなる第２の導電膜及び積層構造の導電膜
は、開口部の側壁に第２の絶縁膜を形成する前に予め第
１の導電膜により相互に接触されている。従って、開口
部の側壁が第２の絶縁膜により被覆されていても確実に
フィン形状の導電膜をともに基板と接触させることがで
きる。このため、第１の絶縁膜内にビット線（ＢＬ）や
ワード線（ＷＬ）等の配線が形成されているとき、第１
の電極と配線との間に第２の絶縁膜を介在させることが
できる。

【００４１】また、本発明においては、第１の開口部を
形成する際に表面から最下層のフィンとなる最下層の導
電膜を含む厚さを等方性エッチングを行い、さらに第１
の開口部を通して下層の絶縁膜を異方性エッチングして
第２の開口部を形成している。これにより、第１及び第
２の開口部からなる全体の開口部の側壁は上部でテーパ
を有し、下部で垂直となっている。しかも、テーパ部の
側壁にフィンとなる積層構造の導電膜が露出している。
従って、基板と接触させる第１の導電膜を開口部内に形
成したとき、第１の導電膜はテーパ部で積層構造の導電
膜と接触させ、かつ、第１の絶縁膜内にビット線（Ｂ
Ｌ）やワード線（ＷＬ）等の配線が形成されていると
き、第１の導電膜と配線との間に第２の絶縁膜を介在さ
せることができる。

【００４２】上記において、第２の絶縁膜をシリコン窒
化膜とし、フィン形状の第１の電極を蓄積電極とし、第
２の電極をセルプレートとするストレージキャパシタを
作成したとき、小さい占有範囲で大容量を実現でき、か
つ、第１の電極から配線（ＢＬやＷＬ）を通して蓄積電
荷が抜けるのを抑制することができるストレージキャパ
シタを作成することができる。

【００４３】このため、ＤＲＡＭの高密度化、及び信頼
性の向上を図ることが出来、かつストレージキャパシタ
Ｃｓのリフレッシュのための電力を低減することができ
る。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｃ）は、本発明の第１の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その１）である。

【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その２）である。

【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その３）である。

【図４】図４（ａ），（ｂ）は、本発明の第１の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その４）である。

【図５】図５（ａ）〜（ｃ）は、本発明の第２の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その１）である。

【図６】図６（ａ）〜（ｃ）は、本発明の第２の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その２）である。

【図７】図７（ａ）〜（ｃ）は、本発明の第２の実施の
形態に係るストレージキャパシタを備えたＤＲＡＭの製
造方法について示す断面図（その３）である。

【図８】図８は、本発明の実施の形態に係るストレージ
キャパシタを備えたＤＲＡＭの回路要素の結線図であ
る。

【図９】図９（ａ）〜（ｃ）は、従来例に係るストレー
ジキャパシタを備えたＤＲＡＭの製造方法について示す
断面図（その１）である。

【図１０】図１０（ａ）〜（ｃ）は、従来例に係るスト
レージキャパシタを備えたＤＲＡＭの製造方法について
示す断面図（その２）である。

【図１１】図１１は、他の従来例に係るストレージキャ
パシタを備えたＤＲＡＭの製造方法について示す断面図
である。

【符号の説明】 ２１ シリコン基板（半導体基板）、 ２４，２６，２８，３０ シリコン酸化膜（層間絶縁
膜）、 ２７，３５，３５ａ，４４，４４ａ シリコン窒化膜、 ２９，３１，３３，３３ａ，３７，４６ ポリシリコン
膜、 ２９ａ，３１ａ，３７ａ，４６ａ フィン、 ３２，３２ａ，３４，４１ａ，４２，４３ 開口部、 ３６，４５ コンタクトホール、 ３８，４７ 蓄積電極、 ３９，４８ キャパシタ絶縁膜、 ４０，４９ セルプレート電極、 ４１ レジストマスク、 ＢＬ ビット線、 Ｃｓ ストレージキャパシタ、 Ｄ ドレイン拡散領域又はドレイン、 Ｇ ゲート電極、 Ｓ ソース拡散領域又はソース、 ＷＬ ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池増 慎一郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浅野 正義 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された第１の絶縁膜の上に
   層間絶縁膜と導電膜とを交互に積層し、最上層に導電膜
   を形成する工程と、 耐エッチング性マスクの開口を通して前記最上層の導電
   膜から前記最下層の導電膜まで異方性エッチングし、除
   去して側壁に前記導電膜が露出する開口部を形成する工
   程と、 前記耐エッチング性マスクを除去した後、第１の導電膜
   を全面に形成する工程と、 前記第１の導電膜を異方性エッチングして、前記開口部
   の側壁に前記第１の導電膜を残し、該第１の導電膜を介
   して前記側壁に露出する導電膜同士を導通させる工程
   と、 前記開口部を通して更にエッチングして前記基板を露出
   する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングし、平坦な部分の
   前記第２の絶縁膜を除去するとともに前記開口部の側壁
   に前記第２の絶縁膜を残す工程と、 前記全面に第２の導電膜を形成する工程と、 耐エッチング性マスクの開口を通して前記第２の導電膜
   及び前記最上層の導電膜から最下層の導電膜までエッチ
   ングし、前記第２の導電膜及び前記最上層の導電膜から
   前記最下層の導電膜までが前記開口部から前記最下層の
   層間絶縁膜上に延びるフィン形状になっている第１の電
   極を形成する工程と、 前記第１の絶縁膜から上に残っている前記層間絶縁膜を
   エッチングする工程と、 前記第１の電極の表面にキャパシタ絶縁膜を形成する工
   程と、 前記キャパシタ絶縁膜の表面を被覆する第２の電極を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 前記第１の絶縁膜はシリコン窒化膜であ
   り、第２の絶縁膜はシリコン窒化膜又はシリコン酸化膜
   であり、前記層間絶縁膜はシリコン酸化膜であり、前記
   第１及び第２の導電膜及び前記導電膜はポリシリコン膜
   であることを特徴とする請求項１に記載の半導体装置の
   製造方法。
3. 【請求項３】 請求項１又は請求項２に記載の半導体装
   置の製造方法により作成されたことを特徴とする半導体
   装置。
4. 【請求項４】 基板上に形成された第１の絶縁膜の上に
   導電膜と層間絶縁膜とを交互に積層し、最上層に層間絶
   縁膜を形成する工程と、 耐エッチング性マスクの開口を通して前記最上層の層間
   絶縁膜から最下層の導電膜まで等方性エッチングし、除
   去してテーパ形状を有する第１の開口部を形成する工程
   と、 前記第１の開口部を通してさらに異方性エッチングして
   ほぼ垂直な側壁を有する第２の開口部を形成し、前記基
   板を露出する工程と、 前記耐エッチング性マスクを除去した後、全面に第２の
   絶縁膜を形成する工程と、 前記第２の絶縁膜を異方性エッチングし、平坦な部分及
   び前記第１の開口部の側壁から前記第２の絶縁膜を除去
   するとともに前記第２の開口部の側壁に前記第２の絶縁
   膜を残す工程と、 全面に、前記第１の開口部の側壁に露出した導電膜と接
   触し、かつ前記基板と接触する第１の導電膜を形成する
   工程と、 耐エッチング性マスクの開口を通して前記第１の導電膜
   から最下層の導電膜までエッチングし、前記第１の導電
   膜から前記最下層の導電膜までが前記開口部から前記最
   下層の層間絶縁膜上に延びるフィン形状になっている第
   １の電極を形成する工程と、 前記第１の絶縁膜の上に残っている前記層間絶縁膜をエ
   ッチングする工程と、 前記第１の電極の表面にキャパシタ絶縁膜を形成する工
   程と、 前記キャパシタ絶縁膜の表面を被覆する第２の電極を形
   成する工程とを有することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 前記第１の絶縁膜はシリコン窒化膜であ
   り、第２の絶縁膜はシリコン窒化膜又はシリコン酸化膜
   であり、前記層間絶縁膜はシリコン酸化膜であり、前記
   第１の導電膜及び前記導電膜はポリシリコン膜であるこ
   とを特徴とする請求項４に記載の半導体装置の製造方
   法。
6. 【請求項６】 請求項４又は請求項５に記載の半導体装
   置の製造方法により作成されたことを特徴とする半導体
   装置。