KR19980086702A - Dram 셀 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM 셀 및 그의 제조 방법에 관한 것이다.
DRAM 셀 장치는 메모리 셀 당 하나의 수직형 MOS 트랜지스터, 각각 두 개의 인접한 트랜지스터에 속하고 비트 라인(BI)에 인접한 상기 트랜지스터의 제 1 소오스/드레인 영역(S/D1), 스토리지 노드(Sp)에 접속된 상기 트랜지스터의 제 2 소오스/드레인 영역(S/D2) 및 게이트 산화물(I2)에 인접된 두 개의 측면을 갖는 상기 트랜지스터의 게이트 전극(G)을 포함한다. DRAM 셀 장치는 3개의 마스크를 사용하여 4F2의 메모리 셀 영역을 가지고 형성될 수 있으며, 여기에서 F는 각각의 기술을 사용하여 제조될 수 있는 최소 구조물 크기이다.
Description
DRAM 셀 장치, 즉 다이나믹 랜덤 액세스 메모리를 갖는 메모리 셀 장치에 있어서, 독점적으로 소위 단일-트랜지스터 메모리 셀이 사용된다. 단일 트랜지스터 메모리 셀은 독출 트랜지스터 및 스토리지 캐패시터를 포함한다. 정보는 논리 값 0 또는 1을 나타내는 전기적 충전의 형태로 상기 스토리지 캐패시터에 저장된다. 워드 라인을 통해 독출 트랜지스터를 구동시키므로써, 상기 정보는 비트 라인을 통해 독출될 수 있다.
스토리지 밀도가 메모리 세대 별로 증가하기 때문에, 단일-트랜지스터 메모리 셀에서 요구된 영역은 세대별로 감소되어야 한다. 한계는 개별적인 기술을 사용하여 제조될 수 있는 최소 구조물 크기(F)에 의해 구조물 크기 감소에 편승되기 때문에, 이것도 역시 단일-트랜지스터 메모리 셀의 개조와 관련된다. 따라서, 1Mbit 세대까지 독출 트랜지스터 및 스토리지 캐패시터 모두 평면형 컴포넌트로 구현되었다. 4Mbit 메모리 세대에서 시작하여, 추가의 영역 감소는 독출 트랜지스터 및 스토리지 캐패시터의 3 차원 배열에 의해 영향을 받게 되었다.
평면형 방식보다는 트랜치 방식으로 스토리지 캐패시터를 구현하는 것이 한 방법이다( 예를 들어 K. Yamada 등의 A deep tranched Capacitor technology for 4 Mbit DRAMs, Proc. Intern. Electronic Devices and Materials IEDM 85, 7O2쪽 참조).
예를 들어 US-A 5 376 575호에 개시된 것과 같은 수직형 MOS 트랜지스터를 사용하는 것이 다른 방법이다. 설명된 제조 방법에 있어서, 각각의 수직형 MOS 트랜지스터는 두 개의 마주하는 트랜치의 측면(flank)을 둘러싸며, 상기 트랜치를 따라 비트 라인이 뻗어 있다. MOS 트랜지스터의 드레인으로 동작하는 도핑된 영역이 상기 측면의 상부 영역에 제공된다. 상기 측면의 표면에 게이트 산화물이 제공된다. 게이트 산화물의 마주하는 표면을 덮는 게이트 전극이 제공된다. 게이트 전극은 하부의 매몰 비트라인 및 상부의 스토리지 노드와 각각 절연 층에 의해 절연된다. 비트 라인을 가로질러 뻗어 있으며, 비트 라인을 가로질러 뻗어 있는 워드 라인이 배열된 얕은 트랜치가 상기 기판의 표면에 제공된다. 상기 워드 라인은 수평적으로 게이트 전극과 인접하고 이에 따라 그것에 접속된다. 이러한 방법을 사용하여 얻을 수 있는 최소의 메모리 셀 영역은 6F2이다.
반도체 기판내에 제공된 트랜치를 갖는 DRAM은 DE 38 44 120 A1호에 개시되었다. 드레인 영역은 트랜치의 바닥에 제공된다. 소오스 영역은 기판의 표면에 제공된다. 트랜치의 측면에는 게이트 산화물과 게이트 전극이 제공되며, 상기 측면은 채널 영역으로 작용한다. 게이트 전극은 트랜치의 바닥에 위치된 드레인 영역의 표면에 이르는 접촉 홀을 갖는 절연 층을 내에 내장되며 상기 접촉 홀에는 게이트 전극이 제공된다. 캐패시터는 반도체 기판의 표면상에 트랜치에 대해 수평형으로 제공된다. 캐패시터와 트랜지스터의 수평형 배열은 메모리 셀의 요구 영역의 증가를 의미한다.
독출 트랜지스터가 수직형 트랜지스터로 설계된 DRAM 셀 장치는 P. Chatterjee 등의 IEDM 86의 128 내지 131 쪽에서 설명되었다. 독출 트랜지스터는 게이트 전극을 환형으로 둘러싸고 비트 라인의 일부가 되는 제 1 소오스/드레인 영역을 가진다. 독출 트랜지스터의 제 2 소오스/드레인 영역은 함몰부내에 구현된 스토리지 노드의 도펀트의 외향 확산(outdiffusion)에 의해 형성되며, 게이트 전극의 바로 아래에 배치된다. 일부가 게이트 전극으로 구성된 워드 라인은 비트 라인 상부에서 뻗어 있게 된다. 독출 트랜지스터는 적어도, 비트 라인과 평행인 게이트 전극의 측면을 둘러싼다. 메모리 셀의 영역은 9F2이다.
메모리 셀 당 하나의 수직형 MOS 트랜지스터를 갖고, 상기 트랜지스터의 제 1 소오스/드레인 영역은 스토리지 캐패시터의 스토리지 노드에 접속되고, 상기 트랜지스터의 채널 영역은 게이트 전극에 의해 환형으로 둘러싸여 있으며, 상기 트랜지스터의 제 2 소오스/드레인 영역은 매몰 비트 라인에 접속된 DRAM 셀 장치가 DE 195 19 160 C1에서 제안되었다. 스토리지 캐패시터는 평면형 캐패시터이거나 스택형 캐패시터이다. DRAM 셀 장치는 4F2의 메모리 셀 영역으로 제조된다.
1 Gbit 세대의 DRAM 메모리 셀의 영역은 단지 약 0.2μm2가 되는 추세이다. 이러한 경우, 스토리지 캐패시터는 20 내지 30fF의 캐패시턴스를 가져야 한다. 이같은 캐패시턴스는 단지 1Gbit 세대에서 가능한 그러한 종류의 셀 영역에 대해 주어진 많은 경비를 사용하여 달성될 수 있으며, 평면형 캐패시터의 경우 및 스택형 캐패시터의 경우 모두에 있어서: 평면형 캐패시터에서는, 특히 높은 유전 상수를 갖는 물질로 이루어진 캐패시터 유전체가 제공되어야 한다. 이러한 것에 적합한 공지된 강유전성 물질 및 상유전체 물질이 DRAM을 제조하는 데에 일반적으로 사용되는 장치를 오염시키기 때문에, 제조되는 DRAM은 유전 물질의 적용을 위한 부가적인 제 2의 장치 내에 위치되어야 한다. 스택형 캐패시터의 경우, 상대적으로 복잡한 폴리 실리콘 구조물이 영역 및 그에 따른 스토리지 캐패시터의 캐패시턴스를 증가시키기 위해 요구되며, 더욱 작은 셀 영역을 형성하는 것이 매우 어려운 구조물이 존재하게 된다.
본 발명은 메모리 셀로서 단일-트랜지스터 메모리 셀을 포함하고, 1Gbit 세대를 위한 필수적인 컴포넌트 밀도를 갖고 제조될 수 있는 DRAM셀 장치를 제공하는 것을 목적으로 한다. 또한, 이같은 DRAM 셀 장치를 제조하기 위한 방법을 제공하는 것을 다른 목적으로 한다.
상기 과제는 청구항 1항에 따른 DRAM 셀 장치 및 청구항 8항에 따른 그것의 제조 방법에 의해 해결된다. 더욱이 본 발명의 개선점들이 나머지 청구항들에 개시된다.
도 1은 상부에 반도체 물질로 3 층이 배열된 도핑된 영역을 갖는 제 1 기판의 표면에 수직이 단면을 도시한 도면이며, 이어 제 1 SiO2층이 상부에 형성된다.
도 2는 제 1 트랜치를 형성한 후의 도 1에 대한 단면도이다.
도 3은 제 1 트랜치를 충전시키는 제 2 SiO2층을 형성하고, 제 2 트랜치를 형성하기 위해 SiO2를 에칭한 후에 제 1 트랜치를 따르는 제 2도에 대한 단면도이며, 이러한 단면은 도 5 및 도 6에 관련된 처리 단계 이후에도 자신의 형상을 유지한다.
도 4는 도 3과 평행인 단면도이다.
도 5는 제 2 트랜치을 형성하는 반도체 물질의 에칭 이후 및 제 1 절연 구조물의 형성 이후에 도 4의 단면도를 도시한다.
도 6은 제2 트랜치가 반도체 물질을 사용하여 제 1 레벨 까지 충전된 후 및 제 1 절연 구조물 및 그에 따른 캐패시터 유전체의 형성 이후에 도 5의 단면도를 도시한다.
도 7은 제 2 소오스/드레인 영역, 게이트 산화물, 워드라인 및 게이트 전극을 형성한 후의 도 6의 단면도이다.
도 8은 비트 라인을 형성한 후의 도 7의 단면도이다.
도 9는 비트 라인 제조 이후에 제 2 트랜치를 따르는 도 2의 단면을 도시한다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 층 2 : 제 2 층
4 : 표면 Kd : 캐패시터 유전체
Sp : 스토리지 노드 H1 : 제 1 레벨
H2 : 제 2 레벨 H3 : 제 3 레벨
S/D1 : 제 1 소오스/드레인 영역 S/D2 : 제 2 소오스/드레인 영역
G : 게이트 전극 I2 : 게이트 산화물
K : 교차 영역
본 발명에 따른 DRAM 셀 장치에 있어서, 독출 트랜지스터가 수직형 MOS 트랜지스터로 설계된 단일-트랜지스터 메모리 셀이 제공된다. 각각의 MOS 트랜지스터는 두 개의 마주하는 게이트 전극 측면을 둘러싸고, 상기 게이트 전극은 워드 라인과 평행으로 뻗어 있으며, 게이트 산화물과 인접한다. 상기 MOS 트랜지스터는 정확하게 두 개의 제 1 소오스/드레인 영역을 포함하며, 상기 영역은 비트 라인을 통해 접속되고 비트 라인을 따라 공간적으로 이격되어 배열된다. 각각의 제 1 소오스/드레인 영역은 비트 라인을 따라 인접한 두 개의 트랜지스터에 속하며, 이것은 보다 작은 셀 영역을 유도한다.
트랜치 내에 스토리지 캐패시터를 구현하는 것이 유용하다. 1 Gbit 세대용의 이같은 캐패시터를 제조하기 위한 경비는 평면형 캐패시터 또는 스택형 캐패시터를 제조하기 위한 것보다 명백하게 작다.
엘리먼트가 자기 정렬된 방식으로 제공된다면, 즉 정렬되어야할 마스크를 사용하지 않는다면, 정렬 공차(alignment tolerances)를 고려할 필요가 없기 때문에, 셀 영역의 감소를 달성할 수 있다. 일 실시예에 따라, 스토리지 노드는 자기 정렬 방식으로 워드 라인 아래에 제공되고 인접한 스토리지 노드와는 절연된다. 게다가, 제 1 소오스/드레인 영역의 비트 라인과의 접촉부는 자기 정렬 방식으로 개구된다. 이에 의해 단지 3개의 마스크만을 사용하여 4F2의 셀 영역 제조가 가능하다.
MOS 트랜지스터의 제 2 소오스/드레인 영역은 스토리지 노드에 접속된다. 상기 영역들은 바람직하게 스토리지 노드에서 적합한 구조화된 층으로의 도펀트 외향 확산에 의해 형성된다. 결과로서, 스토리지 노드는 자기 정렬 방식으로 제 2 소오스/드레인 영역에 접속되고, 상기 셀 영역은 작게 유지된다. 정션 깊이, 즉 전류 흐름에 대해 수직이고 게이트 전극에 대해 수직인 소오스와 드레인 사이의 최소 이격된 경로는 작게 유지되며, 이것은 펀치-쓰루와 같은 단락 채널 효과(short-channel effect)에 긍정적인 영향을 미친다.
트랜치내에 구현된 캐패시터가 사용될 때, 캐패시터 플레이트로서 사용되는 층 아래에, 상기 캐패시터 플레이트의 도전형과 상반되는 도전형으로 도핑된 추가의 층을 제공하는 것이 유용하다. 이에 의해, 기판은 전기적으로 상기 캐패시터 플레이트와 절연되며, 이것은 전위에 개별적으로 접속될 수 있다.
일실시예에 따라, 워드 라인과 비트 라인 사이에서의 단락 회로를 초래할 수 있는, 제 1 소오스/드레인 영역의 비트라인으로의 접촉부를 개구시킬 때, 너무 깊게 SiO2를 에칭시키기 않도록 하기 위해, DRAM 제조 초기에 기판에 실리콘 질화물 층을 제공하는 것이 유용하다. SiO2를 에칭하는 동안, 실리콘 질화물의 덮여 있지 않은 층은 예를 들어 가스 혼합물과 같은 물리적 조건의 변화에 대한 결과로서 에칭에 대한 종점(end-point) 신호를 제공한다. 실리콘 나이트라이트에 의한 기판의 표면 손상을 방지하기 위해, 실리콘 질화물 층을 제조하기 전에 얇은 SiO2층을 제공하는 것이 유용하다.
본 발명은 도면을 참조하여 설명된 실시예를 사용하여 아래에서 상세하게 설명될 것이다.
개시 물질은 예를 들어 영역(B)내 제 1 도전형으로 도핑된 단결정 실리콘으로 이루어진 기판이다. 상기 영역(B)은 약 3×1O16㎝-3의 도펀트 농도를 갖는 P 타입 도핑을 갖으며, 상기 영역(B)에는 약 O20㎝-3의 도펀트 농도를 갖는 상기 제 1 도전형과 상반되는 제 2 도전형으로 도핑된 제 1 층(1)이 제공되고, 약 3×1O17㎝-3의 도핑 농도를 갖는 제 1 도전형으로 도핑된 제 2 층(2)이 제공되고, 약 O21㎝-3의 도핑 농도를 갖는 제 2 도전형으로 도핑된 제 3 층(3)이 제공된다. 예를 들어, 제 1 층(1), 제 2 층(2) 및 제 3 층(3)은 에피택시 성장에 의해 제조된다. 제 1 층(1) 은 약 9㎛의 두께를 가지며, 제 2 층(2)은 약 1㎛의 두께를 갖고, 제 3 층(3)은 약 200nm의 두께를 갖는다.
약 150nm의 두께를 갖는 제 1 SiO2층(O1)은 TEOS공정(도 1 참조)에서 표면(4)상에 증착된다. 제 1 포토마스크(도시되지 않음)를 사용하여, 제 1 SiO2(O1)가 구조화되며, 표면(4)은 제 1 트랜치(G1)의 형성을 가능하게 하도록 덮히지 않게 된다.
제 1 포토마스크가 제거된 후, 제 1 트랜치(G1)는 이방성 드라이 에칭 공정(도 2 참조)에서 SiO2에 대해 선택적으로 에칭된다. 예를 들어 HBr, NF3, He, O2가 에칭 공정에 적합하며, 에칭 공정중에 실리콘은 SiO2에 대해 선택적으로 제거된다. 제 1 트랜치(G1)는 약 800nm의 깊이로 형성되어 아래로 제 2 층(2)의 내부까지 도달한다. 제 1 트랜치(G1)는 표면(4)에 평행한 스트립형 단면을 가지고 본질적으로 전체 셀 어레이에 대해 평행으로 뻗게 된다. 제 1 트랜치(G1)는 약 200nm의 폭과 약 50㎛의 길이를 갖는다. 인접한 제 1 트랜치(G1)의 중심 사이의 거리는 약 400nm이며, 이것은 사용된 기술에서의 최소 구조물 크기 F= 200nm의 두 배에 해당한다.
제 1 트랜치(G1)는 예를 들어 TEOS 공정에서 150nm의 두께를 갖는 제 2 SiO2층(O2)을 증착하므로써 충전된다. 표면(4)은 제 1 SiO2층(O1)의 일부와 제 2 SiO2층(O2)의 일부, 즉 총 300nm의 SiO2(도 4 참조)로 덮인다.
제 2 트랜치(G2)를 형성하기 위해, SiO2는 제 2 포토마스크를 사용하여 제 2 의 깊이(T2)까지 등방성 드라이 에칭에 의해 실리콘에 대해 선택적으로 에칭되며, 상기 깊이(T2)는 제 1 층(1)과 제 2 층(2)의 사이의 경계면보다 위이고 제 2 층(2)과 제 3 층(3) 사이의 경계면보다 아래에 위치하며, 표면(4)으로부터 약 400nm 정도에 위치된다(도 3 참조). 이러한 경우, 에칭의 선택도에 의해 제거되지 않은 표면(4)의 일부는 덮여있지 않게 된다(도 4 참조). 예를 들어 CHF3, CF4, 및/또는 Ar가 에칭 공정에 적합하고, 이러한 에칭 공정 중에 SiO2는 실리콘에 대해 선택적으로 제거된다.
실리콘은 제 1 층(1)내에서 제 1 깊이(T1)까지 SiO2에 대해 연속하여 선택적으로 에칭된다. 제 1 깊이(T1)는 예를 들어 표면(4)보다 10㎛ 아래에 위치된다. 형성된 제 2 트랜치(G2)는 예를 들어 제1 트랜치(G1)에 수직으로 뻗게 된다(도 5 참조). 제 2 트랜치(G2)는 약 200nm의 폭과 약 50㎛의 길이를 갖는다. 인접한 제 2 트랜치(G2)의 중심 사이의 거리는 약 400nm이다. 부분적으로 SiO2로 충전된 제 1 트랜치(G1)와 제 2 트랜치(G2)는 교차 영역(K)에서 교차한다. 상기 제 2 트랜치(G2)는 상기 교차 영역(K)에서 제 2 의 깊이(T2)를 갖는다(도 3 참조). 제 2 트랜치(G2)는 교차 영역(K) 사이에 위치된 영역()내에서 제 1의 깊이(T1)를 갖는다(도 5 참조). 교차 영역(K) 사이에 위치된 영역()에서 제 2 트랜치(G2)는 제 3 층(3)과 제 2 층(G2)을 뚫고 지나간다. 제 2 트랜치들(G2)은 표면(4)에 평행인 스트립형 단면을 가지며, 본질적으로 평행하다. 제 1 트랜치(G1) 및 제 2 트랜치(G2)에 의해 경계 지어진 제 3 층의 나머지 부분은 제 1 소오스/드레인 영역(S/D1)으로 적합하다.
제 1 절연 구조물(I1)은 제 2 트랜치(G2)에 인접한 영역들의 열적 산화에 의해 생성된다(도 5 참조). 제 2 트랜치(G2)는 약 1O21cm-3의 도펀트 농도를 갖는 제 2 도전형으로 도핑된 반도체 물질을 증착하므로써 순차적으로 충전된다. 제공된 반도체 물질의 두께는 약 200nm이다. 실리콘은 제 2 트랜치(G2)가 교차 영역(K)사이에 위치된 영역()내에서 제 1 레벨(H1)까지 반도체 물질로 충전되도록 하는 방식으로 SiO2에 대해 순차적으로 선택적 에칭된다. 상기 제 1 레벨(H1)은 제 1 층(1)과 제 2 층(2) 사이의 경계면 위이고 제 2 깊이(T2) 아래에 위치된다. 제 1 레벨(H1)은 표면(4)에서 약 600nm 아래에 위치된다. 덮여 있지 않은 제 1 절연 구조물(I1)의 일부는 HF를 사용한 습식 에칭 공정에 의해 결과적으로 제거된다. 제 1 절연 구조물(I1)의 남아 있는 부분은 캐패시터 유전체(Kd)로서 적합하다(도 6 참조).
제 2 트랜치(G2)는 약 1O21cm-3의 도펀트 농도를 갖는 제 2 도전형으로 도핑된 반도체 물질을 증착시키므로써 순차적으로 충전된다. 증착된 반도체 물질의 두께는 약 200nm이다. 실리콘은 교차 영역(K) 사이에 위치된 영역()에 있어서, 제 2 트랜치(G2)가 반도체 물질로 제 2 레벨(H2)까지 충전되는 방식으로 SiO2에 대해 순차적으로 선택적 제거되고, 상기 레벨(H2)은 제 1 레벨(H1)의 상부에 위치하고 제 2 깊이(T2)의 아래에 위치한다. 제 2 레벨(H2)은 제 1 레벨(H1)보다 약 10nm 위에 위치한다. 교차 영역(K) 사이에 위치된 제 2 트랜치(G2)의 영역()에서 제 2 레벨(H2)까지 이르는 반도체 물질은 스토리지 노드(Sp)로 적합하다. 이에 따라, 스토리지 노드(Sp)는 제 2 층(2)에서 제 1 층(1)에 까지 도달하게 된다.
RTP(Rapid Thermal Processing) 공정을 사용하여, 도펀트는 스토리지에서 제 2 층(2)으로 확산한다. 제 2 도전형으로 도핑된 결과 영역은 제 2 소오스/드레인 영역(S/D2)으로 적합하다.
게이트 산화물(I2)은 예를 들어 열적 산화에 의해 제 2 트랜치 내에 형성된다. 예를 들어 폴리실리콘 및/또는 금속 실리사이드를 포함하는 도전 물질이 제 2 트랜치(G2)를 충전시키기 위해 순차적으로 증착된다. 증착된 도전 물질의 두께는 약 200nm이다. 교차 영역(K) 사이에 위치된 영역()내에 있어서, 제 2 트랜치가 제 3 레벨(H3)까지 충전되도록 하는 방식으로 상기 도전 물질은 SiO2에 대해 선택적으로 에칭되며, 상기 레벨(H3)은 제 2 층(2)과 제 3 층(3) 사이의 경계면 위 그리고 표면(4) 아래에 위치된다(도 7 참조). 상기 제 3 레벨(H3)은 표면(4)에서 약 150nm 아래에 위치된다. 증착된 도전 물질은 교차 영역(K) 사이에 위치된 영역()내에서 게이트 전극(G)으로서 적합한 워드 라인(W1)을 형성한다. 따라서 게이트 전극(G)은 스토리지 노드(Sp) 상부에 자기 정렬된 방식으로 제작된다.
제 2 트랜치(G2)는 TEOS 공정에서 SiO2를 증착시키므로써 충전된다. 증착된 SiO2의 두께는 약 200nm이다. SiO2는 표면(4)이 덮히지 않게 될 때까지 실리콘에 대해 순차적으로 선택적 에칭된다. 제 1 SiO2층(O1) 및 제 2 SiO2층(O2)은 본 단계에서 완전히 제거된다. 단지 제 1 소오스/드레인 영역(S/D1)과 절연 물질만이 표면(4)을 따르는 부분에 인접하기 때문에, 제 1 소오스/드레인 영역(S/D1)과의 접촉부는 자기 정렬된 방식으로 개구된다.
비트 라인(BI)은 제 1 포토마스크의 형태에 해당하는 형태를 갖는 제 3 포토마스크의 도움으로 도전형 물질을 증착 및 구조화하므로써 형성된다. 상기 비트 라인(BI)은 제 1 소오스/드레인(S/D1)을 오버랩하는 방식으로 배열된다(도 8 및 도 9 참조). 도전 물질은 예를 들어 폴리실리콘, 금속 실리사이드 및/또는 텅스텐을 포함한다.
각각의 MOS 트랜지스터는 워드 라인(W1)의 일부인 게이트 전극(G)을 포함하며, 제 3 층을 구조화하므로써 형성되고 비트 라인(BI)에 오버랩되는 두 개의 제 1 소오스/드레인 영역(S/D1), 표면(4)에 대해 수직으로 뻗어 있고 제 2 층(2) 내에 위치되며 게이트 산화물과 인접한 두 개의 채널 영역 및 스토리지 노드(Sp)로부터 제 2 층(2)으로 도펀트의 외향 확산에 의해 형성되고 스토리지 노드(Sp)에 접속된 두 개의 제 2 소오스/드레인 영역(S/D2)을 포함한다(도 8 참조). 제 1 트랜치(G1)내의 SiO2는 워드 라인 방향에서 인접한 트랜지스터들을 서로 절연시키고, 또한 워드 라인(W1)을 비트 라인으로부터 절연시킨다. 스토리지 노드(Sp)는 게이트 전극(G1) 바로 아래에 배열된다.
제 1 SiO2층(O1) 대신에, 실리콘 질화물로 구성된, 예를 들어 약 80nm 두께의 중간 부분 층을 갖는 3개의 부분 층을 표면(4) 상에 형성하는 것이 가능하다. SiO2로 구성되고 약 20nm의 두께인 하부 부분 층은 열적 산화에 의해 형성되며, 상기 하부 부분 층은 실리콘 질화물에 의한 표면 손상을 방지하는 경향이 있다. SiO2로 구성되고 약 50nm의 두께인 상부 층은 예를 들어 TEOS공정에 의해 형성된다. 따라서 표면(4)의 부분을 덮히지 않게 하는 각각의 에칭에 있어서, SiO2뿐만 아니라 실리콘 질화물까지 에칭하는 것이 필요하다. 이러한 대안적인 방법은 제 1 소오스/드레인(S/D1)의 접촉부를 개구시키는 동안에 영향을 미칠 수 있는 과도한 딥 에칭의 위험을 감소시키며, 상기 위험은 워드 라인(W1)과 비트 라인(BI) 사이에서 단락 회로를 야기시킬 수 있다(도 9 참조).
본 발명의 사상내에 속하는 많은 실시예가 고려될 수 있다. 특히 제시된 층과 트랜치의 치수는 개별적인 요구에 대해 임의의 바람직한 방법에 적용될 수 있다. 동일한 방식이 제시된 도펀트 농도에도 적용될 수 있다. SiO2로 구성된 구조물 및 층은 열적 산화 또는 TEOS 공정에 의해 형성될 수 있다.
본 발명은 메모리 셀 당 하나의 수직형 MOS 트랜지스터, 각각 두 개의 인접한 트랜지스터에 속하고 비트 라인(BI)에 인접한 상기 트랜지스터의 제 1 소오스/드레인 영역(S/D1), 스토리지 노드(Sp)에 접속된 상기 트랜지스터의 제 2 소오스/드레인 영역(S/D2) 및 게이트 산화물(I2)에 인접된 두 개의 측면을 갖는 상기 트랜지스터의 게이트 전극(G)을 포함하는 DRAM 셀 장치를 제조하므로써, DRAM 셀 장치를 단지 3개의 마스크만을 사용하고 4F2의 메모리 셀 영역으로 형성할 수 있다.
Claims (17)
- 메모리 셀은 각각 독출 트랜지스터 및 스토리지 캐패시터를 포함하며, 상기 독출 트랜지스터는 반도체 물질로 이루어진 기판내에 집적된 수직형 MOS 트랜지스터이며, 상기 수직형 MOS 트랜지스터는, 비트 라인(BI)을 따라 교대로 절연된 방식으로 배열되고 비트라인(BI)에 인접하고 각각 추가의 인접한 수직형 MOS 트랜지스터에 속하는 두 개의 제 1 소오스/드레인 영역(S/D1)을 가지며, 두 개의 채널 영역은 각각 게이트 산화물(I2)에 인접하며, 상기 게이트 산화물(I2)은 게이트 전극(G)의 마주하는 두 개의 측면에 정확하게 인접하며, 상기 게이트 전극(G)은 상기 두 개의 채널 영역 사이에 배열되며, 워드 라인(W1)을 따라 인접한 수직형 MOS 트랜지스터의 게이트 전극들(G)은 서로 접속되며, 스토리지 캐패시터는 상기 수직형 MOS 트랜지스터의 제 2 소오스/드레인 영역(S/D2)에 접속된 스토리지 노드(Sp)를 가지며, 상기 게이트 전극(G) 및 상기 스토리지 노드(Sp)는 하나가 다른 하나의 아래에 있도록 배열되는 것을 특징으로 하는 DRAM 셀 장치.
- 메모리 셀은 각각 독출 트랜지스터 및 스토리지 캐패시터를 포함하며, 상기 독출 트랜지스터는 반도체 물질로 이루어진 기판내에 집적된 수직형 MOS 트랜지스터이며, 상기 수직형 MOS 트랜지스터는, 비트 라인(BI)을 따라 교대로 절연된 방식으로 배열되고 비트라인(BI)에 인접하고 각각 추가의 인접한 수직형 MOS 트랜지스터에 속하는 두 개의 제 1 소오스/드레인 영역(S/D1)을 가지며, 두 개의 채널 영역은 각각 게이트 산화물(I2)에 인접하며, 상기 게이트 산화물(I2)은 게이트 전극(G)의 마주하는 두 개의 측면에 정확하게 인접하며, 상기 게이트 전극(G)은 상기 두 개의 채널 영역 사이에 배열되며, 워드 라인(W1)을 따라 인접한 수직형 MOS 트랜지스터의 게이트 전극들(G)은 서로 접속되며, 스토리지 캐패시터는 상기 수직형 MOS 트랜지스터의 제 2 소오스/드레인 영역(S/D2)에 접속된 스토리지 노드(Sp)를 가지며, 상기 게이트 전극(G) 및 상기 스토리지 노드(Sp)는 하나가 다른 하나의 아래에 있도록 배열되며, 상기 캐패시터 유전체(Kd)의 적어도 일부는 상기 게이트 전극(G)을 통해 뻗어 있는 수직축에 대해 상기 일부에 인접한 스토리지 노드(Sp) 보다 방사방향으로 더 외측에 배열되는 것을 특징으로 하는 DRAM 셀 장치.
- 메모리 셀은 각각 독출 트랜지스터 및 스토리지 캐패시터를 포함하며, 상기 독출 트랜지스터는 반도체 물질로 이루어진 기판내에 집적된 수직형 MOS 트랜지스터이며, 상기 수직형 MOS 트랜지스터는, 비트 라인(BI)을 따라 교대로 절연된 방식으로 배열되고 비트라인(BI)에 인접하고 각각 추가의 인접한 수직형 MOS 트랜지스터에 속하는 두 개의 제 1 소오스/드레인 영역(S/D1)을 가지며, 두 개의 채널 영역이 각각 게이트 산화물(I2)에 인접하며, 상기 게이트 산화물(I2)은 게이트 전극(G)의 마주하는 두 개의 측면에 정확하게 인접하며, 상기 게이트 전극(G)은 상기 두 개의 채널 영역 사이에 배열되며, 워드 라인(W1)을 따라 인접한 수직형 MOS 트랜지스터의 게이트 전극들(G)은 서로 접속되며, 스토리지 캐패시터는 상기 수직형 MOS 트랜지스터의 제 2 소오스/드레인 영역(S/D2)에 접속된 스토리지 노드(Sp)를 가지며, 상기 게이트 전극(G) 및 상기 스토리지 노드(Sp)는 하나가 다른 하나의 아래에 있도록 배열되며, 상기 게이트 전극(G) 및 상기 소토리지 노드(Sp)는 트랜치(G2) 내에 배열되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 1 항에 있어서, 상기 기판의 표면(4)과 평행인 게이트 전극 단면의 치수는 상기 표면(4)에 평행인 스토리지 노드(Sp) 단면의 치수와 일치하는 것을 특징으로 하는 DRAM 셀 장치.
- 제 2 항에 있어서, 상기 기판의 표면(4)과 평행인 게이트 전극 단면의 치수는 상기 표면(4)에 평행인 스토리지 노드(Sp) 단면의 치수와 일치하는 것을 특징으로 하는 DRAM 셀 장치.
- 제 3 항에 있어서, 상기 기판의 표면(4)과 평행인 게이트 전극 단면의 치수는 상기 표면(4)에 평행인 스토리지 노드(Sp) 단면의 치수와 일치하는 것을 특징으로 하는 DRAM 셀 장치.
- 제 4 항에 있어서, 상기 스토리지 노드(Sp)는 상기 게이트 전극(G)의 바로 아래에 위치되며, 상기 스토리지 노드를 상기 제 2 소오스/드레인 영역(S/D2)에 접속시키기 위하여 중단되는 상기 캐패시터 유전체(Kd)의 일부가 워드 라인(W1)에 평행인 스토리지 노드(Sp)의 측면상에 제공되며, 상기 캐패시터 유전체(Kd)의 다른 일부를 둘러싸는 절연 물질이 비트 라인(BI)에 평행인 스토리지 노드(Sp)의 측면상에 제공되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 5 항에 있어서, 상기 스토리지 노드(Sp)는 상기 게이트 전극(G)의 바로 아래에 위치되며, 상기 스토리지 노드를 상기 제 2 소오스/드레인 영역(S/D2)에 접속시키기 위하여 중단되는 상기 캐패시터 유전체(Kd)의 일부가 워드 라인(W1)에 평행인 스토리지 노드(Sp)의 측면상에 제공되며, 상기 캐패시터 유전체(Kd)의 다른 일부를 둘러싸는 절연 물질이 비트 라인(BI)에 평행인 스토리지 노드(Sp)의 측면상에 제공되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 6 항에 있어서, 상기 스토리지 노드(Sp)는 상기 게이트 전극(G)의 바로 아래에 위치되며, 상기 스토리지 노드를 상기 제 2 소오스/드레인 영역(S/D2)에 접속시키기 위하여 중단되는 상기 캐패시터 유전체(Kd)의 일부가 워드 라인(W1)에 평행인 스토리지 노드(Sp)의 측면상에 제공되며, 상기 캐패시터 유전체(Kd)의 다른 일부를 둘러싸는 절연 물질이 비트 라인(BI)에 평행인 스토리지 노드(Sp)의 측면상에 제공되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 1 항, 제 4 항 또는 제 7 항에 있어서, 상기 비트 라인(BI)은 상기 워드 라인(W1) 상부에서 뻗어 있으며, 상기 워드 라인(W1)은 상기 게이트 전극(G)의 레벨에 위치되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 2 항, 제 5 항 또는 제 8 항에 있어서, 상기 비트 라인(BI)은 상기 워드 라인(W1) 상부에서 뻗어 있으며, 상기 워드 라인(W1)은 상기 게이트 전극(G)의 레벨에 위치되는 것을 특징으로 하는 DRAM 셀 장치.
- 제 3 항, 제 6 항 또는 제 9 항에 있어서, 상기 비트 라인(BI)은 상기 워드 라인(W1) 상부에서 뻗어 있으며, 상기 워드 라인(W1)은 상기 게이트 전극(G)의 레벨에 위치되는 것을 특징으로 하는 DRAM 셀 장치.
- 각각 독출 트랜지스터 및 스토리지 캐패시터를 포함하는 메모리 셀이 제조되며, 비트 라인(BI)이 제조되며, 상기 독출 트랜지스터는 반도체 물질로 이루어진 기판내에 집적된 수직형 MOS 트랜지스터로서 형성되며, 상기 MOS 트랜지스터는, 각각 추가의 인접한 수직형 MOS 트랜지스터에 속하고 인접한 비트 라인(BI)을 따라 교대로 절연된 방식으로 배열된 두 개의 제 1 소오스/드레인 영역(S/D1)을 가지며, 각각 게이트 산화물(I2)에 인접한 두 개의 채널 영역이 제조되며, 상기 게이트 산화물(I2)은 게이트 전극(G)의 마주하는 두 개의 측면에 정확하게 인접하도록 하는 방식으로 제조되며, 상기 게이트 전극(G)은 상기 두 개의 채널 영역 사이에 배열되도록 하는 방식으로 제조되며, 상기 MOS 트랜지스터는 각각 상기 스토리지 캐패시터의 스토리지(Sp)에 접속되는 두 개의 제 2 소오스/드레인(S/D2)를 가지며, 워드 라인(W1)을 따라 인접한 수직형 MOS 트랜지스터의 게이트 전극들(G)은 그들이 전기적으로 접속되도록 하는 방식으로 서로 접속되며, 상기 게이트 전극(G) 및 상기 스토리지 노드는 하나가 다른 하나의 아래에 있도록 배열되는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
- 제 13 항에 있어서, 제 1 도전형으로 도핑된 기판의 제 1 층(1), 제 1 도전형에 상반되는 제 2 도전형으로 도핑된 기판의 제 2 층(2) 및 제 1 도전형으로 도핑되고 표면(4)에 인접한 기판의 제 3 층(3)이 형성되며, 각각 스트립 형이고 본질적으로 평행으로 뻗어 있으며 상기 제 3 층(3)을 뚫고 지나가는 제 1 트랜치들(G1)은 제 1 마스크를 사용하여 에칭되며, 각각 스트립 형이고 본질적으로 평행으로 뻗어 있으며 상기 제 3 층(3)을 뚫고 지나가고, 교차 영역(K)에서 제 1 트랜치(G1)와 교차하며 교차 영역(K) 사이의 영역()에서 보다 상기 교차 영역(K)에서 더 얕은 제 2 트랜치들(G2)이 제조되며, 상기 제 1 소오스/드레인 영역(S/D1)은 상기 제 3 층(3)의 나머지 부분으로 제조되며, 제 1 트랜치들(G1)에는 상기 워드 라인(W1)을 따라 인접한 MOS 트랜지스터의 제 1 소오스/드레인(S/D1) 및 제 2 소오스/드레인(S/D2)을 서로로부터 절연하는 절연 물질이 부분적으로 제공되며, 상기 제 2 트랜치들(G2)에는 캐패시터 유전체(Kd), 스토리지 노드(Sp), 게이트 산화물(I2) 및 상기 게이트 전극(G)이 제공되며, 마스크를 사용하여 상기 비트 라인(BI)은 워드 라인(W1)을 가로질러 표면(4)상에 제공되며, 이의 결과로서 제 1 소오스/드레인 영역(S/D1)은 상기 비트 라인(BI)에 인접하게 되는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
- 제 14 항에 있어서, 우선적으로 상기 스토리지 노드(Sp)가 형성되고 이어 상기 게이트 전극(G)이 형성되며, 스토리지 노드(Sp)를 형성하기 위해, 제 1 절연 구조물(I1A)이 우선적으로 상기 제 2 트랜치들(G2) 상에 형성되어 결과적으로 상기 제 2 트랜치들(G2)는 전체 측면 상이 절연 물질에 의해 둘러싸이게 되며, 스토리지 노드(Sp)를 형성하기 위해, 상기 제 1 절연 구조물(I1)을 형성한 후, 상기 제 2 트랜치들(G2)에는 제 1 층(1)과 제 2 층(2)사이의 경계면 상부이고 상기 제 2 층(2) 과 제 3 층(3) 사이의 경계면 아래인 제 1 레벨(H1)까지 상기 제 1 도전형으로 도핑된 물질이 제공되며, 스토리지 노드(Sp)를 형성하기 위해, 계속하여 상기 제 1 레벨(H1)과 상기 표면(4) 사이의 상기 제 1 절연 구조물(I1)의 일부가 제거되며 이에 따라 캐패시터 절연체(Kd)가 형성되며, 스토리지 노드(Sp)를 형성하기 위해, 계속하여 상기 제 2 트랜치들(G2)에는 상기 제 1 도전형으로 도핑된 물질이 제 2 레벨 까지 제공되며, 상기 제 2 레벨은 상기 제 1 레벨의 위쪽이고 상기 제 2 층(2)과 제 3 층(3) 사이의 경계면 아래에 위치되며, 게이트 산화물(I2)은 상기 게이트 전극(G)을 형성하기 전에 제조되며, 연속적인 게이트 전극(G)의 형성을 위해, 상기 제 2 트랜치들(G2)은 상기 제 2 층(2)과 제 3 층(3) 사이의 경계면의 위쪽인 제 3 레벨까지 도전 물질로 충전되며, 이의 결과로서 상기 워드 라인(W1)도 역시 제조되며, 상기 게이트 전극(G)의 형성 이후, 상기 제 2 트랜치들(G2)는 상기 표면(4)까지 절연 물질로 충전되며, 상기 제 2 소오스/드레인 영역(S/D2)은 상기 제 2 층(2)으로의 상기 스토리지 노드(Sp)의 도펀트의 외향 확산에 의해 형성되는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
- 제 15 항에 있어서, 상기 제 1 트랜치들(G1)을 형성하기 위해, 제 1 SiO2층(O1)이 제조된 후 반도체 물질이 덮히지 않도록 하는 방식으로 포토리소그래피 공정을 사용하여 구조화되며, 상기 제 1 SiO2층(O1)의 나머지 부분은 비트 라인(BI)이 제조되기 전에 제거되며, 상기 제 2 트랜치들(G2)을 형성하기 위해, SiO2가 증착되어, 이의 결과로서 상기 제 1 트랜치들(G1)이 충전되고 연속하여 반도체 물질이 교차 영역(K) 사이에 위치된 영역()에서는 덮히지 않도록 하는 방식으로 상기 SiO2가 포토리소그래피 공정을 사용하여 반도체 물질에 대해 선택적으로 에치되며, 제 2 트렌치들(G2)을 형성하기 위해, 반도체 물질이 교차 영역(K) 사이에 배치된 영역()에 덮히지 않은후, 반도체 재료가 에치되며, 상기 제 1 레벨(H1), 제 2 레벨(H2) 및 제 3 레벨(H3)까지 그리고 상기 표면(4)까지 상기 제 2 트랜치들(G2)을 상기 물질로 충전시키는 것은 각각의 경우에 상기 물질의 증착에 의해 달성되며 이에 의해 상기 제 2 트랜치(G2)는 완전히 충전되고 상기 물질의 순차적인 에칭이 개별적으로 상기 제 1 레벨(H1), 제 2 레벨(H2), 제 3 레벨(H3) 및 표면(4)까지 진행되는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
- 제 13 항 내지 제 16 항중 어느 한 항에 있어서, 상기 제 1 트랜치(G1)를 형성하기 위해, 실리콘 질화물 층(Ni)은 SiO2층(O1)이 제조되기 이전에 전체 영역에 걸쳐 증착되며, 상기 제 1 트랜치(G1)를 형성하기 위해, 상기 SiO2층(O1)과 상기 실리콘 질화물 층(Ni)은 상기 반도체 물질이 덮히지 않도록 하는 방식으로 포토리소그래피 공정을 사용하여 구조화되며, 상기 실리콘 질화물 층(Ni)의 나머지 부분은 상기 비트 라인(BI)이 제조되기 이전에 제거되는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
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