DE10334113A1

DE10334113A1 - Anordnung und Verfahren zur Herstellung von vertikalen Speicherzellen für DRAMs in einem Halbleitersubstrat

Info

Publication number: DE10334113A1
Application number: DE10334113A
Authority: DE
Inventors: Dirk Manger
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-07-25
Filing date: 2003-07-25
Publication date: 2005-03-03

Abstract

Bei einer vertikalen DRAM-Speicherzelle (2) mit einem in einem entlang einer Wandung eines von einer Substratoberfläche (10) in ein Halbleitersubstrat (1) eingebrachten Lochgrabens (12) ausgebildeten Speicherkondensator (3) und einem zwischen einer Oberkante des Speicherkondensators (3) und der Substratoberfläche (10) ausgebildeten vertikalen Auswahltransistor (5) umfängt ein die Source/Drain-Breiche (51, 53) und den Kanalbereich (52) ausbildender Halbleiterkörper des Auswahltransistors (5) den Lochgraben (12) in Form einer Substrathülse (50). Der Speicherkondensator (3) ist eindeutig der in einem oberen Bereich umfangenden Substrathülse (50) zugeordnet, so dass ein leitfähiger Anschluss einer Innenelektrode (33) des Speicherkondensators (3) über den gesamten Umfang des Lochgrabens (12) erfolgen kann und sich eine aufwändige Prozessierung für eine einseitige Kontaktausbildung (single sided buried strap formation) erübrigt.

Description

Die Erfindung betrifft eine Anordnung von vertikalen Speicherzellen mit jeweils einem in einem Halbleitersubstrat ausgebildeten Speicherkondensator und einem Auswahltransistor, bei der

– der Speicherkondensator jeweils in einem unteren Bereich eines von einer Substratoberfläche her in das Halbleitersubstrat eingebrachten Lochgrabens unterhalb einer Kontaktstruktur ausgebildet ist,
– ein unterer und ein oberer Source/Drain-Bereich sowie ein zwischen den beiden Source/Drain-Bereichen angeordneter Kanalbereich des jeweils dem Speicherkondensator zugeordneten Auswahltransistors im Halbleitersubstrat zwischen der Substratoberfläche und der Kontaktstruktur ausgebildet sind,
– die Kontaktstruktur jeweils an eine im Lochgraben angeordnete Innenelektrode des Speicherkondensators und an den im Halbleitersubstrat gegenüber der Kontaktstruktur ausgebildeten unteren Source/Drain-Bereich des Auswahltransistors mit einer Kontaktfläche anschließt,
– jeweils eine Mehrzahl von Speicherzellen entlang einer Zeilenachse in Speicherzellenzeilen angeordnet ist und
– Gateleiterstrukturen von in der Speicherzellenzeile angeordneten Auswahltransistoren durch unterhalb der Substratoberfläche vorgesehene Adressenleitungen verbunden sind.

Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer solchen Speicherzellenanordnung.
Speicherzellen von dynamischen Schreiblesespeichern (dynamic random access memories DRAMs) weisen jeweils einen Speicherkondensator zur Speicherung einer für einen Dateninhalt der Speicherzelle typischen Ladung sowie einen Auswahltransistor zur Adressierung des Speicherkondenstors auf. Dabei sind die Speicherkondenstoren entweder oberhalb oder unterhalb einer von den Auswahltransistoren gebildeten Transistorebene ausgebildet. Bei Speicherzellen mit als so genannte Grabenkondensatoren ausgebildeten Speicherkondensatoren sind die Speicherkondensatoren im Wesentlichen entlang einer Wandung von Lochgräben ausgebildet, die in ein Halbleitersubstrat eingebracht sind. Sind die Speicherzellen in einer Technologie mit einer minimalen Strukturgröße größer 110 nm realisiert, so sind die Auswahltransistoren üblicherweise planar entlang einer Substratoberfläche des Halbleitersubstrats ausgeformt und dabei Source/Drain-Bereiche der Auswahltransistoren nebeneinander unterhalb der Substratoberfläche ausgebildet. Ein durch ein Potential an einer Gateelektrode steuerbarer leitfähiger Kanal zwischen den beiden Source/Drain-Bereichen wird im Wesentlichen parallel zur Substratoberfläche ausgebildet (PTC, planar transistor cell).
Im Zuge einer Steigerung der Leistungsfähigkeit von DRAMs wird allgemein eine weitere Verkleinerung der fertigungsbedingten minimalen Strukturgröße angestrebt. Bei planaren Speicherzellen wird mit kleineren Strukturgrößen inhärent auch eine Kanallänge des zwischen den beiden Source/Drain-Bereichen ausgebildeten Kanals verringert. Eine weitere Verkürzung einer Kanallänge entsprechend einer Verkleinerung der minimalen Strukturgröße führt bei minimalen Strukturgrößen kleiner 110 nm zu überproportionalen Schwierigkeiten bezüglich einer dann erforderlichen geringeren Speicherspannung sowie zu extremen Anforderungen für ein Kanalprofil.
Es ist daher bekannt, die Auswahltransistoren vertikal zur Transistorebene auszurichten, um so die Kanallänge der Auswahltransistoren von der minimalen lithographiebedingten Strukturgröße zu entkoppeln. Die beiden Source/Drain-Bereiche und der dazwischen liegende Kanalbereich sind übereinander angeordnet, so das ein Kanal dann hauptsächlich in einer zur Transistorebene senkrechten Richtung ausgebildet wird (VTC, vertical transistor cell).

Beispielsweise in der DE 197 18 721 A1 (Roesner et al.) ist eine vertikale Speicherzellenstruktur beschrieben, bei der sich der Auswahltransistor aus zwei am Lochgraben einander gegenüberliegenden Zwillingstransistoren zusammensetzt, die durch ein symmetrisches Kontaktfenster an die Innenelektrode angeschlossen sind. Sind die Speicherzellen zu Speicherzellenzeilen angeordnet, die durch Isolationsgräben voneinander isoliert sind, so ist eine doppelte Kontaktierung der voneinander isolierten oberen Source/Drain-Bereiche der beiden Zwillingstransistoren zur Datenleitung erforderlich. Die doppelte Kontaktierung wie auch der erforderliche Abstand der Zwillingstransistoren von in einer Speicherzellenzeile benachbarten Speicherzellen voneinander erfordern in nachteiliger Weise einen größeren Abstand der Speicherzellen voneinander als er lithographiebedingt notwendig wäre. Neuere Konzepte sehen deshalb vor, den Auswahltransistor lediglich an einer Seite des Lochgrabens auszubilden.

Ein solches bekanntes Zellenkonzept ist in der 1 dargestellt, die zwei in einer Speicherzellenzeile einander benachbarte Speicherzellen 2 in einem Querschnitt längs der Speicherzellenzeile vereinfacht und schematisch zeigt. Die Speicherzellen 2 sind dabei jeweils Lochgräben 12 zugeordnet, die von einer Substratoberfläche 10 aus in ein Halbleitersubstrat 1 eingebracht sind. In unteren Bereichen der Lochgräben 12 sind Speicherkondensatoren 3, 3' jeweils unterhalb eines Kondensatorabschlusses 34 ausgebildet. Eine Innenelektrode 33 des Speicherkondensators 3 ist als Füllung des unteren Be reichs aus einem leitfähigen Elektrodenmaterial, etwa dotiertem Polysilizium, ausgebildet. Die Innenelektroden 33 sind jeweils mittels eines Kondensatordielektrikums 32 gegen jeweils im Halbleitersubstrat 1 als dotierte Bereiche ausgebildete Außenelektroden 31 isoliert. Die Außenelektroden 31 benachbarter Speicherzellen 2 sind miteinander leitend verbunden. Jeder Speicherzelle 2 ist jeweils ein Auswahltransistor 5 zugeordnet, der im dargestellten Beispiel jeweils im rechts an den der Speicherzelle 2 zugeordneten Lochgraben 12 anschließenden Bereich des Halbleitersubstrats 1 ausgebildet ist. Die Auswahltransistoren 5 umfassen jeweils einen oberen Source/Drain-Bereich 53, der unterhalb der Substratoberfläche 10 ausgebildet ist, einen unteren Source/Drain-Bereich 51, der mit der Innenelektrode 33 des zugeordneten Speicherkondensators 3 verbunden ist und einen zwischen den beiden Source/Drain-Bereichen 51, 53 angeordneten Kanalbereich 52, in dem durch ein Potential an einer Gateleiterstruktur 55 (gate conductor, GC) oder Gateelektrode ein leitfähiger Kanal zwischen den beiden Source/Drain-Bereichen 51, 53 steuerbar ist. Ein Abschnitt der Gateleiterstruktur 55 ist dabei im Lochgraben 12 oberhalb des Speicherkondensators 3 ausgebildet. Weitere Abschnitte der Gateleiterstrukturen 55 sind entlang von Seitenwänden von aktiven Gräben ausgebildet, die parallel zu den Speicherzellenzeilen in zur dargestellten Querschnittsebene parallelen Schnittebenen verlaufen und die benachbarte Speicherzellenzeilen voneinander trennen. Zwischen der Gateleiterstruktur 55 und dem von der Gateleiterstruktur 55 umfangenen Abschnitt des Halbleitersubstrats 1 ist ein Gatedielektrikum 54 vorgesehen. Im Bereich einer an die Innenelektrode 33 anschließenden Kontaktstruktur 4 bildet eine Kontaktfläche 40 einen niederohmigen Übergang zwischen der Kontaktstruktur 4 im Lochgraben 12 und dem im Halbleitersubstrat 1 ausgebildeten unteren Source/Drain-Bereich 51. Der Übergang ist zwischen dem dotierten Polysilizium des Elektrodenmateri als und einem monokristallinen Silizium des Halbleitersubstrats 2 ausgebildet und ist in der Regel einer weiteren Prozessierung zu einer Optimierung bezüglich des elektrischen Widerstands und der Stabilität unterzogen.

Nachteilig an der beschriebenen vertikalen Speicherzellenstruktur ist insbesondere der Umstand, dass ein in einem Lochgraben ausgebildeter Speicherkondensator jeweils zwischen zwei Auswahltransistoren angeordnet, aber nur jeweils einem der anschließenden Auswahltransistoren zugeordnet ist. Der Speicherkondensator ist also einseitig mit einem der beiden räumlich angrenzenden Auswahltransistoren zu verbinden und vom jeweils anderen Auswahltransistor, der dem zugeordneten Auswahltransistor in der Speicherzellenzeile am Lochgraben gegenüberliegt und der benachbarten Speicherzelle zugeordnet ist, zu isolieren. Die dazu erforderliche Prozessierung eines einseitigen leitfähigen Übergangs zwischen der Innenelektrode und dem unteren Source/Drain-Bereich des zugeordneten Auswahltransistors (single sided buried strap) erfordert eine aufwändige Prozessierung, wie sie etwa aus der US 6,426,526 (Divakaruni et al.) bekannt ist. Dabei wird im Wesentlichen durch eine Schrägimplantation eine Ätzresistenz einer im Lochgraben über der Innenelektrode vorgesehenen Hilfsschicht asymmetrisch verändert und anschließend die Hilfsschicht einem selektiv zu dieser Änderung wirkenden Ätzprozess unterzogen. Die einseitige Formierung eines Kontaktfensters zwischen der Innenelektrode des Speicherkondensators und dem unteren Source/Drain-Bereich des zugeordneten Auswahltransistors umfasst ein Prozessmodul mit mehreren aufwändigen Prozessschritten.

Andere Konzepte für vertikale Speicherzellen sehen vor, die Gateelektroden ausschließlich im oberen Bereich der Lochgräben auszubilden und mit aufliegenden Adressenleitungen mit einander zu verbinden. Auch in solchen Speicherzellenstrukturen ist die Packungsdichte der Speicherzellen durch den erforderlichen Abstand zwischen den Auswahltransistoren benachbarter Speicherzellen beschränkt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine vertikale Speicherzellenstruktur zur Verfügung zu stellen, zu deren Herstellung eine einseitige Ausbildung eines Kontaktfensters zwischen einer Innenelektrode eines Speicherkondensators und einem unteren Source/Drain-Bereich eines Auswahltransistors nicht erforderlich ist und die gleichzeitig eine Packungsdichte der Speicherzellen zulässt, die ihre Begrenzung im Wesentlichen durch die benutzte Lithographietechnik findet. Der Erfindung liegt ferner die Aufgabe zugrunde, ein Verfahren zur Herstellung einer solchen vertikalen Speicherzellenstruktur anzugeben.

Die Aufgabe wird bei einer Speicherzellenanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Ein die Aufgabe lösendes Verfahren ist im Patentanspruch 23 wiedergegeben.

Die erfindungsgemäße Speicherzellenanordnung weist in zunächst bekannter Art einen jeweils in einem Halbleitersubstrat ausgebildeten Speicherkondensator zur Speicherung einer für einen jeweiligen Dateninhalt charakteristischen Ladung, sowie einen Auswahltransistor zur Adressierung des Speicherkondensators auf. Jeweils eine Mehrzahl der Speicherzellen ist entlang einer Zeilenachse zu Speicherzellenzeilen angeordnet. Die Speicherkondensatoren sind jeweils im Bereich eines von einer Substratoberfläche her in das Halbleitersubstrat eingebrachten Lochgrabens unterhalb einer Kontaktunterkante ausgebildet. Unterhalb der Kontaktunterkante sind die Lochgräben mit einem leitfähigen Elektrodenmaterial gefüllt, das jeweils Innenelektroden ausbildet. Die Innenelektroden sind durch ein Kondensatordielektrikum von jeweils zugeordneten Außenelektroden isoliert, die als dotierte Bereiche im Halbleitersubstrat ausgebildet sind. Oberhalb der Kontaktunterkante sind in den Lochgräben jeweils an die Innenelektroden anschließende Kontaktstrukturen aus dem leitfähigen Elektrodenmaterial vorgesehen. Zwischen den Kontaktstrukturen und einem jeweils einer der Kontaktstrukturen im Halbleitersubstrat gegenüberliegenden unteren Source/Drain-Bereich eines jeweils zugeordneten Auswahltransistors sind Kontaktflächen ausge. Der unterer Source/Drain-Bereich, ein oberer Source/Drain-Bereich sowie ein zwischen den beiden Source/Drain-Bereichen angeordneter Kanalbereich des Auswahltransistors sind im Halbleitersubstrat zwischen der Substratoberfläche und der Kontaktstruktur vorgesehen. Gateleiterstrukturen von in jeweils der selben Speicherzellenzeile angeordneten Auswahltransistoren sind durch unterhalb der Substratoberfläche vorgesehene Adressenleitungen miteinander verbunden.

Erfindungsgemäß ist es nun vorgesehen, dass jeweils der untere Source/Drain-Bereich eines Auswahltransistors untereinander zusammenhängende Source/Drain-Abschnitte aufweist, die einander am dem Auswahltransistor zugeordneten Lochgraben auf der Zeilenachse gegenüberliegen.

Gegenüber Speicherzellenanordnungen gleicher Packungsdichte entfällt dann in besonders vorteilhafter Weise die Notwendigkeit, die Kontaktstruktur jeweils nur einseitig anzuschließen und auf einer dem Anschluss gegenüberliegenden Seite gegen das Halbleitersubstrat zu isolieren. Ein Prozessmodul für eine einseitige Formierung eines Kontaktfensters zwischen der Innenelektrode und dem unteren Source/Drain-Bereich entfällt. Die Auswahltransistoren sind jeweils um den Lochgraben, in dem der dem Auswahltransistor zugeordnete Speicherkondensator ausgebildet ist, ausgeformt.

In der Folge sind im Besonderen die Kontaktstrukturen jeweils symmetrisch zu einer Symmetrieebene ausgebildet, die durch eine Mittelachse des jeweiligen Lochgrabens und orthogonal zur Zeilenachse verläuft. Die Kontaktfläche zwischen jeweils einer Innenelektrode und einem unteren Source/Drain-Bereich weist dann einander am jeweiligen Lochgraben auf der Zeilenachse symmetrisch gegenüberliegende Kontaktabschnitte auf.

Ein durch ein Potential an der Gateleiterstruktur des Auswahltransistors steuerbarer leitfähiger Kanal wird in dem zwischen dem unteren Source/Drain-Bereich und einem oberen Source/Drain-Bereich angeordneten Kanalbereich des Auswahltransistors im Wesentlichen vertikal zur Substratoberfläche ausgebildet. Eine Kanallänge (device length) des Kanals ist unabhängig von planaren Abmessungen der Speicherzelle.

In vorteilhafter Weise umfängt der zusammenhängende untere Source/Drain-Bereich den jeweils zugeordneten Lochgraben zu mindestens 50 %.

In besonders bevorzugter Weise umfassen die unteren Source/Drain-Bereiche den jeweils zugeordneten Lochgraben vollständig, so dass ein Kanal mit bezogen auf einen Durchmesser des Lochgrabens maximaler Kanalbreite (channel width) ausgebildet wird.

Wesentlich ist also insbesondere die Anordnung bzw. Ausbildung der unteren Source/Drain-Bereiche in Relation zur jeweils zugeordneten Innenelektrode. Die Kanalbereiche werden vorzugsweise jeweils in der vertikalen Richtung an die unteren Source/Drain-Bereiche anschließend vorgesehen. Ebenso sind die oberen Source/Drain-Bereiche jeweils abschnittsweise in der vertikalen Richtung an die Kanalbereiche anschließend angeordnet. Es ergibt sich jeweils ein zusammenhängender Kanalbereich und jeweils ein zusammenhängender oberer Source/Drain-Bereich.

In besonders bevorzugter Weise sind der obere Source/Drain-Bereich, der Kanalbereich und der untere Source/Drain-Bereich der Auswahltransistoren zusammen jeweils in einer Substrathülse ausgebildet, die sich von der Substratoberfläche bis mindestens zur Kontaktunterkante erstreckt und den Lochgraben umfängt. Eine solche Substrathülse kann in vorteilhafter Weise im Zuge eines einzigen Ätzschritts hergestellt werden.

Die Gateleiterstrukturen sind jeweils entlang einer im Wesentlichen im Bereich des Kanalbereichs an einem Abschnitt einer Außenwand der Substrathülse angeordnet und umfangen diese jeweils vollständig. Durch eine solche Anordnung der Gateleiterstruktur ist der jeweils eingeschlossene Kanalbereich in vorteilhafter Weise weitgehend gegen externe Streufelder abgeschirmt.

Die Gateleiterstrukturen sind im Wesentlichen zwischen einer Unterkante des oberen Source/Drain-Bereichs und der Kontaktoberkante angeordnet.

Dazu ist zwischen einer Unterkante der Substrathülsen und einer Unterkante der Gateleiterstrukturen zwischen den Substrathülsen eine Hilfsisolatorstruktur ausgebildet. Durch die Hilfsisolatorstruktur sind die unteren Source/Drain-Bereiche der Auswahltransistoren voneinander isoliert. Darüber hinaus kann durch eine Höhe der Hilfsisolatorstruktur eine Unterkante der Gateleiterstruktur eingestellt werden. Ein Überlapp zwischen der Innenelektrode und der Gateleiterstruktur kann auf diese Weise eingestellt bzw. vollständig vermieden werden. In vorteilhafter Weise wird ein durch den Überlapp induzierter Leckstrom der Speicherzelle mindestens reduziert.

Nach einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung wird eine Kragenisolatorstruktur vorgesehen, die die Substrathülsen unterfängt und sich dabei jeweils bis zum Kondensatordielektrikum erstreckt. Durch die Kragenisolatorstruktur ist die Substrathülse und damit ein die Source/Drain-Bereiche und den Kanalbereich umfassender Halbleiterkörper des Auswahltransistors in vorteilhafter Weise vom Halbleitersubstrat vollständig isoliert. Eine Ausbildung parasitärer vertikaler Transistoren etwa zwischen dem Halbleitersubstrat bzw. den Außenelektroden der Speicherkondensatoren und den unteren Source/Drain-Bereichen der Auswahltransistoren ist unterdrückt.

In bevorzugter Weise sind die Gateleiterstrukturen von innerhalb einer der Speicherzellenzeilen benachbarten Auswahltransistoren jeweils mindestens einander anschließend angeordnet und bilden längs der Speicherzellenzeilen die Adressenleitungen (wordlines) zur Adressierung der Speicherzellen aus. In bevorzugter Weise wird ein Abstand zwischen den innerhalb einer Speicherzellenzeile benachbarten Speicherzellen so vorgesehen, dass sich die Gateleiterstrukturen von jeweils innerhalb einer Speicherzellenzeile benachbarten Auswahltransistoren überlappen.

Der Abstand von innerhalb der Speicherzellenzeilen jeweils einander benachbarten Kanalbereichen bzw. Substrathülsen wird in besonders bevorzugter Weise so gewählt, dass er einer Gateleiterdicke d entspricht, in der die Gateleiterstrukturen die Substrathülsen umfangen.

Eine Periodendistanz s (Pitch) bezeichnet einen Abstand, in dem sich eine Struktur innerhalb einer Speicherzellenzeile wiederholt, also etwa den Abstand der Mittelpunkte zweier innerhalb einer Speicherzellenzeile benachbarten Lochgräben. In besonders bevorzugter Weise sind jeweils einander benachbarte Speicherzellenzeilen um die Hälfte der Periodendistanz s gegeneinander versetzt angeordnet. Insbesondere bei Lochgräben mit kreisförmigen oder elliptischen Querschnitten wird dadurch eine vorteilhaft hohe Speicherzellendichte erzielt. Innerhalb einer Speicherzellenzeile beträgt die Periodendistanz s bevorzugt etwa das Doppelte einer minimalen Strukturgröße F mit einer Abweichung von ± 10 %.

Wie bereits erläutert, wird ein zur Substratoberfläche orientierter Abschluss der Substrathülsen jeweils abschnittsweise durch einen Abschnitt des Kanalbereichs und dem oberen Source/Drain-Bereich gebildet. Über dem oberen Source/Drain-Bereich ist eine Datenleitungskontaktstruktur angeordnet, die den oberen Source/Drain-Bereich mit einer aufliegenden Datenleitung (bitline) zur Übermittlung des Dateninhalts der Speicherzelle vermittelt. Auf die durch die Kanalbereiche gebildeten Abschnitte der Substrathülsen liegt eine Bodykontaktleiterstruktur auf, die die Kanalbereiche der Auswahltransistoren von zu einem Speicherzellenfeld gruppierten Speicherzellen leitend verbindet. Die Bodykontaktleiterstruktur ermöglicht in vorteilhafter Weise einen Ladungsträgertransport zwischen den Kanalbereichen der Auswahltransistoren des Speicherzellenfeldes. Damit werden in vorteilhafter Weise sogenannte Floating-Body-Effekte vermieden, die die Funktionalität der Speicherzellen beeinträchtigen.

Die Datenleitungskontaktstrukturen von orthogonal zu den Speicherzellenzeilen benachbarten Auswahltransistoren sind entlang einer zur Speicherzellenzeile orthogonalen Datenlei tung angeordnet. Für ein Maximum an zulässigen Fertigungstoleranzen, insbesondere eines Versatzes zwischen einer Lochgrabenmaske zur Definition der Lochgräben und einer Kontaktlochmaske zur Erzeugung von Kontaktlöchern für die Datenleitungskontaktstrukturen, werden die Kontaktlöcher für die Datenleitungskontaktstrukturen bevorzugt zum Einen mittig zwischen Innen- und Außendurchmesser der Substrathülse und zum Anderen gegen die Zeilenachse versetzt angeordnet. Der Versatz gegen die Zeilenachse wechselt dabei bei innerhalb einer Speicherzellenzeile einander benachbarten Speicherzellen jeweils das Vorzeichen. Der Betrag des Versatzes ist abhängig von der Querschnittsform der Substrathülse bzw. der Lochgräben.

In einer ersten besonders bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung sind die Lochgräben, bzw. die Substrathülsen mit einem kreisförmigen Querschnitt vorgesehen und lassen sich damit in einer maximalen Dichte anordnen.

Nach einer zweiten besonders bevorzugten Ausführungsform der erfindungsgemäßen Speicherzellenanordnung werden die Lochgräben und die Substrathülsen jeweils mit elliptischen Querschnitt vorgesehen, bevorzugt mit einem Längen- zu Breitenverhältnis von 2:1. Auf diese Weise lässt sich in einfacher Weise eine so genannte Folded-Bitline-Verdrahtung der Datenleitungen ausführen, bei der ein Anschluss zweier benachbarter Speicherzellen an dieselbe Datenleitung und damit einhergehende Störeffekte vermieden werden.

Bei der erfindungsgemäßen Speicherzellenanordnung sind die Kanalbereiche der Auswahltransistoren weitgehend durch die Gateleiterstrukturen gegen Streufelder abgeschirmt. Weiterhin sind die Kanalbereiche der Auswahltransistoren durch die Bo dykontaktstruktur miteinander verbunden. Dadurch wird eine Akkumulation von Ladungsträgern im Kanalbereich vermieden (fully depleted device). Daraus resultiert ein geringer Leckstrom der Speicherzelle. Die Speicherzellen weisen keinen Überlapp zwischen der Innenelektrode des Speicherkondensators und den Gateleiterstrukturen und damit einen weiter reduzierten Leckstrom des Speicherkondensators sowie eine kleine Drain/Gate-Kapazität des Auswahltransistors auf.

Ein weiterer wesentlicher Vorteil der erfindungsgemäßen Speicherzellenanordnung besteht darin, dass sie mit gegenüber anderen Speicherzellenanordnungen deutlich verringertem Prozessaufwand herstellbar ist.

Beim erfindungsgemäßen Verfahren zur Herstellung von in einem Halbleitersubstrat ausgebildeten vertikalen Speicherzellen mit jeweils einem Speicherkondensator zur Speicherung einer für einen Dateninhalt der Speicherzelle charakteristischen Ladung und einem Auswahltransistor zur Adressierung des Speicherkondensators werden in zunächst bekannter Art in das Halbleitersubstrat von einer Substratoberfläche her Lochgräben eingebracht. In einem unteren Bereich unterhalb einer Kontaktunterkante einer Kontaktstruktur werden die Lochgräben mit einer dielektrischen Schicht als Kondensatordielektrikum ausgekleidet. Anschließend werden die Lochgräben im unteren Bereich und darüber hinaus bis zu einer Kontaktoberkante der Kontaktstruktur mit einem leitfähigen Elektrodenmaterial gefüllt. Dabei wird durch das leitfähige Elektrodenmaterial unterhalb der Kontaktunterkante eine Innenelektrode des Speicherkondensators ausgebildet, der am Kondensatordielektrikum jeweils eine im Halbleitersubstrat als dotierter Bereich ausgebildete Außenelektrode gegenüberliegt. Zwischen der Kontaktoberkante und der Kontaktunterkante wird durch das Elektrodenmaterial die an die Innenelektrode anschließende Kon taktstruktur ausgebildet, die jeweils an einen in benachbarten Abschnitten des Halbleitersubstrats ausgebildeten unteren Source/Drain-Bereich des zugeordneten Auswahltransistors elektrisch leitend anschließt. Jeweils eine Mehrzahl der Speicherzellen wird entlang einer Zeilenachse zu Speicherzellenzeilen angeordnet.

Erfindungsgemäß werden nun die unteren Source/Drain-Bereiche der Auswahltransistoren jeweils mit einander am Lochgraben auf der Zeilenachse gegenüberliegenden und zusammenhängenden Abschnitten vorgesehen. Damit sind im an die Kontaktstruktur einer Speicherzelle anschließenden Halbleitersubstrat ausschließlich Abschnitte desjenigen Source/Drain-Bereichs ausgebildet, der eindeutig dem Auswahltransistor der Speicherzelle zugeordnet sind.

In besonders bevorzugter Weise werden dabei die unteren Source/Drain-Bereiche jeweils so vorgesehen, dass sie den jeweils zugeordneten Lochgraben im Bereich der Kontaktstruktur umfangen.

Die die Lochgräben mindestens teilweise umfangenden unteren Source/Drain-Bereiche gehen bevorzugt aus einer Spacerätzung hervor, wodurch sie einerseits eindeutig einer Speicherzelle zugeordnet werden und andererseits voneinander elektrisch isoliert werden. Dazu werden die Lochgräben nach der Füllung des unteren Bereichs der Lochgräben mit dem Elektrodenmaterial jeweils oberhalb der Füllung bzw. der Kontaktoberkante mit einem Hilfsmaterial gefüllt, das im oberen Bereich der Lochgräben jeweils eine Leitstruktur ausbildet. In der Folge wird eine Spacermaske mit voneinander getrennten und jeweils die Leitstrukturen in einem oberen Abschnitt umfangenden Abschnitten erzeugt. In den nicht von der Spacermaske abgedeckten Abschnitten wird das Halbleitersubstrat mindestens bis zu einer Unterkante der unteren Source/Drain-Bereiche zurückgebildet. Dabei werden Substrathülsen aus dem Material des Halbleitersubstrats ausgebildet, die die Lochgräben jeweils oberhalb der Unterkante der unteren Source/Drain-Bereiche umfangen. An der jeweils der Leitstruktur gegenüberliegenden Außenwand der Substrathülsen werden jeweils mindestens abschnittsweise ein Gatedielektrikum und Gateleiterstrukturen vorgesehen. In einem Abschnitt eines jeweils zur Substratoberfläche orientierten Abschlusses der Substrathülsen wird durch Dotierung ein oberer Source/Drain-Bereich ausgebildet.

Die Spacermaske mit jeweils die Leitstrukturen umfangenden Abschnitten wird erzeugt, indem eine vor dem Einbringen der Lochgräben auf das Halbleitersubstrat aufgebrachte Schutzschicht, etwa ein Pad-Nitrid, nach Formierung der Leitstrukturen mindestens aus einem von den Speicherzellen gebildeten Speicherzellenfeld entfernt wird. Dadurch werden die Leitstrukturen in einem oberen Abschnitt freigestellt und überragen die Substratoberfläche. Durch konformes Abscheiden und isotropes Rückbilden eines die Spacermaske ausbildenden Maskenmaterials werden danach Abschnitte aus dem Maskenmaterial, etwa Siliziumnitrid, erzeugt, die die Leitstrukturen im oberen Abschnitt umfangen.

In besonders bevorzugter Weise wird vor dem Ausbilden der Gateleiterstrukturen eine Hilfsisolatorstruktur vorgesehen, die den Zwischenraum zwischen den Substrathülsen im Wesentlichen zwischen der Unterkante der Substrathülsen und der Oberkante der Innenelektrode bzw. der Kontaktunterkante ausfüllen. Durch das Vorsehen der Hilfsisolatorstruktur wird ein Überlapp zwischen der Innenelektrode und der Gateleiterstruktur in einfacher Weise vermieden. Die Gateleiterstrukturen gehen ihrerseits durch konformes Abscheiden und nachfolgendes anisotropes Rückätzen eines Gateleitermaterials hervor. Dabei werden sie in einer Weise vorgesehen, dass Gateleiterstrukturen, die jeweils innerhalb einer Speicherzellenzeile benachbarten Speicherzellen zugeordnet sind, aneinander anschließen, bzw. sich überlappen. Dadurch werden in einfacher Weise gleichzeitig Adressenleitungen (wordlines) ausgebildet, durch die die Gateleiterstrukturen, bzw. Gateelektroden von Auswahltransistoren von jeweils zeilenweise benachbarten Speicherzellen miteinander verbunden werden.

Zwischenräume zwischen den Gateleiterstrukturen, bzw. den Adressenleitungen werden durch Abscheiden eines Isolatormaterials gefüllt. Das Isolatormaterial wird durch einen Abtrag bis zur Substratoberfläche zurückgebildet. Auf die planarisierte Substratoberfläche wird ein Bodykontaktleiter aufgebracht. Durch Ausdiffusion aus dem Bodykontaktleiter werden Bodykontakte zu den in den Substrathülsen ausgebildeten Kanalbereichen ausgebildet.

In besonders bevorzugter Weise wird eine Bodykontaktstruktur durch eine Lochmaske strukturiert. Dabei werden jeweils einer Substrathülse bzw. einer Speicherzelle zugeordnete Kontaktlöcher erzeugt und dabei jeweils ein darunter liegender Abschnitt eines oberen Abschlusses der Substrathülse freigelegt. Durch die Kontaktlöcher erfolgt eine Dotierung der darunter freiliegenden Abschnitte der Substrathülsen und damit eine Ausbildung der oberen Source/Drain-Bereiche. Anschließend werden in den Kontaktlöchern leitfähige Datenleitungskontaktstrukturen vorgesehen, die die oberen Source/Drain-Bereiche jeweils mit orthogonal zu den Adressenleitungen verlaufenden Datenleitungen verbinden.

In besonders bevorzugter Weise erfolgt die Abscheidung des Bodykontaktleiters im Zuge einer Abscheidung eines Gateleiters für p-Kanal Feldeffekttransistoren, die außerhalb eines durch die Speicherzellen gebildeten Speicherzellenbereichs ausgebildet werden.

Die unteren Source/Drain-Bereiche werden nach einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens durch Ausdiffusion aus dem leitfähigen Elektrodenmaterial der Innenelektrode ausgebildet.

Nach einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens erfolgt die Ausbildung der unteren Source/Drain-Bereiche im Zuge eines epitaktischen Aufwachsens eines Abschnitts des Halbleitersubstrats oberhalb der Kontaktunterkante.

Nach einer dritten besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens gehen die unteren Source/Drain-Bereiche aus einer zunächst unstrukturierten, dotierten unteren Source/Drain-Schicht hervor.

In diesem Fall wird in bevorzugter Weise nach Ausbilden der Substrathülsen bis zur Unterkante der unteren Source/Drain-Bereiche das Silizium an der Außenfläche der Substrathülsen oxidiert. Die Substrathülsen werden dadurch gegen einen folgenden Ätzschritt geschützt, in dessen Verlauf die Substrathülsen an ihrem unteren Ende im Wesentlichen vollständig unterätzt werden. Durch eine anschließende Füllung mit einem Isolatormaterial werden die unteren Abschlüsse der Substrathülsen jeweils gegen das Halbleitersubstrat isoliert.

Dazu wird etwa ein SiO₂- oder SiOC-haltiges Gel aufgebracht, das die Struktur füllt und aus dem das SiO₂ kondensiert. Alternativ kann Siliziumoxid unter Bedingungen abgeschieden werden, die zu einem bevorzugten Aufwachsen des Siliziumoxids auf Silizium führen und so ein gerichtetes, fehlerstellen freies Auffüllen der Struktur von unten her ermöglichen. Durch die vollständige Trennung des Auswahltransistors vom Halbleitersubstrat wird die Ausbildung parasitärer Transistorstrukturen, etwa zwischen den unteren Source/Drain-Bereichen und den Außenelektroden der Speicherkondensatoren, verhindert.

Schließlich werden nach einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens die Lochgräben im Zuge der Abscheidung des leitfähigen Elektrodenmaterials zunächst vollständig mit dem leitfähigen Elektrodenmaterial gefüllt und dann das leitfähige Elektrodenmaterial kurz zurückgeätzt. Anschließend werden die Lochgräben mit einem Dielektrikum aufgefüllt, das modifizierte Leitstrukturen ausbildet. In diesem Fall werden die Leitstrukturen in modifizierter Form als Dielektrikumsdeckel von relativ geringer Dicke vorgesehen, durch die jeweils eine Polysiliziumfüllung der Lochgräben abgedeckt werden. In der Folge kann der Dielektrikumsdeckel in vorteilhafter Weise durch einen kurzen CMP-Prozess abgetragen werden, so dass die Polysiliziumfüllung freigelegt wird. Die Polysiliziumfüllung wird dann zusammen mit einer das Kondensatordielektrikum ausbildenden dielektrischen Schicht in einfacher weise definiert bis zur Kontaktoberkante zurückgebildet.

Unterhalb der Kontaktoberkante wird zwischen der Innenelektrode und dem unteren Source/Drain-Bereich ein symmetrisches Kontaktfenster ausgebildet. Dazu kann die dielektrische Schicht, die in einem Bereich zwischen der Innenelektrode und der Außenelektrode das Kondensatordielektrikum ausbildet, selektiv gegen die Polysiliziumfüllung zurückgebildet werden. Die dabei entstehenden Freistellungen (divots) zwischen der Polysiliziumfüllung und dem Halbleitersubstrat werden mit Polysilizium gefüllt.

Zur Ausbildung der Divots kann es notwendig sein, die dielektrische Schicht im Bereich des auszubildenden Kontaktfensters in einer größeren Schichtdicke vorzusehen als in dem Bereich, in dem sie das Kondensatordielektrikum ausbildet. Dazu kann die dielektrische Schicht oberhalb einer Unterkante des Kontaktfensters mit einer durch gerichtetes Aufwachsen von der Substratoberfläche her selbststrukturierenden Opferschicht aufgewachsen werden.

Das beschriebene Verfahren weist in vorteilhafter Weise geringe vertikale Prozesstoleranzen auf, so dass Übergänge zwischen den innerhalb der Lochgräben ausgebildeten Strukturen und den aus dem die Lochgräben einschließenden Halbleitersubstrat hervorgegangenen Strukturen mit geringer Fertigungstoleranz gegeneinander justiert werden können. Ferner erlischt die Notwendigkeit, an der Innenwand der Lochgräben eine Kragenstruktur (collar) vorzusehen.

Nachfolgend wird die Erfindung anhand der Figuren näher erläutert, wobei einander entsprechende Komponenten gleiche Bezugszeichen tragen. Es zeigen:

1 einen schematischen Querschnitt durch zwei vertikale Speicherzellen bekannter Art,

2 eine schematische Draufsicht auf eine erfindungsgemäße Speicherzellenanordnung nach einem ersten Ausführungsbeispiel,

3 bis 8 schematische Querschnitte durch die erfindungsgemäße Speicherzellenanordnung nach dem ersten Ausführungsbeispiel in verschiedenen Prozessstadien,

9 bis 15 schematische Querschnitte durch eine erfindungsgemäße Speicherzellenanordnung nach einem zweiten Ausführungsbeispiel in verschiedenen Prozessstadien,

16 eine schematische Draufsicht auf die erfindungsgemäße Speicherzellenanordnung nach dem ersten Ausführungsbeispiel in einer zweiten Schnittebene und

17 eine schematische Draufsicht auf eine erfindungsgemäße Speicherzellenanordnung nach einem dritten Ausführungsbeispiel.

Die 1 wurde bereits eingangs erläutert.

Die in der 2 in einer Draufsicht schematisch dargestellten Speicherzellen 2 sind entlang von Lochgräben 12 mit kreisförmigen Querschnitt ausgebildet. Die Schnittebene schneidet dabei Leitstrukturen 71 umfangende Substrathülsen 50 in einer Höhe, in der in den Substrathülsen 50 jeweils ein Kanalbereich 52 ausgebildet ist. An Außenwänden der Substrathülsen 50 ist jeweils mindestens abschnittsweise ein Gatedielektrikum 54 ausgebildet. Anschließend an das Gatedielektrikum 54 umfängt jeweils eine Gateleiterstruktur 55 die Substrathülse 50. Die Gateleiterstrukturen 55 von jeweils innerhalb einer Speicherzellenzeile 91 benachbarten Speicherzellen 2 überlappen sich und bilden dadurch längs der Speicherzellenzeilen 91 verlaufende Adressenleitungen 82 aus. Die Adressenleitungen 82 benachbarter Speicherzellenzeilen 91 sind durch einen Wortleitungsisolator 63 voneinander isoliert. Der Durchmesser der Lochgräben 12 entspricht etwa einer minimalen Strukturgröße F. Eine Periodizität s (Pitch) , mit der sich eine Struktur innerhalb einer Speicherzellenzeile 91 wiederholt, beträgt in diesem Ausführungsbeispiel etwa 2,1 F, ein Pitch der Speicherzellenzeilen 91 zueinander etwa 2,4 F. Eine Dicke der Substrathülse 50 und der Gateleiterstrukturen 55 beträgt jeweils etwa 0,3 F. Der minimale Abstand zwischen zwei benachbarten Adressenleitungen 82 ergibt sich dann zu etwa 0,32 F und der Platzbedarf einer Speicherzelle zu etwa 2,1 F mal 2,4 F.
In den 3 bis 8 wird das erfindungsgemäße Verfahren anhand von Querschnittszeichnungen durch eine gemäß einem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens prozessierte Speicherzellenanordnung in verschiedenen Prozessstadien dargestellt.
Dazu wird zunächst ein Halbleitersubstrat 1 mit einer Schutzschicht 11 versehen. Durch die Schutzschicht 11 werden Lochgräben 12 in das Halbleitersubstrat 1 eingebracht. In bekannter Weise wird in einem unteren Grabenbereich ein Kondensatordielektrikum 32 vorgesehen. Die Lochgräben 12 werden bis oberhalb einer Oberkante des Kondensatordielektrikums 32 mit einem leitfähigen Elektrodenmaterial, etwa dotiertem Polysilizium aufgefüllt. Das leitfähige Elektrodenmaterial bildet jeweils unterhalb einer Kontaktunterkante 42 eine Innenelektrode 33 eines einer Speicherzelle zugeordneten Speicherkondensators 3 aus. Zwischen der Kontaktunterkante 42 und einer durch die Höhe der Füllung bestimmten Kontaktoberkante 41 oberhalb der Kontaktunterkante 42 wird durch das leitfähige Elektrodenmaterial jeweils eine Kontaktstruktur 4 ausgeformt.
In der 3 sind zwei durch eine Schutzschicht 11 in ein Halbleitersubstrat 1 eingebrachte Lochgräben 12 gezeigt. In einem unteren Bereich der Lochgräben 12 ist jeweils die durch das Kondensatordielektrikum 32 vom Halbleitersubstrat 1 isolierte Innenelektrode 33 des Speicherkondensators 3 angeordnet. Jeweils oberhalb der Innenelektrode 33 bildet das leit fähige Elektrodenmaterial eine Kontaktstruktur 4 aus, die in diesem Ausführungsbeispiel eine umlaufende Kontaktfläche 40 zu einem Abschnitt des Halbleitersubstrats 1 ausbildet, der den Lochgraben 12 auf Höhe der Kontaktstruktur umfängt. Oberhalb der Kontaktstruktur 4 sind die Lochgräben 12 jeweils mit einer Leitstruktur 71, etwa aus Siliziumdioxid SiO₂, gefüllt.
Die Schutzschicht 11, üblicherweise Siliziumnitrid, wird selektiv zum Material der Leitstruktur 71 entfernt. Im Anschluss wird eine Maskenschicht aus Siliziumnitrid konform abgeschieden und anisotrop zurückgebildet. Remanente Abschnitte der Maskenschicht umfangen ringförmig jeweils die Leitstrukturen 71 oberhalb der Substratoberfläche 10 und bilden eine Spacermaske 13 aus.
In der 4 ist die oberhalb der Substratoberfläche 10 des Halbleitersubstrats 1 angeordnete Spacermaske 13 dargestellt.
Nachfolgend wird das Material des Halbleitersubstrats 1 selektiv zum Material der Leitstruktur 71 und dem Material der Spacermaske 13 soweit zurückgeätzt, dass bereits oder in der Folge ausgeprägte untere Source/Drain-Bereiche benachbarter Speicherzellen sicher voneinander getrennt werden.
Der 5 sind durch den vorangegangenen Ätzschritt erzeugte Substrathülsen 50 zu entnehmen, die jeweils die Leitstrukturen 71, die Kontaktstrukturen 4 und obere Bereiche der Innenelektroden 33 umfangen und sich bis zu einer Unterkante 501 in das Halbleitersubstrat 1 erstrecken.
In den bei der Ausbildung der Substrathülsen 50 entstandenen Zwischenraum zwischen den Substrathülsen 50 wird in der Folge zunächst in einem unteren Bereich eine Hilfsisolatorstruktur 61 vorgesehen. Auf Außenwänden 500 der Substrathülsen 50 wird ein Gatedielektrikum 54 entweder erzeugt oder aufgebracht. Danach wird ein Gateleiter konform aufgebracht und anisotrop zu Gateleiterstrukturen 55 zurückgeätzt, die die Substrathülsen 55 umfangen.
Wie aus der 6 hervorgeht, wird durch das Vorsehen der Hilfsisolatorstruktur 61 ein Überlapp der aufsitzenden Gateleiterstruktur 55 zur Innenelektrode 33 vermieden. Ein solcher Überlapp ist nachteilig, da in einem solchen Überlappungsbereich ein parasitärer Strompfad zwischen der Gateleiterstruktur 55 und der Innenelektrode 33 induziert wird.
Nachfolgend werden nach Ausbilden der Gateleiterstrukturen 55 verbleibende Zwischenräume zwischen aus den Gateleiterstrukturen 55 zusammengesetzten Adressenleitungen 82 mit einem Isolatormaterial gefüllt.
Die so gebildete Speicherzellenstruktur mit einer Wortleitungsisolatorstruktur 63 ist der 7 zu entnehmen.
Neben einem aus den Speicherzellen gebildeten Speicherzellenfeld weist ein DRAM-Baustein einen peripheren Bereich auf, in dem beispielsweise eine Adressierlogik, Verstärkerschaltungen und Detektionsschaltungen ausgebildet sind. Eine Prozessierung innerhalb des Speicherzellenfeldes ist teilweise mit einer Prozessierung im peripheren Bereich verschränkt. So folgt in diesem Ausführungsbeispiel dem Ausbilden der Wortleitungsisolatorstrukturen 63 im Speicherzellenfeld ein Prozess, in dessen Verlauf in der Peripherie Isolatorstrukturen ausgebildet werden (shallow trench isolation, STI). Nach dem STI-Modul in der Peripherie erfolgt dort ebenfalls die Entfernung der Schutzschicht 11.
P-Kanal Feldeffekttransistoren in der Peripherie werden mit Gateelektroden aus abgeschiedenem p-dotiertem Polysilizium vorgesehen. Das p-dotierte Polysilizium zur Ausbildung von Gateelektroden von p-Kanal Feldeffekttransistoren in der Peripherie wird als Bodykontaktstruktur und Lochmaske zur Implantation der oberen Soruce/Drain-Bereiche im Speicherzellenfeld benutzt. Die Lochmaske wird mit einer Siliziumdioxidhartmaske strukturiert. Durch eine Ausdiffusion aus diesem Polysilizium werden Bodykontakte zu den Kanalbereichen erzeugt. Durch einen lithographischen Schritt werden in die Bodykontaktstruktur 83 Kontaktlöcher 84 eingebracht, die jeweils einen oberen Abschluss der Substrathülsen 50 abschnittsweise freilegen. Im Anschluss erfolgt durch eine Implantation durch die Kontaktlöcher 84 die Ausbildung der oberen Source/Drain-Bereiche 53 der Auswahltransistoren 5. Die Kontaktlöcher 84 werden mit leitfähigem Material ausgefüllt, das in den Kontaktlöchern 84 Datenleitungskontaktstrukturen 85 ausbildet. Die Datenleitungskontaktstrukturen 85 verbinden die oberen Source/Drain-Bereiche 53 mit oberhalb der Bodykontaktstruktur 83 orthogonal zu den Speicherzellenzeilen 91 verlaufenden Datenleitungen 81.
Durch Ausdiffusion aus dem Elektrodenmaterial im Bereich der Kontaktstruktur 4 werden im Zuge des erfindungsgemäßen Verfahrens im Bereich der unteren Abschlüsse der Substrathülsen 50 untere Source/Drain-Bereiche 51 ausgebildet.
Die 8 zeigt in vereinfachter, schematisierender Darstellung eine auf diese Weise hergestellte Speicherzellenanordnung in einem Speicherzellenfeld. Die Speicherzellen 2 umfassen jeweils einen Auswahltransistor 5 und einen Speicherkondensator 3. Der Speicherkondensator 3 ist jeweils in einem unteren Bereich eines Lochgrabens 12 ausgebildet. Der untere Bereich des Lochgrabens 12 ist mit einem Kondensatordie lektrikum 32 ausgekleidet. Das Kondensatordielektrikum 32 isoliert eine im Halbleitersubstrat 1 als dotierter Bereich ausgebildete Außenelektrode von einer Innenelektrode 33. Die Innenelektrode 33 und eine Kontaktstruktur 4 bilden Abschnitte einer aus einem leitfähigen Elektrodenmaterial gebildeten Füllung des unteren Bereichs des Lochgrabens 12. Die Kontaktstruktur 4 schließt oberhalb der Innenelektrode 33 an diese an und grenzt unmittelbar mit Kontaktflächen 40 an einen unteren Source/Drain-Bereich 51 des Auswahltransistors 5 an. Der untere Source/Drain-Bereich 51, ein Kanalbereich 52 und der obere Source/Drain-Bereich 53 des Auswahltransistors 5 sind in einer Substrathülse 50 ausgebildet, die den Lochgraben 12 im oberen Bereich und einem oberen Abschnitt des unteren Bereichs umfängt. An der Außenwand 500 der Substrathülse 50 ist mindestens abschnittsweise ein Gatedielektrikum 54 vorgesehen. Die Substrathülse 50 wird von einer Gateleiterstruktur 55 umfangen. Der obere Source/Drain-Bereich 53 ist lediglich abschnittsweise in einem oberen Abschluss der Substrathülse 50 ausgebildet. Dadurch kann neben dem oberen Source/Drain-Bereich 53 auch der Kanalbereich 52 von einer Substratoberfläche 10 her kontaktiert werden. Dabei wird eine Bodykontaktstruktur 83 flächig im Bereich des Speicherzellenfeldes auf der abschnittsweise vom Material der Substrathülsen 50, dem Material der Wortleitungsisolatorstruktur 63 und dem Material der Leitstruktur gebildeten Prozessfläche 10' vorgesehen. Datenleitungskontaktstrukturen 85 zur Verbindung der oberen Source/Drain-Bereiche 53 mit aufliegenden Datenleitungen sind in Kontaktlöchern 84 ausgebildet, die in die Bodykontaktstruktur 83 eingebracht und gegen diese isoliert sind.
In den 9 bis 15 ist ein zweites Ausführungsbeispiel für das erfindungsgemäße Verfahren in verschiedenen Prozessschritten dargestellt. Die Unterschiede zum bereits beschrie benen Ausführungsbeispiel ergeben sich bei der Ausbildung der unteren Source/Drain-Bereiche 51, bei der Ausbildung der Leitstruktur 71, durch die Formierung einer die Substrathülsen 50 unterfangenden Kragenisolatorstruktur 62, sowie bei der Art der Ausbildung der Kontaktstrukturen 4.
Es wird in diesem Ausführungsbeispiel zunächst im Halbleitersubstrat 1 eine vergrabene, dotierte untere Source/Drain-Schicht 51' erzeugt, aus der im weiteren Verfahrensverlauf die unteren Source/Drain-Bereiche 51 von Auswahltransistoren 5 ausgebildet werden. Danach werden in ein durch eine Schutzschicht 11 abgedecktes Halbleitersubstrat 1 Lochgräben 12 eingebracht. Die Lochgräben 12 werden analog für planare Speicherzellen bekannten Verfahren mit einem Kondensatordielektrikum 32 ausgekleidet und mit einem leitfähigen Elektrodenmaterial gefüllt. Das Kondensatordielektrikum ist dabei zur besseren Darstellbarkeit mit einer wesentlich größeren Schichtdicke gezeichnet als es den tatsächlichen Verhältnissen entspricht. Im Unterschied zum bereits beschriebenen Verfahren werden das Kondensatordielektrikum 32 und das Material der Innenelektrode 33 nur in geringen Umfang, etwa innerhalb des Bereichs der Schutzschicht 11, zurückgeätzt und mit einem Dielektrikum, etwa Siliziumdioxid als modifizierte Leitstruktur 71' abgeschlossen.
Der 9 ist die vergrabene, dotierte untere Source/Drain-Schicht 51' zu entnehmen. Ferner ist zu erkennen, dass die modifizierten Leitstrukturen 71', anders als die Leitstrukturen 71 im oben beschriebenen Ausführungsbeispiel, nicht den kompletten oberen Bereich des Lochgrabens 12 füllen, sondern lediglich eine Füllung des oberen Bereichs abschließen.
In bereits beschriebener Weise wird nun die Schutzschicht 11 mindestens im Bereich des Speicherzellenfeldes entfernt und eine Spacermaske 13 ausgebildet. Das Halbleitersubstrat 1 wird selektiv zum Material der Spacermaske 13 zunächst bis etwa zu einer Unterkante der vergrabenen dotierten Source/Drain-Schicht 51' zurückgebildet. Dabei gehen aus der unteren Source/Drain-Schicht 51' voneinander separierte Source/Drain-Bereiche 51 hervor, die jeweils eindeutig einem Speicherkondensator 3 zugeordnet sind. Im Anschluss wird eine Außenwand 500 einer durch den Ätzprozess entstandenen Substrathülse 50, die den Lochgraben 12 in einem oberen Bereich umfängt, mit einem Schutzoxid 56 umhüllt.
In der 10 ist das Schutzoxid 56 dargestellt, durch das die Außenwände 500 der Substrathülsen 50 gegen die nächsten Ätzschritte geschützt sind.
In der Folge wird das Halbleitersubstrat 1 unterhalb der Substrathülse 50 weiter zurückgebildet. Dabei werden die Substrathülsen 50 bis zum Kondensatordielektrikum 32 bzw. dessen Vorstufe, unterätzt.
Aus der 11 ist der Zustand der Speicherzellen nach Unterätzen der Substrathülsen 50 gezeigt.
Eine Kragenisolatorstruktur 62 wird im unteren Bereich des die Substrathülsen 50 trennenden Zwischenraums vorgesehen. In der Folge werden analog dem bereits beschriebenen Verfahren das Gatedielektrikum 54 und die Gateleiterstrukturen 55 erzeugt.
Der 12 ist insbesondere zu entnehmen, dass durch die Kragenisolatorstruktur 62 die unteren Source/Drain-Bereiche 51 nicht nur gegeneinander sondern auch gegen das Halbleitersubstrat 1 isoliert sind.
Die folgenden Prozessschritte betreffen die Ausbildung eines Übergangs oder Kontaktfensters zwischen den Innenelektroden 33 des Speicherkondensators 3 und den unteren Source/Drain-Bereichen 51 der Auswahltransistoren.
Dazu werden nach dem Vorsehen von Wortleitungsisolatorstrukturen 63 durch ein chemisch mechanisches Polierverfahren (chemical mechanical polishing, CMP) die modifizierten Leitstrukturen 71' und Abschnitte der Spacermaske 13 soweit zurückgebildet, dass das leitfähige Elektrodenmaterial der Innenelektroden 33' freiliegt. Das Elektrodenmaterial der Innenelektrode 33' und das Kondensatordielektrikum 32' werden bis etwa zu einer Oberkante der unteren Source/Drain-Bereiche 51 zurückgebildet.
In der 13 ist der Zustand der prozessierten Speicherzellen nach dem Rückbilden der Vorstufen von Kondensatordielektrikum 32' und Innenelektrode 33' bis zu den unteren Source/Drain-Bereichen 51 dargestellt.
In der Folge wird in diesem Beispiel das Kondensatordielektrikum 32, das bei Bedarf in diesem Bereich mit einer höheren Schichtdicke vorgesehen wird als im Bereich des Speicherkondensators, selektiv zum leitfähigen Elektrodenmaterial zurückgeätzt und anschließend dabei entstehende Freistellungen (divots) zwischen dem unteren Source/Drain-Bereich 51 und der Innenelektrode 33 mit einem leitfähigen Material, etwa dem Elektrodenmaterial, gefüllt. An Kontaktflächen 40 zwischen den aus dem Elektrodenmaterial gebildeten Kontaktstrukturen 4 und den unteren Source/Drain-Bereichen 51 kann optional eine Nitridierung gesteuert werden.
Die Anordnung der Kontaktstruktur 4 zum sie umfangenden unteren Source/Drain-Bereich 51 ist aus der 14 ersichtlich.
Die Innenseite der Substrathülse 50 wird oxidiert und das Innere der Substrathülsen 50 mit einer Füllstruktur 72 aus einem Dielektrikum, beispielsweise Siliziumdioxid, gefüllt. Eine Ausbildung der oberen Source/Drain-Bereiche 53 sowie von Bodykontakten 83 und Datenleitungskontaktstrukturen 85 erfolgt in der bereits oben beschriebenen Weise.
In 15 ist die gemäß dem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens prozessierte Speicherzellenanordnung in einem der 8 entsprechenden Zustand abgebildet.
Die 16 zeigt eine Draufsicht auf die Anordnung, die in der 2 in einem zur Oberfläche parallelen Schnitt dargestellt ist, nach dem Einbringen von Kontaktlöchern 84 in eine flächig aufgebrachte Bodykontaktstruktur 83.
Umrisse von Substrathülsen 50 und der die Substrathülsen 50 umfangenden und zu Adressenleitungen 82 angeordneten Gateleiterstrukturen sind als verdeckte Kanten dargestellt. Die Substrathülsen 50 sind entlang einer Zeilenachse 92 in Speicherzellenzeilen 91 angeordnet. Durch die Kontaktlöcher 84 erfolgt durch Implantation die Ausbildung oberer Source/Drain-Bereiche 53 im Bereich der oberen Abschlüsse der Substrathülsen 50. Unter den durch die Bodykontaktstruktur 83 abgedeckten Abschnitten der oberen Abschlüsse der Substrathülsen 50 schließen Kanalbereiche 52 an die Bodykontaktstruktur 83 an. Die Kanalbereiche 52 von Auswahltransistoren der im Speicherzellenfeld angeordneten Speicherzellen 2 sind über die Bodykontaktstruktur 83 miteinander verbunden.
Die Kontaktlöcher 84 werden mit Datenleitungskontaktstrukturen 85 gefüllt, die eine elektrische Verbindung zwischen den oberen Source/Drain-Bereichen 53 und auf der Bodykontaktstruktur 83 aufliegenden Datenleitungen 81 vermitteln.
Lage und Durchmesser der Kontaktlöcher 84 bestimmen sich nach einem zulässigen Versatz einer die Kontaktlöcher 84 definierenden photolithographischen Maske zu einer die Lochgräben 12 definierenden photolithographischen Maske, sowie einer möglichst einfachen Anbindung der Datenleitungskontaktstrukturen 85 an die Datenleitungen 81.
17 zeigt eine weitere Speicherzellenanordnung, bei der die Lochgräben und in der Folge die Substrathülsen 50 im Unterschied zu der in der 16 dargestellten Speicherzellenanordnung mit elliptischen Querschnitt ausgebildet sind. Der elliptische Querschnitt ermöglicht auf einfache Weise eine Folded-Bitline-Verdrahtung der Speicherzellen. Bei einer Folded-Bitline-Verdrahtung wird vermieden, dass entlang einer in zur Speicherzellenzeile orthogonalen Richtung benachbarte Speicherzellen an die selbe Datenleitung angeschlossen sind und sich einander gegenseitig in nachteiliger Weise beeinflussen.

1: Halbleitersubstrat
10: Substratoberfläche
10': Prozessfläche
11: Schutzschicht
12: Lochgraben
13, 13': Spacermaske
2, 2': Speicherzelle
3, 3': Speicherkondensator
31: Außenelektrode
32: Kondensatordielektrikum
32', 32'': Vorläuferform des Kondensatordielektrikums
33: Innenelektrode
33': Vorläuferform der Innenelektrode
34: Kondensatorabschluss (trench top oxide, TTO)
4: Kontaktstruktur
40: Kontaktfläche
41: Kontaktoberkante
42: Kontaktunterkante
5, 5': Auswahltransistor
50: Substrathülse
500: Außenwand Substrathülse
501: Unterkante Substrathülse
51: unterer Source/Drain-Bereich
51': untere Source/Drain-Schicht
52: Kanalbereich
53: oberer Source/Drain-Bereich
54: Gatedielektrikum
55: Gateleiterstruktur
56: Schutzoxid
61: Hilfsisolatorstruktur
62: Kragenisolatorstruktur
63: Wortleitungsisolatorstruktur
71: Leitstruktur
71': modifizierte Leitstruktur
72: Füllstruktur
81: Datenleitung
82: Adressenleitung
83: Bodykontaktstruktur
84: Kontaktloch
85: Datenleitungskontaktstruktur
91: Speicherzellenzeile
92: Zeilenachse
F: minimale Strukturgröße

Claims

Anordnung von vertikalen Speicherzellen mit jeweils einem in einem Halbleitersubstrat (1) ausgebildeten Speicherkondensator (3) und einem Auswahltransistor (5), bei der – der Speicherkondensator (3) jeweils in einem unteren Bereich eines von einer Substratoberfläche (10) her in das Halbleitersubstrat (1) eingebrachten Lochgrabens (12) unterhalb einer Kontaktstruktur (4) ausgebildet ist, – ein unterer und ein oberer Source/Drain-Bereich (51, 53) sowie ein zwischen den beiden Source/Drain-Bereichen (51, 53) angeordneter Kanalbereich (52) des jeweils dem Speicherkondensator (3) zugeordneten Auswahltransistors (5) im Halbleitersubstrat (1) zwischen der Substratoberfläche (10) und der Kontaktstruktur (4) ausgebildet ist, – die Kontaktstruktur (4) jeweils an eine im Lochgraben (12) angeordnete Innenelektrode (33) des Speicherkondensators (3) und an den im Halbleitersubstrat (1) gegenüber der Kontaktstruktur (4) ausgebildeten unteren Source/Drain-Bereich (51) des Auswahltransistors (5) mit einer Kontaktfläche (40) anschließt, – jeweils eine Mehrzahl von Speicherzellen (2) entlang einer Zeilenachse (92) in Speicherzellenzeilen (91) angeordnet ist und – Gateleiterstrukturen (55) von in der Speicherzellenzeile (91) angeordneten Auswahltransistoren (5) durch unterhalb der Substratoberfläche (10) vorgesehene Adressenleitungen (82) verbunden sind, dadurch gekennzeichnet, dass jeweils der untere Source/Drain-Bereich (51) des Auswahltransistors (5) am dem Auswahltransistor (5) zugeordneten Lochgraben (12) auf der Zeilenachse (92) gegenüberliegende und zusammenhängende Abschnitte aufweist.
Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktstruktur (4) symmetrisch zu einer zur Zeilenachse (92) orthogonalen Symmetrieebene durch eine Mittelachse des jeweiligen Lochgrabens (12) ausgebildet ist.
Speicherzellenanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der untere Source/Drain-Bereich (51) sich über mindestens 50 Prozent eines Umfangs des jeweils zugeordneten Lochgrabens (12) erstreckt.
Speicherzellenanordnung Anspruch 3, dadurch gekennzeichnet, dass jeweils der untere Source/Drain-Bereich (51) den jeweils zugeordneten Lochgraben (12) vollständig umfängt.
Speicherzellenanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Kanalbereich (52) zur Ausbildung eines durch ein Potential an einer Gateleiterstruktur (55) des Auswahltransistors (5) steuerbaren leitfähigen Kanals in im Wesentlichen zur Substratoberfläche (10) vertikalen Richtung geeignet ist.
Speicherzellenanordnung nach Anspruch 5, dadurch gekennzeichnet, dass der Kanalbereich (52) an den jeweils zugeordneten unteren Source/Drain-Bereich (51) in der vertikalen Richtung anschließt.
Speicherzellenanordnung nach einem der Ansprüche 5 bis 6, dadurch gekennzeichnet, dass der obere Source/Drain-Bereich (53) mindestens abschnittsweise in der vertikalen Richtung an das jeweils zugeordnete Kanalbereich (52) anschließt.
Speicherzellenanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass jeweils der obere Source/Drain-Bereich (53), der Kanalbereich (52) und der untere Source/Drain-Bereich (51) in einer sich von der Substratoberfläche (10) bis mindestens zu einer Kontaktunterkante (42) der Kontaktstruktur (4) erstreckenden und den Lochgraben (12) umfangenden Substrathülse (50) ausgebildet sind.
Speicherzellenanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Gateleiterstrukturen (55) jeweils entlang einer im Wesentlichen am Kanalbereich (52) dem Lochgraben (12) gegenüberliegenden Außenwand (500) der Substrathülse (50) angeordnet sind.
Speicherzellenanordnung nach einem der Ansprüche 8 bis 9, dadurch gekennzeichnet, dass die Gateleiterstrukturen (55) jeweils im Wesentlichen zwischen einer Unterkante des oberen Source/Drain-Bereichs (53) und einer Kontaktoberkante (41) der Kontaktstruktur (4) vorgesehen sind.
Speicherzellenanordnung nach einem der Ansprüche 8 bis 10, gekennzeichnet durch eine zwischen einer Unterkante (501) der Substrathülse (50) und der Gateleiterstruktur (55) angeordnete und die unteren Source/Drain-Bereiche (51) der Auswahltransistoren (5) voneinander isolierende Hilfsisolatorstruktur (61).
Speicherzellenanordnung nach einem der Ansprüche 8 bis 10, gekennzeichnet durch eine abschnittsweise in der Verlängerung der Substrathülsen (50) in Richtung des Halbleitersubstrats (1) angeordnete und jeweils die Substrathülsen (50) vom Halbleitersubstrat (1) isolierende Kragenisolatorstruktur (62).
Speicherzellenanordnung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichznet, dass die Speicherzellen (2, 2') in einem Speicherzellenfeld in mehreren nebeneinander angeordneten und parallel zueinander ausgerichteten Speicherzellenzeilen (91) und die Gateleiterstrukturen (55) von innerhalb einer der Speicherzellenzeilen (91) benachbarten Auswahltransistoren (5, 5') jeweils mindestens einander anschließend angeordnet sind.
Speicherzellenanordnung nach Anspruch 13, dadurch gekennzeichznet, dass die Gateleiterstrukturen (55) der innerhalb einer Speicherzellenzeile (91) benachbarten Auswahltransistoren (5, 5') jeweils einander überlappend vorgesehen sind.
Speicherzellenanordnung nach Anspruch 14, dadurch gekennzeichznet, dass ein Abstand von innerhalb der Speicherzellenzeilen (91) jeweils einander benachbarten Substrathülsen (50) im Wesentlichen einer Gateleiterdicke d entspricht, in der die Gateleiterstrukturen (55) die Substrathülsen (50) umfangen.
Speicherzellenanordnung nach einem der Ansprüche 14 oder 15, dadurch gekennzeichznet, dass einander benachbarte Speicherzellenzeilen (91) jeweils um die Hälfte einer aus einem Abstand der Mittelpunkte zweier innerhalb einer Speicherzellenzeile (91) benachbarter Loch gräben (12) gebildeten Periodendistanz gegeneinander versetzt angeordnet sind.
Speicherzellenanordnung nach einem der Ansprüche 8 bis 15, dadurch gekennzeichznet, dass jeweils der obere Source/Drain-Bereich (53) in einem unterhalb einer Datenleitungskontaktstruktur (85) angeordneten Abschnitt an einem zur Substratoberfläche (10) orientierten Abschluss der Substrathülse (50) ausgebildet ist.
Speicherzellenanordnung nach einem der Ansprüche 8 bis 17, dadurch gekennzeichznet, dass der zur Substratoberfläche (10) orientierten Abschluss der Substrathülse (50) außerhalb des oberen Source/Drain-Bereichs (53) jeweils durch den Kanalbereich (52) gebildet ist.
Speicherzellenanordnung nach Anspruch 18, gekennzeichnet durch eine auf den Kanalbereichen (52) der Auswahltransistoren (5, 5') aufliegende und die Kanalbereiche (52) der Auswahltransistoren (5, 5') miteinander verbindende Bodykontaktstruktur (83).
Speicherzellenanordnung nach einem der Ansprüche 17 bis 19, dadurch gekennzeichznet, dass die Datenleitungskontaktstrukturen (85) von orthogonal zur Speicherzellenzeile (92) benachbarten Auswahltransistoren (5, 5) entlang einer zur Speicherzellenzeile (91) orhogonalen Datenleitung (81) angeordnet sind.
Speicherzellenanordnung nach einem der Ansprüche 17 bis 20, dadurch gekennzeichznet, dass die Lochgräben (12) jeweils mit im Wesentlichen kreisförmigen Querschnitt ausgebildet sind.
Speicherzellenanordnung nach einem der Ansprüche 17 bis 21, dadurch gekennzeichznet, dass die Lochgräben (12) mit elliptischen Querschnitt und einem Verhältnis einer Längsachse zu einer Querachse von im Wesentlichen 2 : 1 ausgebildet sind.
Verfahren zur Herstellung von vertikalen Speicherzellen (2) mit Auswahltransistoren (5) zur Adressierung von in einem Halbleitersubstrat (1) ausgebildeten Speicherkondensatoren (3), bei dem – in das Halbleitersubstrat (1) von einer Substratoberfläche (10) her Lochgräben (12) eingebracht werden, – die Lochgräben (12) jeweils mindestens unterhalb einer Kontaktunterkante (42) einer Kontaktstruktur (4) mit einem Kondensatordielektrikum (32) ausgekleidet werden, – die Lochgräben jeweils (12) mindestens unterhalb einer Kontaktoberkante (41) einer Kontaktstruktur (4) mit einem leitfähigen Elektrodenmaterial gefüllt werden, wobei in der Folge unterhalb der Kontaktunterkante (42) jeweils eine Innenelektrode (33) des Speicherkondensators (3) und zwischen der Kontaktoberkante (41) und der Kontaktunterkante (41) die Kontaktstruktur (4) ausgebildet wird, – in an die Kontaktstruktur (4) anschließenden Abschnitten des Halbleitersubstrats (1) jeweils untere Source/Drain-Bereiche (51) der Auswahltransistoren (5) ausgebildet werden und – jeweils eine Mehrzahl der Speicherzellen (2) entlang einer Zeilenachse (92) zu Speicherzellenzeilen (91) angeordnet werden, dadurch gekennzeichznet, dass die unteren Source/Drain-Bereiche (51) mit einander jeweils am Lochgraben (12) auf der Zeilenachse (92) einander gegenüberliegenden und miteinander zusammenhängenden Abschnitten vorgesehen werden.
Verfahren nach Anspruch 23, dadurch gekennzeichznet, dass die unteren Source/Drain-Bereiche (51) den jeweils zugeordneten Lochgraben (12) umfangend vorgesehen werden.
Verfahren nach einem der Ansprüche 23 oder 24, dadurch gekennzeichznet, dass Beim Füllen der Lochgräben (12) mit dem Elektrodenmaterial – die Lochgräben (12) bis zur Kontaktoberkante (41) mit dem Elektrodenmaterial gefüllt werden – in den Lochgräben (12) oberhalb der Kontaktoberkante (41) jeweils eine Leitstruktur (71) ausgebildet wird, – eine Spacermaske (13, 13') aus jeweils die Leitstrukturen (71) umfangenden Spacerabschnitten erzeugt wird, – das Halbleitersubstrat (1) in nicht von der Spacermaske (13, 13') abgedeckten Abschnitten bis zu einer Unterkante der unteren Source/Drain-Bereiche (51) zurückgebildet wird, wobei jeweils die Lochgräben (12) mindestens oberhalb der Unterkante der unteren Source/Drain-Bereiche (51) umfangende Substrathülsen (50) ausgebildet werden, – an Außenwänden (500) der Substrathülsen (50) mindestens abschnittsweise ein Gatedielektrikum (54) und eine Gateleiterstruktur (55) vorgesehen und – in einem zur Substratoberfläche (10) orientierten oberen Abschluss der Substrathülse (50) ein oberer Source/Drain-Bereich (53) ausgebildet wird.
Verfahren nach einem der Ansprüche 23 bis 25, dadurch gekennzeichznet, dass – vor dem Einbringen der Lochgräben (12) eine Schutzschicht (11) auf das Halbleitersubstrat (1) aufgebracht wird, – die Schutzschicht (11) nach Ausbilden der Leitstrukturen (71) entfernt wird, wobei die Leitstrukturen (71) jeweils in einem oberen Abschnitt freigestellt werden und – durch konformes Abscheiden und anisotropes Rückbilden eines Maskenmaterials die Leitstrukturen (71) mindestens im oberen Abschnitt umfangende Abschnitte einer Spacermaske (13, 13') erzeugt werden.
Verfahren nach einem der Ansprüche 23 bis 26, dadurch gekennzeichznet, dass vor dem Vorsehen der Gateleiterstrukturen (55) eine einen Zwischenraum zwischen den Substrathülsen (50) zwischen einer Unterkante der Substrathülsen (501) und der Kontaktunterkante (42) füllende Hilfsisolatorstruktur (61) vorgesehen wird.
Verfahren nach einem der Ansprüche 23 bis 27, dadurch gekennzeichznet, dass die Gateleiterstrukturen (55) durch konformales Abscheiden und nachfolgendes anisotropes Rückätzen eines Gateleiters ausgebildet werden.
Verfahren nach einem der Ansprüche 23 bis 28, dadurch gekennzeichznet, dass – Zwischenräume zwischen benachbarten Gateleiterstrukturen (55) mit einem Wortleitungsisolator gefüllt werden, – der Wortleitungsisolator durch einen Abtrag bis zur Substratoberfläche (10) zurückgebildet wird, wobei zwischen den Gateleiterstrukturen (55) Wortleitungsisolatorstrukturen (63) hervorgehen und – auf eine planarisierte und abschnittsweise durch die Wortleitungsisolatorstrukturen (63), die Füllstrukturen (72) und die Substrathülsen (50) gebildete Prozessfläche (10') ein Bodykontaktleiter aufgebracht wird.
Verfahren nach Anspruch 29, dadurch gekennzeichznet, dass durch Ausdiffusion aus dem Bodykontaktleiter Bodykontakte ausgebildet werden.
Verfahren nach einem der Ansprüche 29 oder 30, dadurch gekennzeichznet, dass – eine Bodykontaktstruktur (83) durch eine Lochmaske strukturiert wird, wobei jeweils einer Substrathülse (50) zugeordnete Kontaktlöcher (84) erzeugt und dabei jeweils ein Abschnitt eines oberen Abschlusses der Substrathülse (50) freigelegt wird, – durch die Kontaktlöcher (84) eine Dotierung der darunter frei liegenden Abschnitte der Substrathülsen (50) erfolgt und dadurch obere Source/Drain-Bereiche (53) der Auswahltransistoren (5) ausgebildet werden und – in den Kontaktlöchern (84) leitfähige Datenleitungskontaktstrukturen (85) vorgesehen werden.
Verfahren nach einem der Ansprüche 29 bis 31, dadurch gekennzeichznet, dass die Abscheidung des Bodykontaktleiters im Zuge einer Abscheidung eines Gateleiters für p-Kanal Transistoren außerhalb eines durch die Speicherzellen (2) gebildeten Speicherzellenfeldes erfolgt.
Verfahren nach einem der Ansprüche 23 bis 32, dadurch gekennzeichznet, dass die unteren Source/Drain-Bereiche (51) jeweils durch Ausdiffusion aus dem Elektrodenmaterial ausgebildet werden.
Verfahren nach einem der Ansprüche 23 bis 33, dadurch gekennzeichznet, dass die unteren Source/Drain-Bereiche (51) mindestens abschnittsweise aus einer vergrabenen dotierten Schicht ausgebildet werden.