JP3805624B2 - Dramセル装置およびその製造方法 - Google Patents

Dramセル装置およびその製造方法 Download PDF

Info

Publication number
JP3805624B2
JP3805624B2 JP2000572936A JP2000572936A JP3805624B2 JP 3805624 B2 JP3805624 B2 JP 3805624B2 JP 2000572936 A JP2000572936 A JP 2000572936A JP 2000572936 A JP2000572936 A JP 2000572936A JP 3805624 B2 JP3805624 B2 JP 3805624B2
Authority
JP
Japan
Prior art keywords
recess
word line
connection structure
substrate
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000572936A
Other languages
English (en)
Other versions
JP2003521103A (ja
Inventor
ヴィラー、ヨーゼフ
ホフマン、フランツ
シュレッサー、ティル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2003521103A publication Critical patent/JP2003521103A/ja
Application granted granted Critical
Publication of JP3805624B2 publication Critical patent/JP3805624B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05Making the transistor
    • H10B12/053Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
本発明は、DRAMセル装置およびその製造方法に関する。
一般的に、DRAMセル装置を製造しようとする場合、集積密度をかつてない程に高めようという努力がなされる。情報が蓄積コンデンサの電荷という形で格納されるDRAMセル装置では、情報読出し時に、電荷信号が背景ノイズに埋没しないように、蓄積コンデンサを小面積上に製造しながらも、それに充分大きい静電容量を付与するという課題が生じる。
【0002】
K.ホフマン(Hoffmann)、VLSI−Entwurf:Modelle und Schaltungen[VLSI設計:モデルおよび回路](1996)、411頁から415頁に、いわゆる折返しビット線を有するDRAMセル装置が記載されている。バルク抵抗および結合静電容量が同等であるために、互いに近接して配設されたビット線の背景ノイズは同一である。折返しビット線を有するDRAMセル装置において、蓄積コンデンサに接続されて読込まれるビット線の信号は、背景ノイズでのみ構成される隣接するビット線の信号と比較される。2つのビット線は互いに隣接しているために、背景ノイズの一部はこのようにして除去することができる。この結果、そのような差分読込み方法によって、小さい電圧変化をビット線上に生成する少量の電荷を読み出すことができる。情報の読出しに必要な蓄積コンデンサの最小静電容量は、いわゆる開放ビット線を有する、つまり折返しビット線を有しない、DRAMセル装置の場合よりも小さい。メモリセルをアドレス指定して読込むワード線は、隣接するビット線の信号を背景ノイズでのみ構成するために、隣接するビット線に接続されるいかなるメモリセルにも接続してはならない。記載されたDRAMセル装置の場合、メモリセルは、トランジスタと蓄積コンデンサで構成され、これらは互いに隣接して配設されている。第1ワード線および第2ワード線は、メモリセル上方に配設される。ワード線に沿う互いに隣接するメモリセルは、交互に第1ワード線および第2ワード線に接続される。このために、メモリセルのトランジスタおよび蓄積コンデンサは、異なるメモリセルのトランジスタおよび蓄積コンデンサが、交互に互いに隣接して、ワード線に沿って並ぶように配設される。ビット線は、ワード線に対して交差して走っている。
【0003】
T.オザキ(Ozaki)らによる、ボトル状のコンデンサを用いた1ギガビットDRAM用の0.228μm2 トレンチセル技術、IEDM(1995)661には、開放ビット線を有するDRAMセル装置が記載されている。メモリセルは、平面トランジスタおよびそれに直列に接続される蓄積コンデンサで構成されている。共通ソース/ドレイン領域を有する2つの平面トランジスタは、2つの各々の蓄積コンデンサ間に配設され、その蓄積ノードは基板の凹部に配設されている。蓄積コンデンサの静電容量を大きくするために、まず凹部の上部領域が形成され、その領域の側壁は酸化物で形成される。その後、この酸化物は凹部底面で除去され、凹部はさらに深くなり、それによって凹部の下部領域が形成される。凹部の下部領域は、湿式エッチング処理によって拡張され、その結果、凹部の下部領域の断面は、上部の断面より大きくなる。凹部の下部領域を拡張することで、凹部面を覆うコンデンサ誘電体の表面面積が大きくなり、これに伴って蓄積コンデンサの静電容量が大きくなる。
【0004】
EP第0852396号には、DRAMセル装置が記載されており、ここでは、集積密度を高めるために、メモリセルのトランジスタは、メモリセルの蓄積コンデンサ上方に配設されている。メモリセルの活性領域は、各々、基板に配設された絶縁構造体で取り囲まれている。凹部は、基板において各メモリセルに形成され、蓄積コンデンサの蓄積ノードは前記凹部の下部領域に配設され、トランジスタのゲート電極は前記凹部の上部領域に配設されている。トランジスタの上部ソース/ドレイン領域、チャネル領域、および下部ソース/ドレイン領域は、基板に積層配設されている。下部ソース/ドレイン領域は、凹部の第1側壁において蓄積ノードに接続されている。絶縁構造体は、凹部の(第1側壁に対向する)第2側壁に隣接しており、その結果、ここでは、蓄積ノードは基板に隣接しない。蓄積コンデンサのコンデンサ電極は、ドーパントを基板内に添加拡散させることによって形成されている。T.オザキら(上記参照)による刊行物にあるように、凹部の下部領域は、この場合にも拡張されている。ビット線は上部ソース/ドレイン領域に隣接し、基板上方を走っている。ゲート電極は、ゲート誘電体および絶縁構造体によって、基板およびビット線から絶縁されている。ゲート電極は、ビット線上方を走っているワード線に隣接している。
【0005】
本発明は、折返しビット線を有し、そのワード線およびビット線は、高い導電性を有し、また同時に大きい集積密度を有するDRAMセル装置を規定する上での課題に基づいている。さらに本発明は、その製造方法を規定するものである。
【0006】
この課題は、メモリセルが、基板においてy軸に平行を走っている列とx軸に平行に走っている行に配設されているDRAMセル装置によって解決されている。列のメモリセルは、ビット線に接続され、このビット線は基板の主面上方を走っている。行のメモリセルは、交互に第1ワード線および第2ワード線に接続されている。さらに、メモリセルは、各々柱状の接続構造体で構成されている。第1ワード線の第1部分は、各々y方向、すなわちy軸の正方向に、第1ワード線が接続されているメモリセルの接続構造体の1つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第1ワード線の第2部分は、帯状であり、主面上方を走っているが基本的にはx軸に平行に走っており、上方から第1ワード線の第1部分に隣接している。第1ワード線の側壁には、絶縁スペーサが設けられる。第2ワード線の第1部分は、互いに隣接するメモリセルの第1ワード線のスペーサ間に配設されている。第2ワード線の第1部分は、各々、y方向とは逆方向に、つまりy軸の負方向に、第2ワード線が接続されているメモリセルの接続構造体の1つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第2ワード線の第2部分は、帯状であり、主面上方を走っているが基本的にはx軸に平行に走っており、上方から第2ワード線の第1部分に隣接し、第1ワード線およびビット線上方に配設されている。第1ワード線および第2ワード線は行と部分的に重なっている。
【0007】
さらに、この課題は、メモリセルが、y軸に平行に走っている列とx軸に平行に走っている行に形成されるDRAMセル装置の製造方法によって解決される。柱状の接続構造体は、各々、メモリセルに形成される。各々列のメモリセルに接続されるビット線が形成される。第1絶縁層は、メモリセルの接続構造体上に形成される。第1コンタクトホールは、第1絶縁層に形成され、第1コンタクトホールが接続構造体に対してy方向にずれた状態で配設されるように、行のメモリセルの各第2接続構造体の一部を剥き出しにする。導電性材料が成膜され、その結果、第1コンタクトホールは、第1ワード線の第1部分で満たされる。第2絶縁層が成膜される。導電性材料および第2絶縁層はパターン形成され、それによって、帯状の第1ワード線の第2部分が形成されるが、これは基本的にx軸に平行に走っており、第1ワード線の第1部分に上方から隣接し、第2絶縁層によって覆われている。第1ワード線の側壁には、絶縁スペーサが設けられる。第1絶縁層は、第2絶縁層およびスペーサに対して選択的にエッチングされ、その結果、接続構造体に対してy方向とは逆にずれた状態で配設される第2コンタクトホールが形成されるように、残る接続構造体の一部が剥き出しにされる。導電性材料が成膜され、その結果、第2コンタクトホールは、第2ワード線の第1部分で満たされ、互いに隣接する第1ワード線のスペーサ間に配設される。導電性材料がパターン形成され、それによって、帯状の第2ワード線の第2部分が形成されるが、これは基本的にx軸に平行に走っており、第2ワード線の第1部分に上方から隣接し、また第1ワード線およびビット線上方に配設される。
【0008】
導電性が大きい材料、例えば、WSi、TiSi、MoSi、CoSi,TaSiは、半導体基板上方に成膜するのが好ましいが、この理由は、一方ではこれらの材料が、例えば半導体基板内の凹部のために不完全な状態すなわち不均一に形成された端部を覆うためであり、また他方では、半導体基板の汚染を避けるために、これらの材料は半導体基板から離れて配設すべきであるためである。さらに、これによって、(成膜によって生じる)基板表面の機械的な歪みあるいは損傷が回避される。ビット線と、第1ワード線および第2ワード線の第2部分は、両方共基板上方を走っているため、導電性の大きい材料を含むことができる。さらにまた、マスクを用いたエッチング処理により導電性材料から成る層あるいは層列をパターン形成することによって、ビット線およびワード線は、DRAMセル装置の周辺トランジスタのゲート電極として同時に形成してもよい。この場合、ビット線およびワード線は、いわゆる平面構造を有する。
【0009】
行のメモリセルは、交互に第1ワード線および第2ワード線と接続され、ビット線は、各々、列のメモリセルを互いに接続するために、互いに隣接するビット線に接続されると同時に同じワード線に接続されるような2つのメモリセルはない。このように、DRAMセル装置は、折返しビット線を有する。
【0010】
DRAMセル装置が、大きい集積密度を有することができるのは、薄い水平断面、つまり主面に平行な断面で形成できるスペーサのみによって、第1ワード線を第2ワード線から横方向に分離できるためである。
【0011】
ビット線およびワード線は、メモリセル形成の後に形成してもよい。このことの利点は、例えばDRAMセル装置の他の部分における汚染原因となり得る高温処理工程の適用後に、金属製のビット線およびワード線の形成を可能にし、汚染を回避できることである。例として、Ti、TiN、およびWで構成される層列は、ワード線およびビット線を形成するためにパターン形成してもよい。
【0012】
ワード線を形成する場合、接続構造体のアライメント誤差の影響を受けることはない。ワード線で広範にセルフアライメントされた接続構造体のコンタクト接続によって、DRAMセル装置は、高い集積密度を有することができる。第1ワード線および第2ワード線を形成するためのフォトレジストマスクのアライメントによって保証される必要があるのは、接続構造体が部分的に重なることだけであるが、これは、エッチングが選択的に、スペーサおよび第2絶縁層に対して、第2ワード線を形成中に行われるためであり、その結果、第2ワード線用のコンタクトホールは、第1ワード線においてもまた隣接しても、形成することができない。アライメント誤差は、接続構造体幅の3分の1までが好ましい。
【0013】
アライメント誤差の影響がないために、DRAMセル装置は、高い集積密度で形成できる。第1ワード線の幅は、DRAMセル装置製造技術で製造できる最小形状寸法Fであるのが好ましい。同様のことが、第2ワード線、互いに隣接する第1ワード線間の距離、互いに隣接する第2ワード線間の距離、および接続構造体の幅に対して言える。同様に、ビット線の幅および互いの距離をFとすることができる。従って、DRAMセル装置の平面図において、第1ワード線および第2ワード線は、間隔を空けず、他の線に直接隣接して、あるいは、部分的に重なり合って、交互に配設される。メモリセルは面積が4F2 となるように形成することができる。
【0014】
接続構造体は、基板の主面上方に突き出てもよい。この場合、接続構造体の側壁には、さらに絶縁スペーサが設けられ、この絶縁スペーサ間には、ビット線の第1部分が隣接する。ビット線の第2部分は、ビット線の第1部分間に配設され、ビット線の第1部分よりもさらに大きい幅を有する。ビット線は主面に隣接し、各々、x方向において互いに隣接する接続構造体間を走っている。このことによる利点は、ビット線が、接続構造体間において広範にセルフアライメントされた状態で形成できるということである。このために、さらにスペーサが設けられた接続構造体を取り囲む絶縁体が形成される。列に平行に走る形状を有し、また各々列のメモリセルの接続構造体と部分的に重なる帯状のマスクを用いることで、溝部が絶縁体に形成され、スペーサおよび第1絶縁層に対してエッチングが選択的に行われる。その後、導電性材料が成膜され、絶縁体が剥き出しになるまで除去され、その結果、ビット線が溝部に形成され、前記ビット線は接続構造体と重なることはない。このことの利点は、もしこれ以外の方法であれば接続構造体の有効断面が減少し、これによって、接続構造体とワード線との重なり部分が減少する結果となることである。
【0015】
本発明の範囲内には、メモリセルが、トランジスタおよびそれに直列に接続された蓄積コンデンサで構成されることが含まれる。
集積密度を高めるために、トランジスタが垂直トランジスタとして構成され、その結果、上部ソース/ドレイン領域がチャネル領域上方に配設され、そのチャネル領域はトランジスタの下部ソース/ドレイン領域上方に配設されると都合がよい。
【0016】
さらに集積密度を高めるために、トランジスタおよび蓄積コンデンサが、一方が他方の上方に配設されると都合がよい。
本発明の範囲内には、上部ソース/ドレイン領域がビット線に接続されることが含まれる。接続構造体は、トランジスタのゲート電極に接続される。
【0017】
凹部は、基板内においてメモリセルに設けられてもよく、蓄積コンデンサの蓄積ノードは、前記凹部の下部領域に配設され、接続構造体は、前記凹部の上部領域に配設される。凹部の下部領域面には、コンデンサ誘電体が設けられる。蓄積ノードは、接続構造体から電気的に絶縁される。凹部の上部領域においては、少なくとも凹部の第1側壁には、ゲート誘電体が設けられる。接続構造体の一部は、少なくとも第1側壁に配設され、トランジスタのゲート誘電体として機能することができる。上部ソース/ドレイン領域は、基板の主面上に配設され、x方向において互いに隣接する2つの凹部に隣接する。
【0018】
そのようなDRAMセル装置を製造するために、コンデンサ誘電体を形成した後、凹部は導電性材料で中位高さに達するまで満たされる。そのために、導電性材料は、成膜され、化学機械的研磨によって平坦化され、そして高さが中位になるまでエッチバックすることができる。その後、コンデンサ誘電体の剥き出しにされた部分を除去し、その結果、凹部面には、中位高さを超えないようにコンデンサ誘電体が設けられる。その後、凹部は、さらに導電性材料によって下部領域に位置する上位高さに達するまで満たされ、その結果、導電性材料は、中位高さと上位高さの間の基板と隣接する。凹部内の導電性材料は、蓄積ノードを形成する。ゲート誘電体は、この蓄積ノードを覆うように形成される。またもう一つの選択肢として、絶縁材料が、まず蓄積ノードに形成され、続いてゲート誘電体の成長が行われる。そして、接続構造が、凹部の上部領域に形成される。ゲート誘電体あるいは絶縁材料によって、接続構造が蓄積ノードから分離される。
【0019】
凹部が層列に形成されることは、本発明の範囲に含まれ、その結果、下部ソース/ドレイン領域、チャネル領域、および上部ソース/ドレイン領域は、層列の層から形成される。
【0020】
下部ソース/ドレイン領域は、上位高さと中位高さの間の蓄積ノードから基板内に熱処理工程によって拡散するドーパントによって形成されるのが好ましい。その結果、下部ソース/ドレイン領域は、凹部のみに隣接し、その結果、異なるトランジスタのチャネル領域は、互いに電気的に接続される。このことの都合がよい点は、浮体効果がこの方法で避けられることである。
【0021】
中位高さを超えるコンデンサ誘電体の剥き出し部分を除去する前にマスクをかぶせると都合がよく、このマスクによって、凹部の(第1側壁と対向する)第2側壁が覆われる。その結果、コンデンサ誘電体は第2側側壁上に残り、その結果、蓄積ノードは、中位高さと上位高さ間の第1側壁でのみ基板と隣接する。この場合、関連する蓄積ノード間で漏れ電流が発生することなく、互いに隣接する凹部の第2側壁と第1側壁の間の距離が減少する。従って、DRAMセル装置の集積密度が高められる。蓄積ノードを形成した後、上位高さを超えて第2側壁上に配設されるコンデンサ誘電体の剥き出し部分が除去される。
【0022】
上部ソース/ドレイン領域は、不純物が添加された基板の層をパターン形成することによって形成することができ、前記層は主面に隣接する。一方では、パターン形成は、凹部を形成することによって行われる。他方、絶縁構造体は、y方向において互いに隣接する上部ソース/ドレイン領域間に形成される。絶縁構造体は、さらに溝部を基板に形成することによって形成してもよいが、この溝部は行に平行に走り、また凹部間に配設されるものである。そして、さらに溝部は、絶縁材料で満たされる。
【0023】
もう一つの選択肢として、上部ソース/ドレイン領域は、凹部および絶縁構造体を形成した後、イオン注入処理を行うことによって形成することができる。
凹部は、セルフアライメントにより、絶縁構造体を形成し、次に帯状マスクを用いて基板を絶縁構造体に対して選択的にエッチングすることによって絶縁構造体間に形成してもよく、マスク帯は、絶縁構造体に対して交差する方向に走らせる。
【0024】
凹部のゲート電極が隣接する凹部のトランジスタを駆動することを防止するために、ゲート誘電体よりも厚い絶縁構造体が、凹部の第2側壁上に配設されると都合がよい。集積密度を高めるために、ここで、絶縁構造体が基板内にではなく、凹部の上部領域に配設されると都合がよい。絶縁構造体を形成するために、まず接続構造は、ゲート誘電体を形成して、次に導電性材料を成膜して、それを凹部の第2側壁を覆うマスクを用いて、パターン形成することによって形成してもよい。接続構造は、凹部の第1側壁上に配設され、凹部を完全には満たさない。絶縁構造体は、絶縁材料を成膜して、それをエッチバックすることによって形成する。
【0025】
コンデンサ誘電体が、次のような第1部分および第2部分を有すると都合がよいが、ここで第1部分は、凹部の下部領域面を中位高さ下方に位置する下位高さに達するまで覆い、また第2部分は、第1部分よりも厚く、下位高さと中位高さの間の凹部面を覆う。選択する導電性の種類によって、pnp接合あるいはnpn接合が、下部ソース/ドレイン領域、基板およびコンデンサ電極によって形成され、蓄積ノードによって駆動されるその接合部には漏れ電流が発生する可能性がある。従って、コンデンサ誘電体が、特にコンデンサ電極と第2ソース/ドレイン領域の間で厚い場合は、蓄積ノードによってその接合が駆動されることがなくなり、漏れ電流が回避される。そのために、凹部を形成した後、コンデンサ誘電体の第1部分が全面に渡り形成される。凹部は導電性材料によって中位高さ下方に位置する下位高さに達するまで満たされる。続いて、コンデンサ誘電体の第1部分の剥き出しにされた部分が除去される。まず、コンデンサ誘電体の第2部分が、全面にわたり形成され、異方性エッチングによって導電性材料表面から除去される。さらに凹部は、導電性材料を成膜することによって、中位高さに達するまで満たされる。そして、上述したように手順を継続する。
【0026】
コンデンサのコンデンサ電極は、基板に配設され、コンデンサ誘電体に隣接する。コンデンサ電極は、全てのコンデンサに共通の不純物が添加された基板層として構成してもよい。不純物が添加された層は、例えば、エピタキシャル成長あるいはイオン注入処理を行った後にメモリセルを形成することによって形成してもよい。また別の方法として、ドーパント源を凹部に導入して、そのドーパント源からドーパントが基板内に拡散し、そこに不純物が添加された層が熱処理工程で形成される。
【0027】
ドーパント源は、例えば、砒素ガラスである。凹部を形成した後、砒素ガラスが成膜され、その結果、凹部面が覆われる。砒素ガラスで形成された凹部の下部領域は、例えば、フォトレジストで満たされる。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストを除去した後、保護酸化物を成長すると都合がよい。保護酸化物によって、砒素が後続の熱処理工程中に気化することを防止し、この間、砒素は砒素ガラスから基板中に拡散する。コンデンサ電極は、基板の砒素が添加された部分として形成され、これによって凹部の下部領域が取り囲まれる。
【0028】
第1側壁が上部領域において平坦であり、下部領域面が湾曲していると都合がよい。熱酸化によって行われるゲート誘電体の成長は、基板の結晶構造に対する第1側壁の方位に依存する。第1側壁が平坦である場合は、ゲート誘電体は均質に成長できるが、これは平坦面が、湾曲面とは異なり、結晶構造に対して決められた方位を有するためである。ゲート誘電体が均質な厚さを有するトランジスタの制御特性は、従来の平面トランジスタ特性に相当し、特に高い閾値以下の相互コンダクタンスを有する。コンデンサ誘電体の一部が、熱酸化によって、端部を有する面上に成長される場合、酸化物は端部で特に薄くなってしまう。従って、漏れ電流が端部領域で生じる可能性がある。従って、コンデンサ誘電体が、端部のない面で形成されると都合がよい。コンデンサ誘電体が、材料を成膜することによって形成される場合であっても、電場歪みが端部で生じ、それによってコンデンサの降伏電圧が減少する可能性があるため、この面における端部は好ましくない影響を及ぼす。
【0029】
本発明の範囲内には、上部領域が下部領域の断面よりも大きい矩形断面を基本的に有し、基本的に円形あるいは楕円形であることが含まれる。そのために、凹部の上部領域を形成した後、補助スペーサが、凹部上で、材料を成膜して、それを異方的にエッチバックすることによって形成される。補助スペーサは、等方性エッチング処理によって丸みをつけられ、その結果、凹部底面の剥き出しにされた部分は角部のない周縁部を有する。続いて、凹部の下部領域は、補助スペーサに対して異方性エッチングによって選択的に形成される。
【0030】
蓄積コンデンサの静電容量を大きくするために、引き続き凹部の下部領域が、基板を等方的にエッチングすることによって拡張されると都合がよいが、これにより、この断面が拡張される。このことによって、下部領域面が大きくなり、その上にコンデンサ誘電体が配設され、その結果、蓄積コンデンサの静電容量が大きくなる。
【0031】
エッチング処理の選択性に限界があることを考慮して、凹部が形成された後、絶縁構造体の上面が主面下方に位置する状況を防ぐ方法について以下に述べる。絶縁構造体が形成される前に、第1材料から成る下部層は主面に形成され、第2材料から成る上部層は前記下部層上に形成される。続いて、絶縁構造体が形成され、第1材料がさらに溝部を満たすために用いられる。絶縁構造体の上面は、主面上方に位置するが、下部層の上面より方に位置する。下部層が剥き出しにされるまで第2材料が成膜され、また平坦化されることによって、第2材料から成る補助構造体が、絶縁構造体上方に形成される。その後、帯状マスクを用いて、まず第1材料を第2材料に対して選択的にエッチングすることによって凹部が形成され、その結果、補助構造によって絶縁構造体が保護されるために、絶縁構造体の上面は、不変的に主面上方に位置する。続いて、凹部は、基板の剥き出し部分をエッチングすることによって形成され、絶縁構造体および下部層はマスクとして機能する。この場合、エッチング処理の選択性に限界があることを考慮して、凹部が形成された後の下部層の厚さが充分大きいためにその上面は主面下方には位置しない絶縁構造体および下部層が除去される。
【0032】
ゲート誘電体を熱酸化によって形成するために、基板には、珪素および/あるいはゲルマニウムが含まれてもよく、単結晶であるのが好ましい。
ビット線およびワード線は、複数層で形成してもよい。例として、各々、不純物が添加されたポリシリコンから成る下部層を設け、その上方に、より導電性が高い材料、例えば珪化物あるいは金属から成る層を設ける。
【0033】
本発明の例示の実施例について、以下においてさらに詳細に、図を参照して説明する。
これらの図は、縮尺は正確でない。
例示の実施例において、珪素から成るp型不純物が添加された基板Sは、開始材料として設けられるが、これには基板Sの主面Hに隣接する層において、濃度約1018cm-3の不純物が添加されている。主面H上に、SiO2 から成り、厚さ約20nmの第1層1が成膜され、その上面に、珪素窒化物から成り、厚さ約100nmの第2層2が成膜され、その上面に、SiO2 から成り、厚さ約800nmの第3層3が成膜され、さらにその上面に、珪素窒化物から成り、厚さ約100nmの第4層4が成膜される(図1aを参照)。
【0034】
帯状第1フォトレジストマスク(図示せず)を用いて、第4層4、第3層3、第2層2、第1層1、および基板Sは、異方的にエッチングされ、その結果、第1溝部が基板Sに形成され、前記溝部は、深さ約300nm、幅約100nm、および互いの距離約100nmである。好ましい腐食液は、例えば、CF4 、CHF3 、C2 6 、およびHBrであり、これらはエッチングされる材料に応じて組み合わせられる。
【0035】
絶縁構造体Tは、第1溝部に、SiO2 によって、厚さ約200nmに共形するように成膜され、第4層4の上面が剥き出しになるまで化学機械的研磨により平坦化されることによって形成される。その後、SiO2 は、珪素窒化物に対して選択的にエッチバックされ、その結果、絶縁構造体Tの上面は、第3層3の上面の下方に位置するようになる(図1aを参照)。
【0036】
その後、珪素窒化物が成膜され、第3層3の上面が剥き出しになるまで、化学機械的研磨によって平坦化される。このようにして、珪素窒化物から成る補助構造体Qは、絶縁構造体Tの上方に配設される(図1bを参照)。
【0037】
帯状第2フォトレジストマスクP2(図2aを参照)を用いて、その帯は第1フォトレジストマスクの帯に対して交差して走っているが、SiO2 は、第2層2が部分的に剥き出しになるまで、例えば、C2 8 やCOを用いて、珪素窒化物に対して選択的にエッチングされる。続いて、珪素窒化物がエッチングされ、その結果、補助構造体Qおよび第2層2の剥き出しにされた部分が除去される。珪素をSiO2 に対して選択的にエッチングすることによって、エッチング処理の選択性に限界があることを考慮して、まず、第1層1が部分的にエッチングで取り除かれ、そして凹部Vの上部領域が形成される。この場合、絶縁構造体Tおよび第3層3は厚膜マスクとして機能する。凹部Vの上部領域は、基板Sにおいて深さ約300nmを有し、断面は主面Hに対して平行であり、形状は正方形であり、その寸法は約100nmである。互いに隣接する凹部V間の距離は、互いの間で、約100nmである(図2aおよび2bを参照)。
【0038】
補助スペーサFは、凹部Vにおいて、SiO2 によって、厚さ約30nmに成膜され、異方的にエッチバックされることによって形成される(図2aおよび2bを参照)。凹部底面の剥き出しにされた部分は、基本的に正方形であり、側面長は約40nmである。
【0039】
続いて、補助スペーサfを丸めるために、等方性エッチバックが、例えば、腐食液としてCF4 を用いて行われる(図3を参照)。凹部V底面の剥き出しにされた部分は、基本的に円形であり、直径は約100nmである。
【0040】
その後、珪素は、SiO2 に対して選択的に、例えばHBrを用いて、異方的にエッチングされ、それによって、凹部Vの下部領域が形成され、これは、補助スペーサfがマスクとして機能するために、円形状の水平断面を有する。ここで凹部Vの深さは約7μmである(図4参照)。絶縁構造体Tおよび第3層3は、エッチング処理工程中、厚膜マスクとして機能する。
【0041】
凹部Vの上部領域は、各々4つの側方の第1面F1を有する。凹部Vの下部領域は、湾曲した第2面F2を有する。凹部Vの下部領域の水平断面、すなわち主面Hに対して平行な断面は、湾曲した周縁部を有する。基板Sの一部は、特に、凹部Vの上部領域の角部に配設されが、これは補助スペーサfによって少なくとも角部が覆われ、その結果、そこで、より深部までエッチングが行われないためである。
【0042】
コンデンサのコンデンサ電極Eを形成するために、砒素ガラスが厚さ約10nmに成膜される。砒素ガラスを設けられた凹部Vはフォトレジストによって、主面Hの下方で約1μmの高さhに達するまで満たされる(図4参照)。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストが除去された後、保護酸化物(図示せず)が成長される。この保護酸化物によって、引き続き約1000℃で行う熱処理工程中に、砒素の気化が防止され、この間、砒素は砒素ガラスから基板S中に拡散する。その結果、コンデンサ電極Eは、基板Sの砒素不純物が添加された部分として形成され、これによって凹部Vの下部領域が取り囲まれる(図4参照)。続いて、保護酸化物および補助スペーサfは、希釈フッ化水素酸を用いて除去される。
【0043】
コンデンサ誘電体の第1部分d1を形成するために、凹部V面には、珪素窒化物が設けられ、この珪素窒化物は引き続き部分的に酸化され、その結果、コンデンサ誘電体の第1部分d1は、酸化物当量厚さ約3nmを有するいわゆるNO層として形成される(図4参照)。
【0044】
コンデンサの蓄積ノードKを形成するために、原位置不純物添加ポリシリコンが、厚さ約100nmに成膜され、化学機械的研磨によって平坦化されて第2層2が剥き出しにされる。この処理工程において、第3層3が除去され、絶縁構造体Tがわずかに除去される。その後、ポリシリコンは、異方性エッチングによって、深さが1.1μmに達するまで、主面H下方にエッチバックされ、その結果、凹部Vは、ポリシリコンによって、下位高さuに達するまで満たされる(図4参照)。コンデンサ誘電体の第1部分d1の剥き出しにされた部分は、例えば、フッ化水素酸を用いて除去される。
【0045】
スペーサ型のコンデンサ誘電体の第2部分d2を凹部Vに形成するために、SiO2 が、厚さ約15nmに成膜され、異方的にエッチバックされる(図4参照)。コンデンサ誘電体の第2部分d2は、第1部分d1よりも厚い。
【0046】
蓄積ノードKは、原位置不純物添加ポリシリコンを、厚さ約100nmに成膜して、続いてそれを深さ約250nmに達するまで、主面H下方にエッチバックすることによって拡張される。凹部Vは、ポリシリコンによって、中位高さmに達するまで満たされる(図4参照)。
【0047】
多層第3フォトレジストマスクP3(図4参照)を用いて、コンデンサ誘電体の第2部分d2の一部が除去される。凹部Vの第1側壁上において、コンデンサ誘電体の第2部分d2は、下位高さuから中位高さmまで延在している。
【0048】
その後、原位置不純物添加ポリシリコンは、厚さ約100nmに成膜され、化学機械的研磨によって平坦化され、第2層2が剥き出しにされる。
第1層1の下方において、垂直トランジスタの上部ソース/ドレイン領域S/D1は、n型不純物イオンを基板Sにイオン注入することによって形成されるが、前記ソース/ドレイン領域の厚さは約30nmとなる。絶縁構造体Tおよび凹部Vのために、上部ソース/ドレイン領域S/D1は、正方形の水平断面を有しており、側面長は約100nmである。互いに隣接する上部ソース/ドレイン領域S/D1は、互いに、絶縁構造体Tあるいは凹部Vによって分離されている。
【0049】
続いて、ポリシリコンは、深さが約200nmに達するまで、主面H下方にエッチバックされ、その結果、蓄積ノードKはさらに厚くなる。凹部Vは、ポリシリコンによって、上位高さHに達するまで満たされる(図5a参照)。蓄積ノードKは、基板Sに、中位高さmと上位高さo間にある凹部Vの第1側壁において隣接している。蓄積ノードKの上部は、凹部Vの上部領域に配設される。熱処理工程によって、ドーパントが、蓄積ノードKから基板S中に拡散し、それによって、トランジスタの下部ソース/ドレイン領域S/D2が形成され、この領域は、中位高さmと上位高さoの間の領域において凹部Vの第1側壁に隣接する。
【0050】
続いて、第2層2は、例えば、熱燐酸を腐食液として除去される。
熱酸化によって、ゲート誘電体Gdは、凹部Vの上部領域の側壁上で、主面H上、および蓄積ノードK上に形成される(図5a参照)。
続いて、原位置不純物添加ポリシリコンから成る第5層5は、厚さ約60nmに成膜され、それによって、凹部Vの上部領域が満たされる。珪素窒化物から成り、厚さ約100nmを有する第6層6は、その面上に成膜される。
【0051】
その後、凹部Vを覆わない第4フォトレジストマスクを用いて、第6層6および第5層5がパターン形成されるが、その結果、接続構造体Aは、第5層から、凹部Vの上部領域において形成され、前記接続構造は、主面H上方に約200nm突き出し、第6層6によって覆われる(図5aおよび5b参照)。接続構造体Aは正方形の水平断面を有し、その側面長は約100nmである。
【0052】
第1スペーサSp1を接続構造体Aの側壁上に形成するために、珪素窒化物は、厚さ約20nmに成膜され、またエッチバックされて主面H上のゲート誘電体Gdが剥き出しにされる。SiO2 が厚さ約200nmに共形成膜され、化学機械的研磨を行って、第6層6が剥き出しにされることによって、第1絶縁体I1が形成され、これによって第1スペーサSp1が設けられた接続構造体Aが取り囲まれる(図5a参照)。
【0053】
帯状第5フォトレジストマスク(図示せず)を用いて、その帯は絶縁構造体Tに対して交差して走っており、約100nmの幅を有し、互いの距離は約100nmであり、少なくとも部分的に接続構造と重なるが、SiO2 は珪素窒化物に対して選択的にエッチングされ、その結果、帯状第2溝部は、主面Hの一部が剥き出しにされるまで第1絶縁体I1において形成される。帯状第2溝部において、ビット線は、不純物が添加されたポリシリコンから成り、厚さ約15nmのn型不純物が添加された第7層7を成膜することによって形成される。その後、タングステン珪化物から成る第8層8は、厚さ約60nmに成膜され、それによって、帯状第2溝部が満たされ、第6層6が剥き出しにされるまで化学機械的研磨によって平坦化される。ビット線は、第7層7および第8層8によって形成される(図6a参照)。エッチバック処理の結果、ビット線の上面は、第1絶縁体I1の上面下方に位置する。続く約800℃での熱処理工程によって、ドーパントが第7層7で活性化される。ビット線は第1部分を有し、この第1部分は、互いに隣接する接続構造体Aの第1スペーサSp1間に隣接し、約60nmの幅を有する。ビット線の第2部分は、ビット線の第1部分間に配設され、約100nmの幅を有する(図6b参照)。ビット線が接続構造体A間に形成される際のアライメント誤差に対する感度は低いが、これはエッチングが第1スペーサSp1に対して、また第6層6に対して選択的に行われるためである。
【0054】
その後、SiO2 が、成膜され、第6層6が剥き出しにされるまで、化学機械的研磨によって平坦化される。この処理工程において、第1絶縁体I1は、それによってビット線が覆われるように延在する(図6a参照)。
【0055】
接続構造体Aの領域を覆わない(図7b参照)、第6フォトレジストマスクを用いて、第1コンタクトホールが第6層6に形成され、このコンタクトホールによって、行のメモリセルにおける各第2接続構造体Aの一部が、第1コンタクトホールが接続構造体Aに対してy方向にずれた状態で配設されるように剥き出しにされる。この場合、エッチングは、第1絶縁体I1に対して、また例えばCHF3 を腐食液として用いて珪素に対して選択的に行われる。
【0056】
第1ワード線を形成するために、ポリシリコンから成り、約60nmの厚さを有する原位置不純物添加第9層9が成膜され、また、タングステン珪化物から成り、約50nmの厚さを有する第10層10がその上面に成膜される。SiO2 から成り、約50nmの厚さを有する絶縁第11層11が、第10層10の上面に成膜される。それによって、第1コンタクトホールは、導電性材料で満たされる。帯状第7フォトレジストマスクを用いて、その帯は絶縁構造体Tに対して平行に走っており、幅は約100nm、互いの距離は約100nm、また少なくとも部分的に第1コンタクトホールに重なるものであるが、第1絶縁体I1が剥き出しになるまで、第11層11、第10層10、および第9層9がパターン形成される。第1ワード線は、第9層9および第10層10によって形成される(図7a参照)。
【0057】
第1ワード線は、第1部分を有し、この第1部分は第1コンタクトホールに配設され、帯状断面を有する第1ワード線の第2部分に隣接する。
第2スペーサSp2は、第1ワード線の第2部分の側壁上に、SiO2 を厚さ約18nmに成膜して、引き続きそれをエッチバックすることによって形成される。
【0058】
第2絶縁体I2を形成するために、珪素窒化物が厚さ約100nmに成膜され、平坦面が形成されるまで、化学機械的研磨によって平坦化される(図7a参照)。
【0059】
帯状第8フォトレジストマスクP´を用いて、その帯は幅が約300nm、互いの距離は約100nm、絶縁構造体Tに対して交差する方向に走っており、また第1ワード線が接触する接続構造体Aの上方に配設されるものであるが、珪素窒化物は、第1ワード線が接触しない接続構造体Aが部分的に剥き出しにされるまで、SiO2 および例えばCHF3 を用いて珪素に対して選択的にエッチングされる(図8参照)。それによって、接続構造体Aに対してy方向とは逆にずれた状態で配設される第2コンタクトホールは、第2絶縁体I2に形成される。第2コンタクトホールは、エッチングが、第2スペーサSp2に対して、また第11層11に対して選択的に行われるために、セルフアライメントにより第1ワード線の第2部分間に形成される。
【0060】
第2ワード線を形成するために、ポリシリコンから成り、約60nmの厚さを有する原位置不純物添加第12層12が成膜され、また、タングステン珪化物から成り、約50nmの厚さを有する第13層13がその上面に成膜される(図9a参照)。珪素窒化物から成り、約50nmの厚さを有する第14層14がその上面に成膜される。それによって、第2コンタクトホールは、導電性材料で満たされ、その結果、第2ワード線の第1部分が形成される(図9b参照)。帯状第9フォトレジストマスクを用いて、その帯は幅約100nm、互いの距離約100nm、絶縁構造体Tに対して平行に走っており、また第2コンタクトホールに部分的に重ならないものであるが、第1絶縁体I2が剥き出しにされるまで、第12層12、第13層13、および第14層14がエッチングされる。その結果、帯状断面を有する第2ワード線の第2部分は、第12層12および第13層13から、第1ワード線上方に形成される(図9a、9b、9c参照)。
【0061】
第3スペーサSp3を形成するために、珪素窒化物が、厚さ約18nmに成膜され、エッチバックされ、その結果、第2ワード線は、第3スペーサSp3および第14層14によって封止される(図9a、9b参照)。
【0062】
折返しビット線を有するDRAMセル装置は、例示の実施例において、形成される。メモリセルは、この垂直トランジスタの1つおよびコンデンサの1つで構成され、トランジスタと直列に接続され、面積は4F2 である。ここで、Fは100nmである。各メモリセルは、このビット線の1つ、また第1あるいは第2ワード線の1つに接続される。メモリセルは、y軸yに平行に走っている列、およびx軸xに平行に走っている行に配設され、この列はビット線に平行に走っており、その行はワード線に平行に走っている。
【0063】
第1ワード線の第1部分は、行に沿って、接続構造体Aの各第2接続構造体と部分的に重なり、各々、対応する接続構造体Aに対してy方向にずれた状態で配設される。第2ワード線の第1部分は、残る接続構造体Aと部分的に重なり、各々、対応する接続構造体Aに対してy方向とは逆の方向にずれた状態で配設される。
【0064】
凹部Vの上部領域の第1側壁上に配設される接続構造体Aの一部は、トランジスタのゲート電極として機能する。
トランジスタのチャネル領域は、基板Sの一部であり、上部ソース/ドレイン領域S/D1と下部ソース/ドレイン領域S/D2の間に配設される。トランジスタのチャネル領域は、互いに接続され、その結果、浮体効果が回避される。
【0065】
例示の実施例には、本発明の範囲内に同様に含まれる多くの考え得る変形例がある。従って、層、凹部、構造体、およびスペーサの寸法は、各々の要求に適応させてよい。同様のことが、ドーパント濃度および材料の選定にも適用される。従って、ワード線およびビット線にもまた、例示の実施例で言及したものとは異なる導電性材料が含まれてもよい。
【図面の簡単な説明】
【図1a】 第1層、第2層、第3層、第4層、および絶縁構造体が形成された後の基板を通した断面図を示す。
【図1b】 第4層が除去され補助構造が形成された後の図1aの断面図を示す。
【図2a】 凹部の上部領域および補助スペーサが形成された後における基板の図1bの平面図を示し、さらに、第2フォトレジストマスクの位置を示す。
【図2b】 図1aの断面に垂直な、処理工程後の基板を通した図2aの断面図を示す。
【図3】 補助スペーサが丸められた後の図2aの平面図を示す。
【図4】 凹部の下部領域、コンデンサ誘電体、蓄積ノード、および第3フォトレジストマスクが形成された後の図2bの断面図を示す。
【図5a】 蓄積ノードが拡張され、トランジスタの上部ソース/ドレイン領域および下部ソース/ドレイン領域、ゲート誘電体、接続構造体、第6層、第1スペーサ、および第1絶縁体が形成された後の図4の断面図を示す。
【図5b】 接続構造、第1スペーサ、上部ソース/ドレイン領域、および絶縁構造体を示す図2aの平面図を示す。
【図6a】 ビット線を形成する第7層および第8層が形成された後の図5aの断面図を示す。
【図6b】 接続構造、第1スペーサ、ビット線上方に配設されない第1絶縁体の一部、第8層下方に配設されない第7層の一部、および第8層を示す図2aの平面図を示す。
【図7a】 図6aの処理工程後の、また第1ワード線を形成する第9層および第10層、また第11層、第2スペーサ、および第2絶縁体が形成された後の図1の断面図を示す。
【図7b】 接続構造、第1スペーサ、および第6フォトレジストマスクによって覆われない領域を示す図2aの平面図を示す。
【図8】 接続構造、第1スペーサ、第9層、第2スペーサ、および第8フォトレジストマスクを示す図2aの平面図を示す。
【図9a】 第2ワード線を形成する第12層および第13層、また第14層、および第3スペーサが形成された後の図7aの断面図を示す。
【図9b】 (図9aに平行な)、処理工程後の基板を通した図9aの断面図を示す。
【図9c】 接続構造、第1スペーサ、第7層、第9層、および第12層を示す図2aの平面図を示す。

Claims (13)

  1. DRAMセル装置であって、
    メモリセルが、基板(S)において、y軸(y)に平行に走っている列とx軸(x)に平行に走っている行に配設されており、
    列のメモリセルは、ビット線に接続され、このビット線は、基板(S)の主面(H)よりも上方を走っており、
    行のメモリセルは、交互に第1ワード線および第2ワード線に接続されており、
    メモリセルは、各々、柱状の接続構造体(A)で構成されており、
    第1ワード線の第1部分は、各々、第1ワード線が接続されているメモリセルの接続構造体(A)の1つに対して、y軸の正方向にずれた状態で配設されており、その結果、この接続構造体(A)に対しその上方から部分的に重ねられるが、覆ことはなく、
    第1ワード線の第2部分は、帯状であり、基板(S)の主面(H)よりも上方を走っているがx軸(x)に平行に走っており、上方から第1ワード線の第1部分に接しており、
    第1ワード線の側壁には、絶縁スペーサ(Sp2)が設けられ、
    第2ワード線の第1部分は、互いに隣り合う第1ワード線のスペーサ(Sp2)間に配設され、各々、第2ワード線が接続されているメモリセルの接続構造体(A)の1つに対して、y軸の負向にずれた状態で配設されており、その結果、この接続構造体(A)に対しその上方から部分的に重ねられるが、覆ことはなく、
    第2ワード線の第2部分は、帯状であり、基板(S)の主面(H)よりも上方を走っているが、x軸(x)に平行に走っており、上方から第2ワード線の第1部分に接し、第1ワード線およびビット線上方に配設されている、ことを特徴とするDRAMセル装置。
  2. 請求項1に記載のDRAMセル装置であって、
    接続構造体(A)は、基板(S)の主面(H)から上方突き出しており、
    接続構造体(A)の側壁には、さらに絶縁スペーサ(Sp1)が設けられ、
    ビット線の第1部分は、x方向において互いに隣り合う接続構造体(A)のさらなるスペーサ(Sp1)に接し、また、ビット線の第1部分間に配設されるビット線の第2部分よりも小さい幅を有し、
    ビット線は、主面(H)の直上に配設される、ことを特徴とするDRAMセル装置。
  3. 請求項1乃至2のいずれかに記載のDRAMセル装置であって、
    凹部(V)が、基板(S)においてメモリセルに設けられ、前記凹部は、上部領域においてゲート誘電体(Gd)が設けられる第1側壁を有し、
    少なくとも、接続構造体(A)の一部は、第1側壁上において凹部(V)に配設され、また、メモリセルの垂直トランジスタのゲート電極として機能するように構成されており、
    凹部(V)の下部領域面には、トランジスタに直列に接続された蓄積コンデンサのコンデンサ誘電体(d1、d2)が設けられており、
    蓄積コンデンサの蓄積ノード(K)は、下部領域に配設され、またゲート通電体(Gd)を介して接続構造体(A)から電気的に絶縁され、
    ビット線は、トランジスタの上部ソース/ドレイン領域(S/D1)に接続され、上部ソース/ドレイン領域(S/D1)は、主面(H)の直上に配設され、またx方向において互いに隣り合う二つの凹部(V)に接し、
    基板(S)には、x軸に沿って延びる溝部が形成され、溝部内には、絶縁構造体(T)が形成され、y方向において互いに隣り合う上部ソース/ドレイン領域(S/D1)は、絶縁構造体(T)によって互いに絶縁されている、ことを特徴とするDRAMセル装置。
  4. 請求項3に記載のDRAMセル装置であって、
    トランジスタの下部ソース/ドレイン領域(S/D2)は、凹部(V)の第1側壁に接し、
    コンデンサ誘電体(d1、d2)は、凹部(V)の第1側壁上に単一の切り込みを有し、その切り込みを介して、蓄積ノード(K)は、下部ソース/ドレイン領域(S/D2)に電気的に接続される、ことを特徴とするDRAMセル装置。
  5. DRAMセル装置を製造するための方法であって、
    メモリセルが、y軸(y)に平行に走っている列とx軸(X)に平行に走っている行に形成され、
    柱状の接続構造体(A)は、各々、メモリセルに形成され、
    行方向において互いに隣り合う接続構造体(A)間に設けられ、かつ列のメモリセルにそれぞれ接続されるビット線が形成され、
    第1絶縁層(6)は、メモリセルの接続構造体(A)の直上に形成され、
    第1コンタクトホールは、第1絶縁層(6)に形成され、これにより、第1コンタクトホールは接続構造体(A)に対してy方向にずれた状態で配設されるように、行のメモリセルの各接続構造体(A)の一部を一つ置きに剥き出しにし、
    導電性材料が成膜され、その結果、第1コンタクトホールは、第1ワード線の第1部分で満たされ、
    第2絶縁層(I1)が接続構造体(A)よりも上方に成膜され、
    導電性材料および第2絶縁層(I1)はパターン形成され、それによって、帯状の第1ワード線の第2部分が形成されるが、これはx軸(x)に平行に走っており、第1ワード線の第1部分に対しその上方から接し、第2絶縁層(I1)によって覆われており、
    第1ワード線の側壁には、絶縁スペーサ(Sp2)が設けられ、
    第1絶縁層(6)は、第2絶縁層(I1)およびスペーサ(Sp2)に対して選択的にエッチングされ、その結果、接続構造体(A)に対してy軸の負向にずれた状態で配設される第2コンタクトホールが形成されるように、残る接続構造体(A)の一部が剥き出しにされ、
    導電性材料が成膜され、その結果、第2コンタクトホールは、互いに隣り合う第1ワード線のスペーサ(Sp2)間に配設される第2ワード線の第1部分で満たされ、
    導電性材料がパターン形成され、それによって、帯状の第2ワード線の第2部分が形成されるが、これはx軸(x)に平行に走っており、第2ワード線の第1部分に対しその上方から接し、また第1ワード線およびビット線の上方に配設される、ことを特徴とする方法。
  6. 請求項5に記載の方法であって、
    接続構造体(A)は、メモリセルが配設される基板(S)の主面(H)から方に突き出すように形成されており、
    接続構造体(A)の側壁には、さらに絶縁スペーサ(Sp1)設けられ、
    接続構造体(A)を取り囲む絶縁体(I1)が形成され、
    マスキング処理を行うことによって、また、主面(H)の一部が剥き出しになるまで第1絶縁層(6)およびスペーサ(Sp2)に対してエッチングを選択的に行うことによって、帯状の溝部が絶縁体(I1)に形成され、
    導電性材料が成膜され、その結果、ビット線が溝部に形成され、ビット線の第1部分は、x方向において互いに隣り合う接続構造体(A)のさらなるスペーサ(Sp1)に接し、また、ビット線の第1部分間に配設されるビット線の第2部分より小さい幅を有する、ことを特徴とする方法。
  7. 請求項5または6に記載の方法であって、
    凹部(V)が、各々、メモリセルに形成され、
    凹部(V)の下部領域面には、蓄積コンデンサのコンデンサ誘電体(d1、d2)が設けられ、
    蓄積コンデンサの蓄積ノード(K)は、下部領域に形成され、
    少なくとも凹部(V)の第1側壁には、凹部(V)の上部領域において、ゲート誘電体(Gd)が設けられ、
    少なくとも、接続構造体(A)の一部は、凹部(V)に形成され、その結果、第1側壁上において、蓄積コンデンサと直列に接続されるメモリセルの垂直トランジスタのゲート電極として機能するように構成され、またゲート誘電体(Gd)を介して蓄積ノード(K)から電気的に絶縁され、
    トランジスタの上部ソース/ドレイン領域(S/D1)は、主面(H)の直上に形成され、その結果、メモリセルの二つの凹部(V)に接し、前記凹部(V)はx方向において互いに隣り合う、ことを特徴とする方法。
  8. 請求項7に記載の方法であって、
    コンデンサ誘電体(d1、d2)の形成後、凹部(V)は、凹部の深さに対し中間に位置する中位高さ(m)まで導電性材料で満たされ、
    凹部(V)の第2側壁を覆う帯状のマスク(P3)を用いて、コンデンサ誘電体(d1、d2)の剥き出しにされた部分が除去され、
    さらに、 凹部(V)は、中間高さ(m)よりも上方に位置する上位高さ(o)まで導電性材料で満たされ、その結果、蓄積ノード(K)が導電性材料から形成され、前記蓄積ノードは、凹部(V)の第1側壁において、基板(S)に接し、
    トランジスタの下部ソース/ドレイン領域(S/D2)は、基板(S)において形成され、前記ソース/ドレイン領域は、中位高さ(m)と上位高さ(o)の間における蓄積ノード(K)に接し、
    ゲート誘電体(Gd)は、蓄積ノード(K)を覆うように形成される、ことを特徴とする方法。
  9. 請求項8に記載の方法であって、
    下部ソース/ドレイン領域(S/D2)を形成するために、熱処理によってドーパントが蓄積ノード(K)から基板(S)へ拡散される、ことを特徴とする方法。
  10. 請求項8乃至9に記載の方法であって、
    凹部(V)の形成後、コンデンサ誘電体の第1部分(d1)が凹部(V)の下部領域面に形成され、
    凹部(V)は、中位高さ(m)よりも下方に位置する下位高さ(u)まで導電性材料で満たされ、
    コンデンサ誘電体の第1部分(d1)において導電材料により覆われないことで剥き出しにされた部分が除去され、
    コンデンサ誘電体の第1部分(d1)より厚いコンデンサ誘電体の第2部分(d2)が、凹部(V)の下部領域面にてコンデンサ誘電体の第1部分(d1)よりも上方に形成される、ことを特徴とする方法。
  11. 請求項7乃至10に記載の方法であって、
    いに平行に走る溝部が基板(S)にさらに形成され、
    このさらなる溝部は、絶縁構造体(T)によって満たされ、
    さらに帯状マスク(P2)を用いてエッチングすることによって、その帯はさらなる溝部に対して交差して走っているが、基板(S)は、絶縁構造体(T)に対して選択的にエッチングされ、その結果、凹部(V)が形成され、
    第1ワード線および第2ワード線は、行をなす各接続構造体(A)の上方を、さらなるマスク(P2)の帯と平行に走るように形成され、
    ビット線は、行方向において互いに隣り合う接続構造体(A)間を、さらなる溝部と平行に走るように形成される、ことを特徴とする方法。
  12. 請求項11に記載の方法であって、
    凹部(V)の上部領域が、まず形成され、
    材料を成膜して、またそれを異方性エッチバックによって、補助スペーサ(f)が凹部(V)の側壁に形成され、
    補助スペーサ(f)は、等方性エッチング処理によって、丸みをつけられ、その結果、凹部(V)底面の剥き出しにされた部分は円形状の周縁部を有し、
    凹部(V)の下部領域は、補助スペーサ(f)に対して選択的に異方性エッチングを行うことによって形成され、その結果、凹部(V)の下部領域の水平断面は、円形状になる、ことを特徴とする方法。
  13. 請求項11または12に記載の方法であって、
    第1材料から成る下部層(3)が、主面(H)の直上に形成され、
    第2材料から成る上部層(4)が、下部層(3)の直上に形成され、
    絶縁構造体(T)は、第1材料から構成されるように、また、絶縁構造体(T)の上面が、主面(H)よりも上方に位置し、また下部層(3)の上面の下方に位置するように形成され、
    第2材料から成る補助構造体(Q)が、絶縁構造体(T)の上方に形成され、
    第2材料は、下部層(3)が剥き出しになるまでエッチングされ、その結果、補助構造体(Q)の一部が保存され、
    さらなるマスク(P2)を用いて、まず、第1材料が第2材料に対して選択的に除去され、その結果、絶縁構造体(T)の上面が、主面(H)よりも上方に位置し、
    凹部(V)が形成され、絶縁構造体(T)の上面は、主面(H)よりも上方に残る、ことを特徴とする方法。
JP2000572936A 1998-09-30 1999-09-15 Dramセル装置およびその製造方法 Expired - Fee Related JP3805624B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19845004A DE19845004C2 (de) 1998-09-30 1998-09-30 DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19845004.4 1998-09-30
PCT/DE1999/002939 WO2000019528A1 (de) 1998-09-30 1999-09-15 Dram-zellenanordnung und verfahren zu deren herstellung

Publications (2)

Publication Number Publication Date
JP2003521103A JP2003521103A (ja) 2003-07-08
JP3805624B2 true JP3805624B2 (ja) 2006-08-02

Family

ID=7882901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000572936A Expired - Fee Related JP3805624B2 (ja) 1998-09-30 1999-09-15 Dramセル装置およびその製造方法

Country Status (7)

Country Link
US (1) US6492221B1 (ja)
EP (1) EP1129483A1 (ja)
JP (1) JP3805624B2 (ja)
KR (1) KR100436413B1 (ja)
DE (1) DE19845004C2 (ja)
TW (1) TW452831B (ja)
WO (1) WO2000019528A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10024876A1 (de) * 2000-05-16 2001-11-29 Infineon Technologies Ag Vertikaler Transistor
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
DE10038728A1 (de) 2000-07-31 2002-02-21 Infineon Technologies Ag Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
US6509624B1 (en) * 2000-09-29 2003-01-21 International Business Machines Corporation Semiconductor fuses and antifuses in vertical DRAMS
JP3549499B2 (ja) * 2001-07-04 2004-08-04 松下電器産業株式会社 半導体集積回路装置ならびにd/a変換装置およびa/d変換装置
DE10362018B4 (de) 2003-02-14 2007-03-08 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
WO2007027169A2 (en) * 2005-08-30 2007-03-08 University Of South Florida Method of manufacturing silicon topological capacitors
EP1794167A4 (en) * 2004-09-10 2009-10-21 Syngenta Ltd SUBSTITUTED ISOXAZOLE AS FUNGICIDES
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
JP5060413B2 (ja) * 2008-07-15 2012-10-31 株式会社東芝 半導体記憶装置
US9171847B1 (en) * 2014-10-02 2015-10-27 Inotera Memories, Inc. Semiconductor structure
CA3082235A1 (en) 2017-12-15 2019-06-20 Husky Injection Molding Systems Ltd. Closure cap for a container
CN111834364B (zh) * 2019-04-19 2023-08-29 华邦电子股份有限公司 动态随机存取存储器
CN113517232B (zh) * 2021-07-08 2023-09-26 长鑫存储技术有限公司 半导体器件结构及制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62274771A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体メモリ
US5008214A (en) 1988-06-03 1991-04-16 Texas Instruments Incorporated Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines
JPH0319363A (ja) * 1989-06-16 1991-01-28 Toshiba Corp 半導体記憶装置
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
KR0141218B1 (ko) * 1993-11-24 1998-07-15 윤종용 고집적 반도체장치의 제조방법
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
DE19718721C2 (de) * 1997-05-02 1999-10-07 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
TW429620B (en) * 1997-06-27 2001-04-11 Siemens Ag SRAM cell arrangement and method for its fabrication
EP0899790A3 (de) * 1997-08-27 2006-02-08 Infineon Technologies AG DRAM-Zellanordnung und Verfahren zu deren Herstellung
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
US6492221B1 (en) 2002-12-10
JP2003521103A (ja) 2003-07-08
DE19845004A1 (de) 2000-04-13
KR100436413B1 (ko) 2004-06-16
WO2000019528A9 (de) 2000-11-09
EP1129483A1 (de) 2001-09-05
DE19845004C2 (de) 2002-06-13
KR20010079925A (ko) 2001-08-22
WO2000019528A1 (de) 2000-04-06
TW452831B (en) 2001-09-01

Similar Documents

Publication Publication Date Title
JP3589791B2 (ja) Dramセルの製造方法
KR100749035B1 (ko) 반도체 장치의 형성방법
US9299827B2 (en) Semiconductor integrated circuit devices including gates having connection lines thereon
JP3683829B2 (ja) トレンチ側壁に酸化物層を形成する方法
KR100509210B1 (ko) Dram셀장치및그의제조방법
EP0682372A1 (en) DRAM device with upper and lower capacitor and production method
US7250335B2 (en) Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin
TWI640064B (zh) 動態隨機存取記憶體及其製造方法
JP3805624B2 (ja) Dramセル装置およびその製造方法
JP2008004894A (ja) 半導体装置及びその製造方法
TW202205636A (zh) 半導體裝置及其製造方法
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
US6291846B1 (en) DRAM semiconductor device including oblique area in active regions and its manufacture
US7435643B2 (en) Fabrication method of a dynamic random access memory
US6566187B1 (en) DRAM cell system and method for producing same
TWI830993B (zh) 半導體元件
US7026209B2 (en) Dynamic random access memory cell and fabrication thereof
JPH11220112A (ja) 半導体装置およびその製造方法
JP3875493B2 (ja) メモリセルアレイ及びその製造方法
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법
CN100446257C (zh) 动态随机存取存储器及其制造方法
JP3685997B2 (ja) 集積回路装置に適した凹部を備えた基板及びその製造方法
KR20070019134A (ko) 반도체 장치 및 이의 제조 방법
TWI852415B (zh) 半導體裝置
CN118317609B (zh) 组对结构非易失性存储器的制作方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060510

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees