JP3805624B2 - Ｄｒａｍセル装置およびその製造方法 - Google Patents
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Description
【０００１】
本発明は、ＤＲＡＭセル装置およびその製造方法に関する。
一般的に、ＤＲＡＭセル装置を製造しようとする場合、集積密度をかつてない程に高めようという努力がなされる。情報が蓄積コンデンサの電荷という形で格納されるＤＲＡＭセル装置では、情報読出し時に、電荷信号が背景ノイズに埋没しないように、蓄積コンデンサを小面積上に製造しながらも、それに充分大きい静電容量を付与するという課題が生じる。
【０００２】
Ｋ．ホフマン（Ｈｏｆｆｍａｎｎ）、ＶＬＳＩ−Ｅｎｔｗｕｒｆ：Ｍｏｄｅｌｌｅ ｕｎｄ Ｓｃｈａｌｔｕｎｇｅｎ［ＶＬＳＩ設計：モデルおよび回路］（１９９６）、４１１頁から４１５頁に、いわゆる折返しビット線を有するＤＲＡＭセル装置が記載されている。バルク抵抗および結合静電容量が同等であるために、互いに近接して配設されたビット線の背景ノイズは同一である。折返しビット線を有するＤＲＡＭセル装置において、蓄積コンデンサに接続されて読込まれるビット線の信号は、背景ノイズでのみ構成される隣接するビット線の信号と比較される。２つのビット線は互いに隣接しているために、背景ノイズの一部はこのようにして除去することができる。この結果、そのような差分読込み方法によって、小さい電圧変化をビット線上に生成する少量の電荷を読み出すことができる。情報の読出しに必要な蓄積コンデンサの最小静電容量は、いわゆる開放ビット線を有する、つまり折返しビット線を有しない、ＤＲＡＭセル装置の場合よりも小さい。メモリセルをアドレス指定して読込むワード線は、隣接するビット線の信号を背景ノイズでのみ構成するために、隣接するビット線に接続されるいかなるメモリセルにも接続してはならない。記載されたＤＲＡＭセル装置の場合、メモリセルは、トランジスタと蓄積コンデンサで構成され、これらは互いに隣接して配設されている。第１ワード線および第２ワード線は、メモリセル上方に配設される。ワード線に沿う互いに隣接するメモリセルは、交互に第１ワード線および第２ワード線に接続される。このために、メモリセルのトランジスタおよび蓄積コンデンサは、異なるメモリセルのトランジスタおよび蓄積コンデンサが、交互に互いに隣接して、ワード線に沿って並ぶように配設される。ビット線は、ワード線に対して交差して走っている。
【０００３】
Ｔ．オザキ（Ｏｚａｋｉ）らによる、ボトル状のコンデンサを用いた１ギガビットＤＲＡＭ用の０．２２８μｍ2 トレンチセル技術、ＩＥＤＭ（１９９５）６６１には、開放ビット線を有するＤＲＡＭセル装置が記載されている。メモリセルは、平面トランジスタおよびそれに直列に接続される蓄積コンデンサで構成されている。共通ソース／ドレイン領域を有する２つの平面トランジスタは、２つの各々の蓄積コンデンサ間に配設され、その蓄積ノードは基板の凹部に配設されている。蓄積コンデンサの静電容量を大きくするために、まず凹部の上部領域が形成され、その領域の側壁は酸化物で形成される。その後、この酸化物は凹部底面で除去され、凹部はさらに深くなり、それによって凹部の下部領域が形成される。凹部の下部領域は、湿式エッチング処理によって拡張され、その結果、凹部の下部領域の断面は、上部の断面より大きくなる。凹部の下部領域を拡張することで、凹部面を覆うコンデンサ誘電体の表面面積が大きくなり、これに伴って蓄積コンデンサの静電容量が大きくなる。
【０００４】
ＥＰ第０８５２３９６号には、ＤＲＡＭセル装置が記載されており、ここでは、集積密度を高めるために、メモリセルのトランジスタは、メモリセルの蓄積コンデンサ上方に配設されている。メモリセルの活性領域は、各々、基板に配設された絶縁構造体で取り囲まれている。凹部は、基板において各メモリセルに形成され、蓄積コンデンサの蓄積ノードは前記凹部の下部領域に配設され、トランジスタのゲート電極は前記凹部の上部領域に配設されている。トランジスタの上部ソース／ドレイン領域、チャネル領域、および下部ソース／ドレイン領域は、基板に積層配設されている。下部ソース／ドレイン領域は、凹部の第１側壁において蓄積ノードに接続されている。絶縁構造体は、凹部の（第１側壁に対向する）第２側壁に隣接しており、その結果、ここでは、蓄積ノードは基板に隣接しない。蓄積コンデンサのコンデンサ電極は、ドーパントを基板内に添加拡散させることによって形成されている。Ｔ．オザキら（上記参照）による刊行物にあるように、凹部の下部領域は、この場合にも拡張されている。ビット線は上部ソース／ドレイン領域に隣接し、基板上方を走っている。ゲート電極は、ゲート誘電体および絶縁構造体によって、基板およびビット線から絶縁されている。ゲート電極は、ビット線上方を走っているワード線に隣接している。
【０００５】
本発明は、折返しビット線を有し、そのワード線およびビット線は、高い導電性を有し、また同時に大きい集積密度を有するＤＲＡＭセル装置を規定する上での課題に基づいている。さらに本発明は、その製造方法を規定するものである。
【０００６】
この課題は、メモリセルが、基板においてｙ軸に平行を走っている列とｘ軸に平行に走っている行に配設されているＤＲＡＭセル装置によって解決されている。列のメモリセルは、ビット線に接続され、このビット線は基板の主面上方を走っている。行のメモリセルは、交互に第１ワード線および第２ワード線に接続されている。さらに、メモリセルは、各々柱状の接続構造体で構成されている。第１ワード線の第１部分は、各々ｙ方向、すなわちｙ軸の正方向に、第１ワード線が接続されているメモリセルの接続構造体の１つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第１ワード線の第２部分は、帯状であり、主面上方を走っているが基本的にはｘ軸に平行に走っており、上方から第１ワード線の第１部分に隣接している。第１ワード線の側壁には、絶縁スペーサが設けられる。第２ワード線の第１部分は、互いに隣接するメモリセルの第１ワード線のスペーサ間に配設されている。第２ワード線の第１部分は、各々、ｙ方向とは逆方向に、つまりｙ軸の負方向に、第２ワード線が接続されているメモリセルの接続構造体の１つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第２ワード線の第２部分は、帯状であり、主面上方を走っているが基本的にはｘ軸に平行に走っており、上方から第２ワード線の第１部分に隣接し、第１ワード線およびビット線上方に配設されている。第１ワード線および第２ワード線は行と部分的に重なっている。
【０００７】
さらに、この課題は、メモリセルが、ｙ軸に平行に走っている列とｘ軸に平行に走っている行に形成されるＤＲＡＭセル装置の製造方法によって解決される。柱状の接続構造体は、各々、メモリセルに形成される。各々列のメモリセルに接続されるビット線が形成される。第１絶縁層は、メモリセルの接続構造体上に形成される。第１コンタクトホールは、第１絶縁層に形成され、第１コンタクトホールが接続構造体に対してｙ方向にずれた状態で配設されるように、行のメモリセルの各第２接続構造体の一部を剥き出しにする。導電性材料が成膜され、その結果、第１コンタクトホールは、第１ワード線の第１部分で満たされる。第２絶縁層が成膜される。導電性材料および第２絶縁層はパターン形成され、それによって、帯状の第１ワード線の第２部分が形成されるが、これは基本的にｘ軸に平行に走っており、第１ワード線の第１部分に上方から隣接し、第２絶縁層によって覆われている。第１ワード線の側壁には、絶縁スペーサが設けられる。第１絶縁層は、第２絶縁層およびスペーサに対して選択的にエッチングされ、その結果、接続構造体に対してｙ方向とは逆にずれた状態で配設される第２コンタクトホールが形成されるように、残る接続構造体の一部が剥き出しにされる。導電性材料が成膜され、その結果、第２コンタクトホールは、第２ワード線の第１部分で満たされ、互いに隣接する第１ワード線のスペーサ間に配設される。導電性材料がパターン形成され、それによって、帯状の第２ワード線の第２部分が形成されるが、これは基本的にｘ軸に平行に走っており、第２ワード線の第１部分に上方から隣接し、また第１ワード線およびビット線上方に配設される。
【０００８】
導電性が大きい材料、例えば、ＷＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＣｏＳｉ，ＴａＳｉは、半導体基板上方に成膜するのが好ましいが、この理由は、一方ではこれらの材料が、例えば半導体基板内の凹部のために不完全な状態すなわち不均一に形成された端部を覆うためであり、また他方では、半導体基板の汚染を避けるために、これらの材料は半導体基板から離れて配設すべきであるためである。さらに、これによって、（成膜によって生じる）基板表面の機械的な歪みあるいは損傷が回避される。ビット線と、第１ワード線および第２ワード線の第２部分は、両方共基板上方を走っているため、導電性の大きい材料を含むことができる。さらにまた、マスクを用いたエッチング処理により導電性材料から成る層あるいは層列をパターン形成することによって、ビット線およびワード線は、ＤＲＡＭセル装置の周辺トランジスタのゲート電極として同時に形成してもよい。この場合、ビット線およびワード線は、いわゆる平面構造を有する。
【０００９】
行のメモリセルは、交互に第１ワード線および第２ワード線と接続され、ビット線は、各々、列のメモリセルを互いに接続するために、互いに隣接するビット線に接続されると同時に同じワード線に接続されるような２つのメモリセルはない。このように、ＤＲＡＭセル装置は、折返しビット線を有する。
【００１０】
ＤＲＡＭセル装置が、大きい集積密度を有することができるのは、薄い水平断面、つまり主面に平行な断面で形成できるスペーサのみによって、第１ワード線を第２ワード線から横方向に分離できるためである。
【００１１】
ビット線およびワード線は、メモリセル形成の後に形成してもよい。このことの利点は、例えばＤＲＡＭセル装置の他の部分における汚染原因となり得る高温処理工程の適用後に、金属製のビット線およびワード線の形成を可能にし、汚染を回避できることである。例として、Ｔｉ、ＴｉＮ、およびＷで構成される層列は、ワード線およびビット線を形成するためにパターン形成してもよい。
【００１２】
ワード線を形成する場合、接続構造体のアライメント誤差の影響を受けることはない。ワード線で広範にセルフアライメントされた接続構造体のコンタクト接続によって、ＤＲＡＭセル装置は、高い集積密度を有することができる。第１ワード線および第２ワード線を形成するためのフォトレジストマスクのアライメントによって保証される必要があるのは、接続構造体が部分的に重なることだけであるが、これは、エッチングが選択的に、スペーサおよび第２絶縁層に対して、第２ワード線を形成中に行われるためであり、その結果、第２ワード線用のコンタクトホールは、第１ワード線においてもまた隣接しても、形成することができない。アライメント誤差は、接続構造体幅の３分の１までが好ましい。
【００１３】
アライメント誤差の影響がないために、ＤＲＡＭセル装置は、高い集積密度で形成できる。第１ワード線の幅は、ＤＲＡＭセル装置製造技術で製造できる最小形状寸法Ｆであるのが好ましい。同様のことが、第２ワード線、互いに隣接する第１ワード線間の距離、互いに隣接する第２ワード線間の距離、および接続構造体の幅に対して言える。同様に、ビット線の幅および互いの距離をＦとすることができる。従って、ＤＲＡＭセル装置の平面図において、第１ワード線および第２ワード線は、間隔を空けず、他の線に直接隣接して、あるいは、部分的に重なり合って、交互に配設される。メモリセルは面積が４Ｆ2 となるように形成することができる。
【００１４】
接続構造体は、基板の主面上方に突き出てもよい。この場合、接続構造体の側壁には、さらに絶縁スペーサが設けられ、この絶縁スペーサ間には、ビット線の第１部分が隣接する。ビット線の第２部分は、ビット線の第１部分間に配設され、ビット線の第１部分よりもさらに大きい幅を有する。ビット線は主面に隣接し、各々、ｘ方向において互いに隣接する接続構造体間を走っている。このことによる利点は、ビット線が、接続構造体間において広範にセルフアライメントされた状態で形成できるということである。このために、さらにスペーサが設けられた接続構造体を取り囲む絶縁体が形成される。列に平行に走る形状を有し、また各々列のメモリセルの接続構造体と部分的に重なる帯状のマスクを用いることで、溝部が絶縁体に形成され、スペーサおよび第１絶縁層に対してエッチングが選択的に行われる。その後、導電性材料が成膜され、絶縁体が剥き出しになるまで除去され、その結果、ビット線が溝部に形成され、前記ビット線は接続構造体と重なることはない。このことの利点は、もしこれ以外の方法であれば接続構造体の有効断面が減少し、これによって、接続構造体とワード線との重なり部分が減少する結果となることである。
【００１５】
本発明の範囲内には、メモリセルが、トランジスタおよびそれに直列に接続された蓄積コンデンサで構成されることが含まれる。
集積密度を高めるために、トランジスタが垂直トランジスタとして構成され、その結果、上部ソース／ドレイン領域がチャネル領域上方に配設され、そのチャネル領域はトランジスタの下部ソース／ドレイン領域上方に配設されると都合がよい。
【００１６】
さらに集積密度を高めるために、トランジスタおよび蓄積コンデンサが、一方が他方の上方に配設されると都合がよい。
本発明の範囲内には、上部ソース／ドレイン領域がビット線に接続されることが含まれる。接続構造体は、トランジスタのゲート電極に接続される。
【００１７】
凹部は、基板内においてメモリセルに設けられてもよく、蓄積コンデンサの蓄積ノードは、前記凹部の下部領域に配設され、接続構造体は、前記凹部の上部領域に配設される。凹部の下部領域面には、コンデンサ誘電体が設けられる。蓄積ノードは、接続構造体から電気的に絶縁される。凹部の上部領域においては、少なくとも凹部の第１側壁には、ゲート誘電体が設けられる。接続構造体の一部は、少なくとも第１側壁に配設され、トランジスタのゲート誘電体として機能することができる。上部ソース／ドレイン領域は、基板の主面上に配設され、ｘ方向において互いに隣接する２つの凹部に隣接する。
【００１８】
そのようなＤＲＡＭセル装置を製造するために、コンデンサ誘電体を形成した後、凹部は導電性材料で中位高さに達するまで満たされる。そのために、導電性材料は、成膜され、化学機械的研磨によって平坦化され、そして高さが中位になるまでエッチバックすることができる。その後、コンデンサ誘電体の剥き出しにされた部分を除去し、その結果、凹部面には、中位高さを超えないようにコンデンサ誘電体が設けられる。その後、凹部は、さらに導電性材料によって下部領域に位置する上位高さに達するまで満たされ、その結果、導電性材料は、中位高さと上位高さの間の基板と隣接する。凹部内の導電性材料は、蓄積ノードを形成する。ゲート誘電体は、この蓄積ノードを覆うように形成される。またもう一つの選択肢として、絶縁材料が、まず蓄積ノードに形成され、続いてゲート誘電体の成長が行われる。そして、接続構造が、凹部の上部領域に形成される。ゲート誘電体あるいは絶縁材料によって、接続構造が蓄積ノードから分離される。
【００１９】
凹部が層列に形成されることは、本発明の範囲に含まれ、その結果、下部ソース／ドレイン領域、チャネル領域、および上部ソース／ドレイン領域は、層列の層から形成される。
【００２０】
下部ソース／ドレイン領域は、上位高さと中位高さの間の蓄積ノードから基板内に熱処理工程によって拡散するドーパントによって形成されるのが好ましい。その結果、下部ソース／ドレイン領域は、凹部のみに隣接し、その結果、異なるトランジスタのチャネル領域は、互いに電気的に接続される。このことの都合がよい点は、浮体効果がこの方法で避けられることである。
【００２１】
中位高さを超えるコンデンサ誘電体の剥き出し部分を除去する前にマスクをかぶせると都合がよく、このマスクによって、凹部の（第１側壁と対向する）第２側壁が覆われる。その結果、コンデンサ誘電体は第２側側壁上に残り、その結果、蓄積ノードは、中位高さと上位高さ間の第１側壁でのみ基板と隣接する。この場合、関連する蓄積ノード間で漏れ電流が発生することなく、互いに隣接する凹部の第２側壁と第１側壁の間の距離が減少する。従って、ＤＲＡＭセル装置の集積密度が高められる。蓄積ノードを形成した後、上位高さを超えて第２側壁上に配設されるコンデンサ誘電体の剥き出し部分が除去される。
【００２２】
上部ソース／ドレイン領域は、不純物が添加された基板の層をパターン形成することによって形成することができ、前記層は主面に隣接する。一方では、パターン形成は、凹部を形成することによって行われる。他方、絶縁構造体は、ｙ方向において互いに隣接する上部ソース／ドレイン領域間に形成される。絶縁構造体は、さらに溝部を基板に形成することによって形成してもよいが、この溝部は行に平行に走り、また凹部間に配設されるものである。そして、さらに溝部は、絶縁材料で満たされる。
【００２３】
もう一つの選択肢として、上部ソース／ドレイン領域は、凹部および絶縁構造体を形成した後、イオン注入処理を行うことによって形成することができる。
凹部は、セルフアライメントにより、絶縁構造体を形成し、次に帯状マスクを用いて基板を絶縁構造体に対して選択的にエッチングすることによって絶縁構造体間に形成してもよく、マスク帯は、絶縁構造体に対して交差する方向に走らせる。
【００２４】
凹部のゲート電極が隣接する凹部のトランジスタを駆動することを防止するために、ゲート誘電体よりも厚い絶縁構造体が、凹部の第２側壁上に配設されると都合がよい。集積密度を高めるために、ここで、絶縁構造体が基板内にではなく、凹部の上部領域に配設されると都合がよい。絶縁構造体を形成するために、まず接続構造は、ゲート誘電体を形成して、次に導電性材料を成膜して、それを凹部の第２側壁を覆うマスクを用いて、パターン形成することによって形成してもよい。接続構造は、凹部の第１側壁上に配設され、凹部を完全には満たさない。絶縁構造体は、絶縁材料を成膜して、それをエッチバックすることによって形成する。
【００２５】
コンデンサ誘電体が、次のような第１部分および第２部分を有すると都合がよいが、ここで第１部分は、凹部の下部領域面を中位高さ下方に位置する下位高さに達するまで覆い、また第２部分は、第１部分よりも厚く、下位高さと中位高さの間の凹部面を覆う。選択する導電性の種類によって、ｐｎｐ接合あるいはｎｐｎ接合が、下部ソース／ドレイン領域、基板およびコンデンサ電極によって形成され、蓄積ノードによって駆動されるその接合部には漏れ電流が発生する可能性がある。従って、コンデンサ誘電体が、特にコンデンサ電極と第２ソース／ドレイン領域の間で厚い場合は、蓄積ノードによってその接合が駆動されることがなくなり、漏れ電流が回避される。そのために、凹部を形成した後、コンデンサ誘電体の第１部分が全面に渡り形成される。凹部は導電性材料によって中位高さ下方に位置する下位高さに達するまで満たされる。続いて、コンデンサ誘電体の第１部分の剥き出しにされた部分が除去される。まず、コンデンサ誘電体の第２部分が、全面にわたり形成され、異方性エッチングによって導電性材料表面から除去される。さらに凹部は、導電性材料を成膜することによって、中位高さに達するまで満たされる。そして、上述したように手順を継続する。
【００２６】
コンデンサのコンデンサ電極は、基板に配設され、コンデンサ誘電体に隣接する。コンデンサ電極は、全てのコンデンサに共通の不純物が添加された基板層として構成してもよい。不純物が添加された層は、例えば、エピタキシャル成長あるいはイオン注入処理を行った後にメモリセルを形成することによって形成してもよい。また別の方法として、ドーパント源を凹部に導入して、そのドーパント源からドーパントが基板内に拡散し、そこに不純物が添加された層が熱処理工程で形成される。
【００２７】
ドーパント源は、例えば、砒素ガラスである。凹部を形成した後、砒素ガラスが成膜され、その結果、凹部面が覆われる。砒素ガラスで形成された凹部の下部領域は、例えば、フォトレジストで満たされる。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストを除去した後、保護酸化物を成長すると都合がよい。保護酸化物によって、砒素が後続の熱処理工程中に気化することを防止し、この間、砒素は砒素ガラスから基板中に拡散する。コンデンサ電極は、基板の砒素が添加された部分として形成され、これによって凹部の下部領域が取り囲まれる。
【００２８】
第１側壁が上部領域において平坦であり、下部領域面が湾曲していると都合がよい。熱酸化によって行われるゲート誘電体の成長は、基板の結晶構造に対する第１側壁の方位に依存する。第１側壁が平坦である場合は、ゲート誘電体は均質に成長できるが、これは平坦面が、湾曲面とは異なり、結晶構造に対して決められた方位を有するためである。ゲート誘電体が均質な厚さを有するトランジスタの制御特性は、従来の平面トランジスタ特性に相当し、特に高い閾値以下の相互コンダクタンスを有する。コンデンサ誘電体の一部が、熱酸化によって、端部を有する面上に成長される場合、酸化物は端部で特に薄くなってしまう。従って、漏れ電流が端部領域で生じる可能性がある。従って、コンデンサ誘電体が、端部のない面で形成されると都合がよい。コンデンサ誘電体が、材料を成膜することによって形成される場合であっても、電場歪みが端部で生じ、それによってコンデンサの降伏電圧が減少する可能性があるため、この面における端部は好ましくない影響を及ぼす。
【００２９】
本発明の範囲内には、上部領域が下部領域の断面よりも大きい矩形断面を基本的に有し、基本的に円形あるいは楕円形であることが含まれる。そのために、凹部の上部領域を形成した後、補助スペーサが、凹部上で、材料を成膜して、それを異方的にエッチバックすることによって形成される。補助スペーサは、等方性エッチング処理によって丸みをつけられ、その結果、凹部底面の剥き出しにされた部分は角部のない周縁部を有する。続いて、凹部の下部領域は、補助スペーサに対して異方性エッチングによって選択的に形成される。
【００３０】
蓄積コンデンサの静電容量を大きくするために、引き続き凹部の下部領域が、基板を等方的にエッチングすることによって拡張されると都合がよいが、これにより、この断面が拡張される。このことによって、下部領域面が大きくなり、その上にコンデンサ誘電体が配設され、その結果、蓄積コンデンサの静電容量が大きくなる。
【００３１】
エッチング処理の選択性に限界があることを考慮して、凹部が形成された後、絶縁構造体の上面が主面下方に位置する状況を防ぐ方法について以下に述べる。絶縁構造体が形成される前に、第１材料から成る下部層は主面に形成され、第２材料から成る上部層は前記下部層上に形成される。続いて、絶縁構造体が形成され、第１材料がさらに溝部を満たすために用いられる。絶縁構造体の上面は、主面上方に位置するが、下部層の上面より方に位置する。下部層が剥き出しにされるまで第２材料が成膜され、また平坦化されることによって、第２材料から成る補助構造体が、絶縁構造体上方に形成される。その後、帯状マスクを用いて、まず第１材料を第２材料に対して選択的にエッチングすることによって凹部が形成され、その結果、補助構造によって絶縁構造体が保護されるために、絶縁構造体の上面は、不変的に主面上方に位置する。続いて、凹部は、基板の剥き出し部分をエッチングすることによって形成され、絶縁構造体および下部層はマスクとして機能する。この場合、エッチング処理の選択性に限界があることを考慮して、凹部が形成された後の下部層の厚さが充分大きいためにその上面は主面下方には位置しない絶縁構造体および下部層が除去される。
【００３２】
ゲート誘電体を熱酸化によって形成するために、基板には、珪素および／あるいはゲルマニウムが含まれてもよく、単結晶であるのが好ましい。
ビット線およびワード線は、複数層で形成してもよい。例として、各々、不純物が添加されたポリシリコンから成る下部層を設け、その上方に、より導電性が高い材料、例えば珪化物あるいは金属から成る層を設ける。
【００３３】
本発明の例示の実施例について、以下においてさらに詳細に、図を参照して説明する。
これらの図は、縮尺は正確でない。
例示の実施例において、珪素から成るｐ型不純物が添加された基板Ｓは、開始材料として設けられるが、これには基板Ｓの主面Ｈに隣接する層において、濃度約１０18ｃｍ-3の不純物が添加されている。主面Ｈ上に、ＳｉＯ2 から成り、厚さ約２０ｎｍの第１層１が成膜され、その上面に、珪素窒化物から成り、厚さ約１００ｎｍの第２層２が成膜され、その上面に、ＳｉＯ2 から成り、厚さ約８００ｎｍの第３層３が成膜され、さらにその上面に、珪素窒化物から成り、厚さ約１００ｎｍの第４層４が成膜される（図１ａを参照）。
【００３４】
帯状第１フォトレジストマスク（図示せず）を用いて、第４層４、第３層３、第２層２、第１層１、および基板Ｓは、異方的にエッチングされ、その結果、第１溝部が基板Ｓに形成され、前記溝部は、深さ約３００ｎｍ、幅約１００ｎｍ、および互いの距離約１００ｎｍである。好ましい腐食液は、例えば、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、およびＨＢｒであり、これらはエッチングされる材料に応じて組み合わせられる。
【００３５】
絶縁構造体Ｔは、第１溝部に、ＳｉＯ2 によって、厚さ約２００ｎｍに共形するように成膜され、第４層４の上面が剥き出しになるまで化学機械的研磨により平坦化されることによって形成される。その後、ＳｉＯ2 は、珪素窒化物に対して選択的にエッチバックされ、その結果、絶縁構造体Ｔの上面は、第３層３の上面の下方に位置するようになる（図１ａを参照）。
【００３６】
その後、珪素窒化物が成膜され、第３層３の上面が剥き出しになるまで、化学機械的研磨によって平坦化される。このようにして、珪素窒化物から成る補助構造体Ｑは、絶縁構造体Ｔの上方に配設される（図１ｂを参照）。
【００３７】
帯状第２フォトレジストマスクＰ２（図２ａを参照）を用いて、その帯は第１フォトレジストマスクの帯に対して交差して走っているが、ＳｉＯ2 は、第２層２が部分的に剥き出しになるまで、例えば、Ｃ2 Ｆ8 やＣＯを用いて、珪素窒化物に対して選択的にエッチングされる。続いて、珪素窒化物がエッチングされ、その結果、補助構造体Ｑおよび第２層２の剥き出しにされた部分が除去される。珪素をＳｉＯ2 に対して選択的にエッチングすることによって、エッチング処理の選択性に限界があることを考慮して、まず、第１層１が部分的にエッチングで取り除かれ、そして凹部Ｖの上部領域が形成される。この場合、絶縁構造体Ｔおよび第３層３は厚膜マスクとして機能する。凹部Ｖの上部領域は、基板Ｓにおいて深さ約３００ｎｍを有し、断面は主面Ｈに対して平行であり、形状は正方形であり、その寸法は約１００ｎｍである。互いに隣接する凹部Ｖ間の距離は、互いの間で、約１００ｎｍである（図２ａおよび２ｂを参照）。
【００３８】
補助スペーサＦは、凹部Ｖにおいて、ＳｉＯ2 によって、厚さ約３０ｎｍに成膜され、異方的にエッチバックされることによって形成される（図２ａおよび２ｂを参照）。凹部底面の剥き出しにされた部分は、基本的に正方形であり、側面長は約４０ｎｍである。
【００３９】
続いて、補助スペーサｆを丸めるために、等方性エッチバックが、例えば、腐食液としてＣＦ4 を用いて行われる（図３を参照）。凹部Ｖ底面の剥き出しにされた部分は、基本的に円形であり、直径は約１００ｎｍである。
【００４０】
その後、珪素は、ＳｉＯ2 に対して選択的に、例えばＨＢｒを用いて、異方的にエッチングされ、それによって、凹部Ｖの下部領域が形成され、これは、補助スペーサｆがマスクとして機能するために、円形状の水平断面を有する。ここで凹部Ｖの深さは約７μｍである（図４参照）。絶縁構造体Ｔおよび第３層３は、エッチング処理工程中、厚膜マスクとして機能する。
【００４１】
凹部Ｖの上部領域は、各々４つの側方の第１面Ｆ１を有する。凹部Ｖの下部領域は、湾曲した第２面Ｆ２を有する。凹部Ｖの下部領域の水平断面、すなわち主面Ｈに対して平行な断面は、湾曲した周縁部を有する。基板Ｓの一部は、特に、凹部Ｖの上部領域の角部に配設されが、これは補助スペーサｆによって少なくとも角部が覆われ、その結果、そこで、より深部までエッチングが行われないためである。
【００４２】
コンデンサのコンデンサ電極Ｅを形成するために、砒素ガラスが厚さ約１０ｎｍに成膜される。砒素ガラスを設けられた凹部Ｖはフォトレジストによって、主面Ｈの下方で約１μｍの高さｈに達するまで満たされる（図４参照）。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストが除去された後、保護酸化物（図示せず）が成長される。この保護酸化物によって、引き続き約１０００℃で行う熱処理工程中に、砒素の気化が防止され、この間、砒素は砒素ガラスから基板Ｓ中に拡散する。その結果、コンデンサ電極Ｅは、基板Ｓの砒素不純物が添加された部分として形成され、これによって凹部Ｖの下部領域が取り囲まれる（図４参照）。続いて、保護酸化物および補助スペーサｆは、希釈フッ化水素酸を用いて除去される。
【００４３】
コンデンサ誘電体の第１部分ｄ１を形成するために、凹部Ｖ面には、珪素窒化物が設けられ、この珪素窒化物は引き続き部分的に酸化され、その結果、コンデンサ誘電体の第１部分ｄ１は、酸化物当量厚さ約３ｎｍを有するいわゆるＮＯ層として形成される（図４参照）。
【００４４】
コンデンサの蓄積ノードＫを形成するために、原位置不純物添加ポリシリコンが、厚さ約１００ｎｍに成膜され、化学機械的研磨によって平坦化されて第２層２が剥き出しにされる。この処理工程において、第３層３が除去され、絶縁構造体Ｔがわずかに除去される。その後、ポリシリコンは、異方性エッチングによって、深さが１．１μｍに達するまで、主面Ｈ下方にエッチバックされ、その結果、凹部Ｖは、ポリシリコンによって、下位高さｕに達するまで満たされる（図４参照）。コンデンサ誘電体の第１部分ｄ１の剥き出しにされた部分は、例えば、フッ化水素酸を用いて除去される。
【００４５】
スペーサ型のコンデンサ誘電体の第２部分ｄ２を凹部Ｖに形成するために、ＳｉＯ2 が、厚さ約１５ｎｍに成膜され、異方的にエッチバックされる（図４参照）。コンデンサ誘電体の第２部分ｄ２は、第１部分ｄ１よりも厚い。
【００４６】
蓄積ノードＫは、原位置不純物添加ポリシリコンを、厚さ約１００ｎｍに成膜して、続いてそれを深さ約２５０ｎｍに達するまで、主面Ｈ下方にエッチバックすることによって拡張される。凹部Ｖは、ポリシリコンによって、中位高さｍに達するまで満たされる（図４参照）。
【００４７】
多層第３フォトレジストマスクＰ３（図４参照）を用いて、コンデンサ誘電体の第２部分ｄ２の一部が除去される。凹部Ｖの第１側壁上において、コンデンサ誘電体の第２部分ｄ２は、下位高さｕから中位高さｍまで延在している。
【００４８】
その後、原位置不純物添加ポリシリコンは、厚さ約１００ｎｍに成膜され、化学機械的研磨によって平坦化され、第２層２が剥き出しにされる。
第１層１の下方において、垂直トランジスタの上部ソース／ドレイン領域Ｓ／Ｄ１は、ｎ型不純物イオンを基板Ｓにイオン注入することによって形成されるが、前記ソース／ドレイン領域の厚さは約３０ｎｍとなる。絶縁構造体Ｔおよび凹部Ｖのために、上部ソース／ドレイン領域Ｓ／Ｄ１は、正方形の水平断面を有しており、側面長は約１００ｎｍである。互いに隣接する上部ソース／ドレイン領域Ｓ／Ｄ１は、互いに、絶縁構造体Ｔあるいは凹部Ｖによって分離されている。
【００４９】
続いて、ポリシリコンは、深さが約２００ｎｍに達するまで、主面Ｈ下方にエッチバックされ、その結果、蓄積ノードＫはさらに厚くなる。凹部Ｖは、ポリシリコンによって、上位高さＨに達するまで満たされる（図５ａ参照）。蓄積ノードＫは、基板Ｓに、中位高さｍと上位高さｏ間にある凹部Ｖの第１側壁において隣接している。蓄積ノードＫの上部は、凹部Ｖの上部領域に配設される。熱処理工程によって、ドーパントが、蓄積ノードＫから基板Ｓ中に拡散し、それによって、トランジスタの下部ソース／ドレイン領域Ｓ／Ｄ２が形成され、この領域は、中位高さｍと上位高さｏの間の領域において凹部Ｖの第１側壁に隣接する。
【００５０】
続いて、第２層２は、例えば、熱燐酸を腐食液として除去される。
熱酸化によって、ゲート誘電体Ｇｄは、凹部Ｖの上部領域の側壁上で、主面Ｈ上、および蓄積ノードＫ上に形成される（図５ａ参照）。
続いて、原位置不純物添加ポリシリコンから成る第５層５は、厚さ約６０ｎｍに成膜され、それによって、凹部Ｖの上部領域が満たされる。珪素窒化物から成り、厚さ約１００ｎｍを有する第６層６は、その面上に成膜される。
【００５１】
その後、凹部Ｖを覆わない第４フォトレジストマスクを用いて、第６層６および第５層５がパターン形成されるが、その結果、接続構造体Ａは、第５層から、凹部Ｖの上部領域において形成され、前記接続構造は、主面Ｈ上方に約２００ｎｍ突き出し、第６層６によって覆われる（図５ａおよび５ｂ参照）。接続構造体Ａは正方形の水平断面を有し、その側面長は約１００ｎｍである。
【００５２】
第１スペーサＳｐ１を接続構造体Ａの側壁上に形成するために、珪素窒化物は、厚さ約２０ｎｍに成膜され、またエッチバックされて主面Ｈ上のゲート誘電体Ｇｄが剥き出しにされる。ＳｉＯ2 が厚さ約２００ｎｍに共形成膜され、化学機械的研磨を行って、第６層６が剥き出しにされることによって、第１絶縁体Ｉ１が形成され、これによって第１スペーサＳｐ１が設けられた接続構造体Ａが取り囲まれる（図５ａ参照）。
【００５３】
帯状第５フォトレジストマスク（図示せず）を用いて、その帯は絶縁構造体Ｔに対して交差して走っており、約１００ｎｍの幅を有し、互いの距離は約１００ｎｍであり、少なくとも部分的に接続構造と重なるが、ＳｉＯ2 は珪素窒化物に対して選択的にエッチングされ、その結果、帯状第２溝部は、主面Ｈの一部が剥き出しにされるまで第１絶縁体Ｉ１において形成される。帯状第２溝部において、ビット線は、不純物が添加されたポリシリコンから成り、厚さ約１５ｎｍのｎ型不純物が添加された第７層７を成膜することによって形成される。その後、タングステン珪化物から成る第８層８は、厚さ約６０ｎｍに成膜され、それによって、帯状第２溝部が満たされ、第６層６が剥き出しにされるまで化学機械的研磨によって平坦化される。ビット線は、第７層７および第８層８によって形成される（図６ａ参照）。エッチバック処理の結果、ビット線の上面は、第１絶縁体Ｉ１の上面下方に位置する。続く約８００℃での熱処理工程によって、ドーパントが第７層７で活性化される。ビット線は第１部分を有し、この第１部分は、互いに隣接する接続構造体Ａの第１スペーサＳｐ１間に隣接し、約６０ｎｍの幅を有する。ビット線の第２部分は、ビット線の第１部分間に配設され、約１００ｎｍの幅を有する（図６ｂ参照）。ビット線が接続構造体Ａ間に形成される際のアライメント誤差に対する感度は低いが、これはエッチングが第１スペーサＳｐ１に対して、また第６層６に対して選択的に行われるためである。
【００５４】
その後、ＳｉＯ2 が、成膜され、第６層６が剥き出しにされるまで、化学機械的研磨によって平坦化される。この処理工程において、第１絶縁体Ｉ１は、それによってビット線が覆われるように延在する（図６ａ参照）。
【００５５】
接続構造体Ａの領域を覆わない（図７ｂ参照）、第６フォトレジストマスクを用いて、第１コンタクトホールが第６層６に形成され、このコンタクトホールによって、行のメモリセルにおける各第２接続構造体Ａの一部が、第１コンタクトホールが接続構造体Ａに対してｙ方向にずれた状態で配設されるように剥き出しにされる。この場合、エッチングは、第１絶縁体Ｉ１に対して、また例えばＣＨＦ3 を腐食液として用いて珪素に対して選択的に行われる。
【００５６】
第１ワード線を形成するために、ポリシリコンから成り、約６０ｎｍの厚さを有する原位置不純物添加第９層９が成膜され、また、タングステン珪化物から成り、約５０ｎｍの厚さを有する第１０層１０がその上面に成膜される。ＳｉＯ2 から成り、約５０ｎｍの厚さを有する絶縁第１１層１１が、第１０層１０の上面に成膜される。それによって、第１コンタクトホールは、導電性材料で満たされる。帯状第７フォトレジストマスクを用いて、その帯は絶縁構造体Ｔに対して平行に走っており、幅は約１００ｎｍ、互いの距離は約１００ｎｍ、また少なくとも部分的に第１コンタクトホールに重なるものであるが、第１絶縁体Ｉ１が剥き出しになるまで、第１１層１１、第１０層１０、および第９層９がパターン形成される。第１ワード線は、第９層９および第１０層１０によって形成される（図７ａ参照）。
【００５７】
第１ワード線は、第１部分を有し、この第１部分は第１コンタクトホールに配設され、帯状断面を有する第１ワード線の第２部分に隣接する。
第２スペーサＳｐ２は、第１ワード線の第２部分の側壁上に、ＳｉＯ2 を厚さ約１８ｎｍに成膜して、引き続きそれをエッチバックすることによって形成される。
【００５８】
第２絶縁体Ｉ２を形成するために、珪素窒化物が厚さ約１００ｎｍに成膜され、平坦面が形成されるまで、化学機械的研磨によって平坦化される（図７ａ参照）。
【００５９】
帯状第８フォトレジストマスクＰ´を用いて、その帯は幅が約３００ｎｍ、互いの距離は約１００ｎｍ、絶縁構造体Ｔに対して交差する方向に走っており、また第１ワード線が接触する接続構造体Ａの上方に配設されるものであるが、珪素窒化物は、第１ワード線が接触しない接続構造体Ａが部分的に剥き出しにされるまで、ＳｉＯ2 および例えばＣＨＦ3 を用いて珪素に対して選択的にエッチングされる（図８参照）。それによって、接続構造体Ａに対してｙ方向とは逆にずれた状態で配設される第２コンタクトホールは、第２絶縁体Ｉ２に形成される。第２コンタクトホールは、エッチングが、第２スペーサＳｐ２に対して、また第１１層１１に対して選択的に行われるために、セルフアライメントにより第１ワード線の第２部分間に形成される。
【００６０】
第２ワード線を形成するために、ポリシリコンから成り、約６０ｎｍの厚さを有する原位置不純物添加第１２層１２が成膜され、また、タングステン珪化物から成り、約５０ｎｍの厚さを有する第１３層１３がその上面に成膜される（図９ａ参照）。珪素窒化物から成り、約５０ｎｍの厚さを有する第１４層１４がその上面に成膜される。それによって、第２コンタクトホールは、導電性材料で満たされ、その結果、第２ワード線の第１部分が形成される（図９ｂ参照）。帯状第９フォトレジストマスクを用いて、その帯は幅約１００ｎｍ、互いの距離約１００ｎｍ、絶縁構造体Ｔに対して平行に走っており、また第２コンタクトホールに部分的に重ならないものであるが、第１絶縁体Ｉ２が剥き出しにされるまで、第１２層１２、第１３層１３、および第１４層１４がエッチングされる。その結果、帯状断面を有する第２ワード線の第２部分は、第１２層１２および第１３層１３から、第１ワード線上方に形成される（図９ａ、９ｂ、９ｃ参照）。
【００６１】
第３スペーサＳｐ３を形成するために、珪素窒化物が、厚さ約１８ｎｍに成膜され、エッチバックされ、その結果、第２ワード線は、第３スペーサＳｐ３および第１４層１４によって封止される（図９ａ、９ｂ参照）。
【００６２】
折返しビット線を有するＤＲＡＭセル装置は、例示の実施例において、形成される。メモリセルは、この垂直トランジスタの１つおよびコンデンサの１つで構成され、トランジスタと直列に接続され、面積は４Ｆ2 である。ここで、Ｆは１００ｎｍである。各メモリセルは、このビット線の１つ、また第１あるいは第２ワード線の１つに接続される。メモリセルは、ｙ軸ｙに平行に走っている列、およびｘ軸ｘに平行に走っている行に配設され、この列はビット線に平行に走っており、その行はワード線に平行に走っている。
【００６３】
第１ワード線の第１部分は、行に沿って、接続構造体Ａの各第２接続構造体と部分的に重なり、各々、対応する接続構造体Ａに対してｙ方向にずれた状態で配設される。第２ワード線の第１部分は、残る接続構造体Ａと部分的に重なり、各々、対応する接続構造体Ａに対してｙ方向とは逆の方向にずれた状態で配設される。
【００６４】
凹部Ｖの上部領域の第１側壁上に配設される接続構造体Ａの一部は、トランジスタのゲート電極として機能する。
トランジスタのチャネル領域は、基板Ｓの一部であり、上部ソース／ドレイン領域Ｓ／Ｄ１と下部ソース／ドレイン領域Ｓ／Ｄ２の間に配設される。トランジスタのチャネル領域は、互いに接続され、その結果、浮体効果が回避される。
【００６５】
例示の実施例には、本発明の範囲内に同様に含まれる多くの考え得る変形例がある。従って、層、凹部、構造体、およびスペーサの寸法は、各々の要求に適応させてよい。同様のことが、ドーパント濃度および材料の選定にも適用される。従って、ワード線およびビット線にもまた、例示の実施例で言及したものとは異なる導電性材料が含まれてもよい。
【図面の簡単な説明】
【図１ａ】 第１層、第２層、第３層、第４層、および絶縁構造体が形成された後の基板を通した断面図を示す。
【図１ｂ】 第４層が除去され補助構造が形成された後の図１ａの断面図を示す。
【図２ａ】 凹部の上部領域および補助スペーサが形成された後における基板の図１ｂの平面図を示し、さらに、第２フォトレジストマスクの位置を示す。
【図２ｂ】 図１ａの断面に垂直な、処理工程後の基板を通した図２ａの断面図を示す。
【図３】 補助スペーサが丸められた後の図２ａの平面図を示す。
【図４】 凹部の下部領域、コンデンサ誘電体、蓄積ノード、および第３フォトレジストマスクが形成された後の図２ｂの断面図を示す。
【図５ａ】 蓄積ノードが拡張され、トランジスタの上部ソース／ドレイン領域および下部ソース／ドレイン領域、ゲート誘電体、接続構造体、第６層、第１スペーサ、および第１絶縁体が形成された後の図４の断面図を示す。
【図５ｂ】 接続構造、第１スペーサ、上部ソース／ドレイン領域、および絶縁構造体を示す図２ａの平面図を示す。
【図６ａ】 ビット線を形成する第７層および第８層が形成された後の図５ａの断面図を示す。
【図６ｂ】 接続構造、第１スペーサ、ビット線上方に配設されない第１絶縁体の一部、第８層下方に配設されない第７層の一部、および第８層を示す図２ａの平面図を示す。
【図７ａ】 図６ａの処理工程後の、また第１ワード線を形成する第９層および第１０層、また第１１層、第２スペーサ、および第２絶縁体が形成された後の図１の断面図を示す。
【図７ｂ】 接続構造、第１スペーサ、および第６フォトレジストマスクによって覆われない領域を示す図２ａの平面図を示す。
【図８】 接続構造、第１スペーサ、第９層、第２スペーサ、および第８フォトレジストマスクを示す図２ａの平面図を示す。
【図９ａ】 第２ワード線を形成する第１２層および第１３層、また第１４層、および第３スペーサが形成された後の図７ａの断面図を示す。
【図９ｂ】 （図９ａに平行な）、処理工程後の基板を通した図９ａの断面図を示す。
【図９ｃ】 接続構造、第１スペーサ、第７層、第９層、および第１２層を示す図２ａの平面図を示す。
本発明は、ＤＲＡＭセル装置およびその製造方法に関する。
一般的に、ＤＲＡＭセル装置を製造しようとする場合、集積密度をかつてない程に高めようという努力がなされる。情報が蓄積コンデンサの電荷という形で格納されるＤＲＡＭセル装置では、情報読出し時に、電荷信号が背景ノイズに埋没しないように、蓄積コンデンサを小面積上に製造しながらも、それに充分大きい静電容量を付与するという課題が生じる。
【０００２】
Ｋ．ホフマン（Ｈｏｆｆｍａｎｎ）、ＶＬＳＩ−Ｅｎｔｗｕｒｆ：Ｍｏｄｅｌｌｅ ｕｎｄ Ｓｃｈａｌｔｕｎｇｅｎ［ＶＬＳＩ設計：モデルおよび回路］（１９９６）、４１１頁から４１５頁に、いわゆる折返しビット線を有するＤＲＡＭセル装置が記載されている。バルク抵抗および結合静電容量が同等であるために、互いに近接して配設されたビット線の背景ノイズは同一である。折返しビット線を有するＤＲＡＭセル装置において、蓄積コンデンサに接続されて読込まれるビット線の信号は、背景ノイズでのみ構成される隣接するビット線の信号と比較される。２つのビット線は互いに隣接しているために、背景ノイズの一部はこのようにして除去することができる。この結果、そのような差分読込み方法によって、小さい電圧変化をビット線上に生成する少量の電荷を読み出すことができる。情報の読出しに必要な蓄積コンデンサの最小静電容量は、いわゆる開放ビット線を有する、つまり折返しビット線を有しない、ＤＲＡＭセル装置の場合よりも小さい。メモリセルをアドレス指定して読込むワード線は、隣接するビット線の信号を背景ノイズでのみ構成するために、隣接するビット線に接続されるいかなるメモリセルにも接続してはならない。記載されたＤＲＡＭセル装置の場合、メモリセルは、トランジスタと蓄積コンデンサで構成され、これらは互いに隣接して配設されている。第１ワード線および第２ワード線は、メモリセル上方に配設される。ワード線に沿う互いに隣接するメモリセルは、交互に第１ワード線および第２ワード線に接続される。このために、メモリセルのトランジスタおよび蓄積コンデンサは、異なるメモリセルのトランジスタおよび蓄積コンデンサが、交互に互いに隣接して、ワード線に沿って並ぶように配設される。ビット線は、ワード線に対して交差して走っている。
【０００３】
Ｔ．オザキ（Ｏｚａｋｉ）らによる、ボトル状のコンデンサを用いた１ギガビットＤＲＡＭ用の０．２２８μｍ2 トレンチセル技術、ＩＥＤＭ（１９９５）６６１には、開放ビット線を有するＤＲＡＭセル装置が記載されている。メモリセルは、平面トランジスタおよびそれに直列に接続される蓄積コンデンサで構成されている。共通ソース／ドレイン領域を有する２つの平面トランジスタは、２つの各々の蓄積コンデンサ間に配設され、その蓄積ノードは基板の凹部に配設されている。蓄積コンデンサの静電容量を大きくするために、まず凹部の上部領域が形成され、その領域の側壁は酸化物で形成される。その後、この酸化物は凹部底面で除去され、凹部はさらに深くなり、それによって凹部の下部領域が形成される。凹部の下部領域は、湿式エッチング処理によって拡張され、その結果、凹部の下部領域の断面は、上部の断面より大きくなる。凹部の下部領域を拡張することで、凹部面を覆うコンデンサ誘電体の表面面積が大きくなり、これに伴って蓄積コンデンサの静電容量が大きくなる。
【０００４】
ＥＰ第０８５２３９６号には、ＤＲＡＭセル装置が記載されており、ここでは、集積密度を高めるために、メモリセルのトランジスタは、メモリセルの蓄積コンデンサ上方に配設されている。メモリセルの活性領域は、各々、基板に配設された絶縁構造体で取り囲まれている。凹部は、基板において各メモリセルに形成され、蓄積コンデンサの蓄積ノードは前記凹部の下部領域に配設され、トランジスタのゲート電極は前記凹部の上部領域に配設されている。トランジスタの上部ソース／ドレイン領域、チャネル領域、および下部ソース／ドレイン領域は、基板に積層配設されている。下部ソース／ドレイン領域は、凹部の第１側壁において蓄積ノードに接続されている。絶縁構造体は、凹部の（第１側壁に対向する）第２側壁に隣接しており、その結果、ここでは、蓄積ノードは基板に隣接しない。蓄積コンデンサのコンデンサ電極は、ドーパントを基板内に添加拡散させることによって形成されている。Ｔ．オザキら（上記参照）による刊行物にあるように、凹部の下部領域は、この場合にも拡張されている。ビット線は上部ソース／ドレイン領域に隣接し、基板上方を走っている。ゲート電極は、ゲート誘電体および絶縁構造体によって、基板およびビット線から絶縁されている。ゲート電極は、ビット線上方を走っているワード線に隣接している。
【０００５】
本発明は、折返しビット線を有し、そのワード線およびビット線は、高い導電性を有し、また同時に大きい集積密度を有するＤＲＡＭセル装置を規定する上での課題に基づいている。さらに本発明は、その製造方法を規定するものである。
【０００６】
この課題は、メモリセルが、基板においてｙ軸に平行を走っている列とｘ軸に平行に走っている行に配設されているＤＲＡＭセル装置によって解決されている。列のメモリセルは、ビット線に接続され、このビット線は基板の主面上方を走っている。行のメモリセルは、交互に第１ワード線および第２ワード線に接続されている。さらに、メモリセルは、各々柱状の接続構造体で構成されている。第１ワード線の第１部分は、各々ｙ方向、すなわちｙ軸の正方向に、第１ワード線が接続されているメモリセルの接続構造体の１つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第１ワード線の第２部分は、帯状であり、主面上方を走っているが基本的にはｘ軸に平行に走っており、上方から第１ワード線の第１部分に隣接している。第１ワード線の側壁には、絶縁スペーサが設けられる。第２ワード線の第１部分は、互いに隣接するメモリセルの第１ワード線のスペーサ間に配設されている。第２ワード線の第１部分は、各々、ｙ方向とは逆方向に、つまりｙ軸の負方向に、第２ワード線が接続されているメモリセルの接続構造体の１つに対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆われることはない。第２ワード線の第２部分は、帯状であり、主面上方を走っているが基本的にはｘ軸に平行に走っており、上方から第２ワード線の第１部分に隣接し、第１ワード線およびビット線上方に配設されている。第１ワード線および第２ワード線は行と部分的に重なっている。
【０００７】
さらに、この課題は、メモリセルが、ｙ軸に平行に走っている列とｘ軸に平行に走っている行に形成されるＤＲＡＭセル装置の製造方法によって解決される。柱状の接続構造体は、各々、メモリセルに形成される。各々列のメモリセルに接続されるビット線が形成される。第１絶縁層は、メモリセルの接続構造体上に形成される。第１コンタクトホールは、第１絶縁層に形成され、第１コンタクトホールが接続構造体に対してｙ方向にずれた状態で配設されるように、行のメモリセルの各第２接続構造体の一部を剥き出しにする。導電性材料が成膜され、その結果、第１コンタクトホールは、第１ワード線の第１部分で満たされる。第２絶縁層が成膜される。導電性材料および第２絶縁層はパターン形成され、それによって、帯状の第１ワード線の第２部分が形成されるが、これは基本的にｘ軸に平行に走っており、第１ワード線の第１部分に上方から隣接し、第２絶縁層によって覆われている。第１ワード線の側壁には、絶縁スペーサが設けられる。第１絶縁層は、第２絶縁層およびスペーサに対して選択的にエッチングされ、その結果、接続構造体に対してｙ方向とは逆にずれた状態で配設される第２コンタクトホールが形成されるように、残る接続構造体の一部が剥き出しにされる。導電性材料が成膜され、その結果、第２コンタクトホールは、第２ワード線の第１部分で満たされ、互いに隣接する第１ワード線のスペーサ間に配設される。導電性材料がパターン形成され、それによって、帯状の第２ワード線の第２部分が形成されるが、これは基本的にｘ軸に平行に走っており、第２ワード線の第１部分に上方から隣接し、また第１ワード線およびビット線上方に配設される。
【０００８】
導電性が大きい材料、例えば、ＷＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＣｏＳｉ，ＴａＳｉは、半導体基板上方に成膜するのが好ましいが、この理由は、一方ではこれらの材料が、例えば半導体基板内の凹部のために不完全な状態すなわち不均一に形成された端部を覆うためであり、また他方では、半導体基板の汚染を避けるために、これらの材料は半導体基板から離れて配設すべきであるためである。さらに、これによって、（成膜によって生じる）基板表面の機械的な歪みあるいは損傷が回避される。ビット線と、第１ワード線および第２ワード線の第２部分は、両方共基板上方を走っているため、導電性の大きい材料を含むことができる。さらにまた、マスクを用いたエッチング処理により導電性材料から成る層あるいは層列をパターン形成することによって、ビット線およびワード線は、ＤＲＡＭセル装置の周辺トランジスタのゲート電極として同時に形成してもよい。この場合、ビット線およびワード線は、いわゆる平面構造を有する。
【０００９】
行のメモリセルは、交互に第１ワード線および第２ワード線と接続され、ビット線は、各々、列のメモリセルを互いに接続するために、互いに隣接するビット線に接続されると同時に同じワード線に接続されるような２つのメモリセルはない。このように、ＤＲＡＭセル装置は、折返しビット線を有する。
【００１０】
ＤＲＡＭセル装置が、大きい集積密度を有することができるのは、薄い水平断面、つまり主面に平行な断面で形成できるスペーサのみによって、第１ワード線を第２ワード線から横方向に分離できるためである。
【００１１】
ビット線およびワード線は、メモリセル形成の後に形成してもよい。このことの利点は、例えばＤＲＡＭセル装置の他の部分における汚染原因となり得る高温処理工程の適用後に、金属製のビット線およびワード線の形成を可能にし、汚染を回避できることである。例として、Ｔｉ、ＴｉＮ、およびＷで構成される層列は、ワード線およびビット線を形成するためにパターン形成してもよい。
【００１２】
ワード線を形成する場合、接続構造体のアライメント誤差の影響を受けることはない。ワード線で広範にセルフアライメントされた接続構造体のコンタクト接続によって、ＤＲＡＭセル装置は、高い集積密度を有することができる。第１ワード線および第２ワード線を形成するためのフォトレジストマスクのアライメントによって保証される必要があるのは、接続構造体が部分的に重なることだけであるが、これは、エッチングが選択的に、スペーサおよび第２絶縁層に対して、第２ワード線を形成中に行われるためであり、その結果、第２ワード線用のコンタクトホールは、第１ワード線においてもまた隣接しても、形成することができない。アライメント誤差は、接続構造体幅の３分の１までが好ましい。
【００１３】
アライメント誤差の影響がないために、ＤＲＡＭセル装置は、高い集積密度で形成できる。第１ワード線の幅は、ＤＲＡＭセル装置製造技術で製造できる最小形状寸法Ｆであるのが好ましい。同様のことが、第２ワード線、互いに隣接する第１ワード線間の距離、互いに隣接する第２ワード線間の距離、および接続構造体の幅に対して言える。同様に、ビット線の幅および互いの距離をＦとすることができる。従って、ＤＲＡＭセル装置の平面図において、第１ワード線および第２ワード線は、間隔を空けず、他の線に直接隣接して、あるいは、部分的に重なり合って、交互に配設される。メモリセルは面積が４Ｆ2 となるように形成することができる。
【００１４】
接続構造体は、基板の主面上方に突き出てもよい。この場合、接続構造体の側壁には、さらに絶縁スペーサが設けられ、この絶縁スペーサ間には、ビット線の第１部分が隣接する。ビット線の第２部分は、ビット線の第１部分間に配設され、ビット線の第１部分よりもさらに大きい幅を有する。ビット線は主面に隣接し、各々、ｘ方向において互いに隣接する接続構造体間を走っている。このことによる利点は、ビット線が、接続構造体間において広範にセルフアライメントされた状態で形成できるということである。このために、さらにスペーサが設けられた接続構造体を取り囲む絶縁体が形成される。列に平行に走る形状を有し、また各々列のメモリセルの接続構造体と部分的に重なる帯状のマスクを用いることで、溝部が絶縁体に形成され、スペーサおよび第１絶縁層に対してエッチングが選択的に行われる。その後、導電性材料が成膜され、絶縁体が剥き出しになるまで除去され、その結果、ビット線が溝部に形成され、前記ビット線は接続構造体と重なることはない。このことの利点は、もしこれ以外の方法であれば接続構造体の有効断面が減少し、これによって、接続構造体とワード線との重なり部分が減少する結果となることである。
【００１５】
本発明の範囲内には、メモリセルが、トランジスタおよびそれに直列に接続された蓄積コンデンサで構成されることが含まれる。
集積密度を高めるために、トランジスタが垂直トランジスタとして構成され、その結果、上部ソース／ドレイン領域がチャネル領域上方に配設され、そのチャネル領域はトランジスタの下部ソース／ドレイン領域上方に配設されると都合がよい。
【００１６】
さらに集積密度を高めるために、トランジスタおよび蓄積コンデンサが、一方が他方の上方に配設されると都合がよい。
本発明の範囲内には、上部ソース／ドレイン領域がビット線に接続されることが含まれる。接続構造体は、トランジスタのゲート電極に接続される。
【００１７】
凹部は、基板内においてメモリセルに設けられてもよく、蓄積コンデンサの蓄積ノードは、前記凹部の下部領域に配設され、接続構造体は、前記凹部の上部領域に配設される。凹部の下部領域面には、コンデンサ誘電体が設けられる。蓄積ノードは、接続構造体から電気的に絶縁される。凹部の上部領域においては、少なくとも凹部の第１側壁には、ゲート誘電体が設けられる。接続構造体の一部は、少なくとも第１側壁に配設され、トランジスタのゲート誘電体として機能することができる。上部ソース／ドレイン領域は、基板の主面上に配設され、ｘ方向において互いに隣接する２つの凹部に隣接する。
【００１８】
そのようなＤＲＡＭセル装置を製造するために、コンデンサ誘電体を形成した後、凹部は導電性材料で中位高さに達するまで満たされる。そのために、導電性材料は、成膜され、化学機械的研磨によって平坦化され、そして高さが中位になるまでエッチバックすることができる。その後、コンデンサ誘電体の剥き出しにされた部分を除去し、その結果、凹部面には、中位高さを超えないようにコンデンサ誘電体が設けられる。その後、凹部は、さらに導電性材料によって下部領域に位置する上位高さに達するまで満たされ、その結果、導電性材料は、中位高さと上位高さの間の基板と隣接する。凹部内の導電性材料は、蓄積ノードを形成する。ゲート誘電体は、この蓄積ノードを覆うように形成される。またもう一つの選択肢として、絶縁材料が、まず蓄積ノードに形成され、続いてゲート誘電体の成長が行われる。そして、接続構造が、凹部の上部領域に形成される。ゲート誘電体あるいは絶縁材料によって、接続構造が蓄積ノードから分離される。
【００１９】
凹部が層列に形成されることは、本発明の範囲に含まれ、その結果、下部ソース／ドレイン領域、チャネル領域、および上部ソース／ドレイン領域は、層列の層から形成される。
【００２０】
下部ソース／ドレイン領域は、上位高さと中位高さの間の蓄積ノードから基板内に熱処理工程によって拡散するドーパントによって形成されるのが好ましい。その結果、下部ソース／ドレイン領域は、凹部のみに隣接し、その結果、異なるトランジスタのチャネル領域は、互いに電気的に接続される。このことの都合がよい点は、浮体効果がこの方法で避けられることである。
【００２１】
中位高さを超えるコンデンサ誘電体の剥き出し部分を除去する前にマスクをかぶせると都合がよく、このマスクによって、凹部の（第１側壁と対向する）第２側壁が覆われる。その結果、コンデンサ誘電体は第２側側壁上に残り、その結果、蓄積ノードは、中位高さと上位高さ間の第１側壁でのみ基板と隣接する。この場合、関連する蓄積ノード間で漏れ電流が発生することなく、互いに隣接する凹部の第２側壁と第１側壁の間の距離が減少する。従って、ＤＲＡＭセル装置の集積密度が高められる。蓄積ノードを形成した後、上位高さを超えて第２側壁上に配設されるコンデンサ誘電体の剥き出し部分が除去される。
【００２２】
上部ソース／ドレイン領域は、不純物が添加された基板の層をパターン形成することによって形成することができ、前記層は主面に隣接する。一方では、パターン形成は、凹部を形成することによって行われる。他方、絶縁構造体は、ｙ方向において互いに隣接する上部ソース／ドレイン領域間に形成される。絶縁構造体は、さらに溝部を基板に形成することによって形成してもよいが、この溝部は行に平行に走り、また凹部間に配設されるものである。そして、さらに溝部は、絶縁材料で満たされる。
【００２３】
もう一つの選択肢として、上部ソース／ドレイン領域は、凹部および絶縁構造体を形成した後、イオン注入処理を行うことによって形成することができる。
凹部は、セルフアライメントにより、絶縁構造体を形成し、次に帯状マスクを用いて基板を絶縁構造体に対して選択的にエッチングすることによって絶縁構造体間に形成してもよく、マスク帯は、絶縁構造体に対して交差する方向に走らせる。
【００２４】
凹部のゲート電極が隣接する凹部のトランジスタを駆動することを防止するために、ゲート誘電体よりも厚い絶縁構造体が、凹部の第２側壁上に配設されると都合がよい。集積密度を高めるために、ここで、絶縁構造体が基板内にではなく、凹部の上部領域に配設されると都合がよい。絶縁構造体を形成するために、まず接続構造は、ゲート誘電体を形成して、次に導電性材料を成膜して、それを凹部の第２側壁を覆うマスクを用いて、パターン形成することによって形成してもよい。接続構造は、凹部の第１側壁上に配設され、凹部を完全には満たさない。絶縁構造体は、絶縁材料を成膜して、それをエッチバックすることによって形成する。
【００２５】
コンデンサ誘電体が、次のような第１部分および第２部分を有すると都合がよいが、ここで第１部分は、凹部の下部領域面を中位高さ下方に位置する下位高さに達するまで覆い、また第２部分は、第１部分よりも厚く、下位高さと中位高さの間の凹部面を覆う。選択する導電性の種類によって、ｐｎｐ接合あるいはｎｐｎ接合が、下部ソース／ドレイン領域、基板およびコンデンサ電極によって形成され、蓄積ノードによって駆動されるその接合部には漏れ電流が発生する可能性がある。従って、コンデンサ誘電体が、特にコンデンサ電極と第２ソース／ドレイン領域の間で厚い場合は、蓄積ノードによってその接合が駆動されることがなくなり、漏れ電流が回避される。そのために、凹部を形成した後、コンデンサ誘電体の第１部分が全面に渡り形成される。凹部は導電性材料によって中位高さ下方に位置する下位高さに達するまで満たされる。続いて、コンデンサ誘電体の第１部分の剥き出しにされた部分が除去される。まず、コンデンサ誘電体の第２部分が、全面にわたり形成され、異方性エッチングによって導電性材料表面から除去される。さらに凹部は、導電性材料を成膜することによって、中位高さに達するまで満たされる。そして、上述したように手順を継続する。
【００２６】
コンデンサのコンデンサ電極は、基板に配設され、コンデンサ誘電体に隣接する。コンデンサ電極は、全てのコンデンサに共通の不純物が添加された基板層として構成してもよい。不純物が添加された層は、例えば、エピタキシャル成長あるいはイオン注入処理を行った後にメモリセルを形成することによって形成してもよい。また別の方法として、ドーパント源を凹部に導入して、そのドーパント源からドーパントが基板内に拡散し、そこに不純物が添加された層が熱処理工程で形成される。
【００２７】
ドーパント源は、例えば、砒素ガラスである。凹部を形成した後、砒素ガラスが成膜され、その結果、凹部面が覆われる。砒素ガラスで形成された凹部の下部領域は、例えば、フォトレジストで満たされる。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストを除去した後、保護酸化物を成長すると都合がよい。保護酸化物によって、砒素が後続の熱処理工程中に気化することを防止し、この間、砒素は砒素ガラスから基板中に拡散する。コンデンサ電極は、基板の砒素が添加された部分として形成され、これによって凹部の下部領域が取り囲まれる。
【００２８】
第１側壁が上部領域において平坦であり、下部領域面が湾曲していると都合がよい。熱酸化によって行われるゲート誘電体の成長は、基板の結晶構造に対する第１側壁の方位に依存する。第１側壁が平坦である場合は、ゲート誘電体は均質に成長できるが、これは平坦面が、湾曲面とは異なり、結晶構造に対して決められた方位を有するためである。ゲート誘電体が均質な厚さを有するトランジスタの制御特性は、従来の平面トランジスタ特性に相当し、特に高い閾値以下の相互コンダクタンスを有する。コンデンサ誘電体の一部が、熱酸化によって、端部を有する面上に成長される場合、酸化物は端部で特に薄くなってしまう。従って、漏れ電流が端部領域で生じる可能性がある。従って、コンデンサ誘電体が、端部のない面で形成されると都合がよい。コンデンサ誘電体が、材料を成膜することによって形成される場合であっても、電場歪みが端部で生じ、それによってコンデンサの降伏電圧が減少する可能性があるため、この面における端部は好ましくない影響を及ぼす。
【００２９】
本発明の範囲内には、上部領域が下部領域の断面よりも大きい矩形断面を基本的に有し、基本的に円形あるいは楕円形であることが含まれる。そのために、凹部の上部領域を形成した後、補助スペーサが、凹部上で、材料を成膜して、それを異方的にエッチバックすることによって形成される。補助スペーサは、等方性エッチング処理によって丸みをつけられ、その結果、凹部底面の剥き出しにされた部分は角部のない周縁部を有する。続いて、凹部の下部領域は、補助スペーサに対して異方性エッチングによって選択的に形成される。
【００３０】
蓄積コンデンサの静電容量を大きくするために、引き続き凹部の下部領域が、基板を等方的にエッチングすることによって拡張されると都合がよいが、これにより、この断面が拡張される。このことによって、下部領域面が大きくなり、その上にコンデンサ誘電体が配設され、その結果、蓄積コンデンサの静電容量が大きくなる。
【００３１】
エッチング処理の選択性に限界があることを考慮して、凹部が形成された後、絶縁構造体の上面が主面下方に位置する状況を防ぐ方法について以下に述べる。絶縁構造体が形成される前に、第１材料から成る下部層は主面に形成され、第２材料から成る上部層は前記下部層上に形成される。続いて、絶縁構造体が形成され、第１材料がさらに溝部を満たすために用いられる。絶縁構造体の上面は、主面上方に位置するが、下部層の上面より方に位置する。下部層が剥き出しにされるまで第２材料が成膜され、また平坦化されることによって、第２材料から成る補助構造体が、絶縁構造体上方に形成される。その後、帯状マスクを用いて、まず第１材料を第２材料に対して選択的にエッチングすることによって凹部が形成され、その結果、補助構造によって絶縁構造体が保護されるために、絶縁構造体の上面は、不変的に主面上方に位置する。続いて、凹部は、基板の剥き出し部分をエッチングすることによって形成され、絶縁構造体および下部層はマスクとして機能する。この場合、エッチング処理の選択性に限界があることを考慮して、凹部が形成された後の下部層の厚さが充分大きいためにその上面は主面下方には位置しない絶縁構造体および下部層が除去される。
【００３２】
ゲート誘電体を熱酸化によって形成するために、基板には、珪素および／あるいはゲルマニウムが含まれてもよく、単結晶であるのが好ましい。
ビット線およびワード線は、複数層で形成してもよい。例として、各々、不純物が添加されたポリシリコンから成る下部層を設け、その上方に、より導電性が高い材料、例えば珪化物あるいは金属から成る層を設ける。
【００３３】
本発明の例示の実施例について、以下においてさらに詳細に、図を参照して説明する。
これらの図は、縮尺は正確でない。
例示の実施例において、珪素から成るｐ型不純物が添加された基板Ｓは、開始材料として設けられるが、これには基板Ｓの主面Ｈに隣接する層において、濃度約１０18ｃｍ-3の不純物が添加されている。主面Ｈ上に、ＳｉＯ2 から成り、厚さ約２０ｎｍの第１層１が成膜され、その上面に、珪素窒化物から成り、厚さ約１００ｎｍの第２層２が成膜され、その上面に、ＳｉＯ2 から成り、厚さ約８００ｎｍの第３層３が成膜され、さらにその上面に、珪素窒化物から成り、厚さ約１００ｎｍの第４層４が成膜される（図１ａを参照）。
【００３４】
帯状第１フォトレジストマスク（図示せず）を用いて、第４層４、第３層３、第２層２、第１層１、および基板Ｓは、異方的にエッチングされ、その結果、第１溝部が基板Ｓに形成され、前記溝部は、深さ約３００ｎｍ、幅約１００ｎｍ、および互いの距離約１００ｎｍである。好ましい腐食液は、例えば、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 、およびＨＢｒであり、これらはエッチングされる材料に応じて組み合わせられる。
【００３５】
絶縁構造体Ｔは、第１溝部に、ＳｉＯ2 によって、厚さ約２００ｎｍに共形するように成膜され、第４層４の上面が剥き出しになるまで化学機械的研磨により平坦化されることによって形成される。その後、ＳｉＯ2 は、珪素窒化物に対して選択的にエッチバックされ、その結果、絶縁構造体Ｔの上面は、第３層３の上面の下方に位置するようになる（図１ａを参照）。
【００３６】
その後、珪素窒化物が成膜され、第３層３の上面が剥き出しになるまで、化学機械的研磨によって平坦化される。このようにして、珪素窒化物から成る補助構造体Ｑは、絶縁構造体Ｔの上方に配設される（図１ｂを参照）。
【００３７】
帯状第２フォトレジストマスクＰ２（図２ａを参照）を用いて、その帯は第１フォトレジストマスクの帯に対して交差して走っているが、ＳｉＯ2 は、第２層２が部分的に剥き出しになるまで、例えば、Ｃ2 Ｆ8 やＣＯを用いて、珪素窒化物に対して選択的にエッチングされる。続いて、珪素窒化物がエッチングされ、その結果、補助構造体Ｑおよび第２層２の剥き出しにされた部分が除去される。珪素をＳｉＯ2 に対して選択的にエッチングすることによって、エッチング処理の選択性に限界があることを考慮して、まず、第１層１が部分的にエッチングで取り除かれ、そして凹部Ｖの上部領域が形成される。この場合、絶縁構造体Ｔおよび第３層３は厚膜マスクとして機能する。凹部Ｖの上部領域は、基板Ｓにおいて深さ約３００ｎｍを有し、断面は主面Ｈに対して平行であり、形状は正方形であり、その寸法は約１００ｎｍである。互いに隣接する凹部Ｖ間の距離は、互いの間で、約１００ｎｍである（図２ａおよび２ｂを参照）。
【００３８】
補助スペーサＦは、凹部Ｖにおいて、ＳｉＯ2 によって、厚さ約３０ｎｍに成膜され、異方的にエッチバックされることによって形成される（図２ａおよび２ｂを参照）。凹部底面の剥き出しにされた部分は、基本的に正方形であり、側面長は約４０ｎｍである。
【００３９】
続いて、補助スペーサｆを丸めるために、等方性エッチバックが、例えば、腐食液としてＣＦ4 を用いて行われる（図３を参照）。凹部Ｖ底面の剥き出しにされた部分は、基本的に円形であり、直径は約１００ｎｍである。
【００４０】
その後、珪素は、ＳｉＯ2 に対して選択的に、例えばＨＢｒを用いて、異方的にエッチングされ、それによって、凹部Ｖの下部領域が形成され、これは、補助スペーサｆがマスクとして機能するために、円形状の水平断面を有する。ここで凹部Ｖの深さは約７μｍである（図４参照）。絶縁構造体Ｔおよび第３層３は、エッチング処理工程中、厚膜マスクとして機能する。
【００４１】
凹部Ｖの上部領域は、各々４つの側方の第１面Ｆ１を有する。凹部Ｖの下部領域は、湾曲した第２面Ｆ２を有する。凹部Ｖの下部領域の水平断面、すなわち主面Ｈに対して平行な断面は、湾曲した周縁部を有する。基板Ｓの一部は、特に、凹部Ｖの上部領域の角部に配設されが、これは補助スペーサｆによって少なくとも角部が覆われ、その結果、そこで、より深部までエッチングが行われないためである。
【００４２】
コンデンサのコンデンサ電極Ｅを形成するために、砒素ガラスが厚さ約１０ｎｍに成膜される。砒素ガラスを設けられた凹部Ｖはフォトレジストによって、主面Ｈの下方で約１μｍの高さｈに達するまで満たされる（図４参照）。続いて、剥き出しにされた砒素ガラスが除去される。フォトレジストが除去された後、保護酸化物（図示せず）が成長される。この保護酸化物によって、引き続き約１０００℃で行う熱処理工程中に、砒素の気化が防止され、この間、砒素は砒素ガラスから基板Ｓ中に拡散する。その結果、コンデンサ電極Ｅは、基板Ｓの砒素不純物が添加された部分として形成され、これによって凹部Ｖの下部領域が取り囲まれる（図４参照）。続いて、保護酸化物および補助スペーサｆは、希釈フッ化水素酸を用いて除去される。
【００４３】
コンデンサ誘電体の第１部分ｄ１を形成するために、凹部Ｖ面には、珪素窒化物が設けられ、この珪素窒化物は引き続き部分的に酸化され、その結果、コンデンサ誘電体の第１部分ｄ１は、酸化物当量厚さ約３ｎｍを有するいわゆるＮＯ層として形成される（図４参照）。
【００４４】
コンデンサの蓄積ノードＫを形成するために、原位置不純物添加ポリシリコンが、厚さ約１００ｎｍに成膜され、化学機械的研磨によって平坦化されて第２層２が剥き出しにされる。この処理工程において、第３層３が除去され、絶縁構造体Ｔがわずかに除去される。その後、ポリシリコンは、異方性エッチングによって、深さが１．１μｍに達するまで、主面Ｈ下方にエッチバックされ、その結果、凹部Ｖは、ポリシリコンによって、下位高さｕに達するまで満たされる（図４参照）。コンデンサ誘電体の第１部分ｄ１の剥き出しにされた部分は、例えば、フッ化水素酸を用いて除去される。
【００４５】
スペーサ型のコンデンサ誘電体の第２部分ｄ２を凹部Ｖに形成するために、ＳｉＯ2 が、厚さ約１５ｎｍに成膜され、異方的にエッチバックされる（図４参照）。コンデンサ誘電体の第２部分ｄ２は、第１部分ｄ１よりも厚い。
【００４６】
蓄積ノードＫは、原位置不純物添加ポリシリコンを、厚さ約１００ｎｍに成膜して、続いてそれを深さ約２５０ｎｍに達するまで、主面Ｈ下方にエッチバックすることによって拡張される。凹部Ｖは、ポリシリコンによって、中位高さｍに達するまで満たされる（図４参照）。
【００４７】
多層第３フォトレジストマスクＰ３（図４参照）を用いて、コンデンサ誘電体の第２部分ｄ２の一部が除去される。凹部Ｖの第１側壁上において、コンデンサ誘電体の第２部分ｄ２は、下位高さｕから中位高さｍまで延在している。
【００４８】
その後、原位置不純物添加ポリシリコンは、厚さ約１００ｎｍに成膜され、化学機械的研磨によって平坦化され、第２層２が剥き出しにされる。
第１層１の下方において、垂直トランジスタの上部ソース／ドレイン領域Ｓ／Ｄ１は、ｎ型不純物イオンを基板Ｓにイオン注入することによって形成されるが、前記ソース／ドレイン領域の厚さは約３０ｎｍとなる。絶縁構造体Ｔおよび凹部Ｖのために、上部ソース／ドレイン領域Ｓ／Ｄ１は、正方形の水平断面を有しており、側面長は約１００ｎｍである。互いに隣接する上部ソース／ドレイン領域Ｓ／Ｄ１は、互いに、絶縁構造体Ｔあるいは凹部Ｖによって分離されている。
【００４９】
続いて、ポリシリコンは、深さが約２００ｎｍに達するまで、主面Ｈ下方にエッチバックされ、その結果、蓄積ノードＫはさらに厚くなる。凹部Ｖは、ポリシリコンによって、上位高さＨに達するまで満たされる（図５ａ参照）。蓄積ノードＫは、基板Ｓに、中位高さｍと上位高さｏ間にある凹部Ｖの第１側壁において隣接している。蓄積ノードＫの上部は、凹部Ｖの上部領域に配設される。熱処理工程によって、ドーパントが、蓄積ノードＫから基板Ｓ中に拡散し、それによって、トランジスタの下部ソース／ドレイン領域Ｓ／Ｄ２が形成され、この領域は、中位高さｍと上位高さｏの間の領域において凹部Ｖの第１側壁に隣接する。
【００５０】
続いて、第２層２は、例えば、熱燐酸を腐食液として除去される。
熱酸化によって、ゲート誘電体Ｇｄは、凹部Ｖの上部領域の側壁上で、主面Ｈ上、および蓄積ノードＫ上に形成される（図５ａ参照）。
続いて、原位置不純物添加ポリシリコンから成る第５層５は、厚さ約６０ｎｍに成膜され、それによって、凹部Ｖの上部領域が満たされる。珪素窒化物から成り、厚さ約１００ｎｍを有する第６層６は、その面上に成膜される。
【００５１】
その後、凹部Ｖを覆わない第４フォトレジストマスクを用いて、第６層６および第５層５がパターン形成されるが、その結果、接続構造体Ａは、第５層から、凹部Ｖの上部領域において形成され、前記接続構造は、主面Ｈ上方に約２００ｎｍ突き出し、第６層６によって覆われる（図５ａおよび５ｂ参照）。接続構造体Ａは正方形の水平断面を有し、その側面長は約１００ｎｍである。
【００５２】
第１スペーサＳｐ１を接続構造体Ａの側壁上に形成するために、珪素窒化物は、厚さ約２０ｎｍに成膜され、またエッチバックされて主面Ｈ上のゲート誘電体Ｇｄが剥き出しにされる。ＳｉＯ2 が厚さ約２００ｎｍに共形成膜され、化学機械的研磨を行って、第６層６が剥き出しにされることによって、第１絶縁体Ｉ１が形成され、これによって第１スペーサＳｐ１が設けられた接続構造体Ａが取り囲まれる（図５ａ参照）。
【００５３】
帯状第５フォトレジストマスク（図示せず）を用いて、その帯は絶縁構造体Ｔに対して交差して走っており、約１００ｎｍの幅を有し、互いの距離は約１００ｎｍであり、少なくとも部分的に接続構造と重なるが、ＳｉＯ2 は珪素窒化物に対して選択的にエッチングされ、その結果、帯状第２溝部は、主面Ｈの一部が剥き出しにされるまで第１絶縁体Ｉ１において形成される。帯状第２溝部において、ビット線は、不純物が添加されたポリシリコンから成り、厚さ約１５ｎｍのｎ型不純物が添加された第７層７を成膜することによって形成される。その後、タングステン珪化物から成る第８層８は、厚さ約６０ｎｍに成膜され、それによって、帯状第２溝部が満たされ、第６層６が剥き出しにされるまで化学機械的研磨によって平坦化される。ビット線は、第７層７および第８層８によって形成される（図６ａ参照）。エッチバック処理の結果、ビット線の上面は、第１絶縁体Ｉ１の上面下方に位置する。続く約８００℃での熱処理工程によって、ドーパントが第７層７で活性化される。ビット線は第１部分を有し、この第１部分は、互いに隣接する接続構造体Ａの第１スペーサＳｐ１間に隣接し、約６０ｎｍの幅を有する。ビット線の第２部分は、ビット線の第１部分間に配設され、約１００ｎｍの幅を有する（図６ｂ参照）。ビット線が接続構造体Ａ間に形成される際のアライメント誤差に対する感度は低いが、これはエッチングが第１スペーサＳｐ１に対して、また第６層６に対して選択的に行われるためである。
【００５４】
その後、ＳｉＯ2 が、成膜され、第６層６が剥き出しにされるまで、化学機械的研磨によって平坦化される。この処理工程において、第１絶縁体Ｉ１は、それによってビット線が覆われるように延在する（図６ａ参照）。
【００５５】
接続構造体Ａの領域を覆わない（図７ｂ参照）、第６フォトレジストマスクを用いて、第１コンタクトホールが第６層６に形成され、このコンタクトホールによって、行のメモリセルにおける各第２接続構造体Ａの一部が、第１コンタクトホールが接続構造体Ａに対してｙ方向にずれた状態で配設されるように剥き出しにされる。この場合、エッチングは、第１絶縁体Ｉ１に対して、また例えばＣＨＦ3 を腐食液として用いて珪素に対して選択的に行われる。
【００５６】
第１ワード線を形成するために、ポリシリコンから成り、約６０ｎｍの厚さを有する原位置不純物添加第９層９が成膜され、また、タングステン珪化物から成り、約５０ｎｍの厚さを有する第１０層１０がその上面に成膜される。ＳｉＯ2 から成り、約５０ｎｍの厚さを有する絶縁第１１層１１が、第１０層１０の上面に成膜される。それによって、第１コンタクトホールは、導電性材料で満たされる。帯状第７フォトレジストマスクを用いて、その帯は絶縁構造体Ｔに対して平行に走っており、幅は約１００ｎｍ、互いの距離は約１００ｎｍ、また少なくとも部分的に第１コンタクトホールに重なるものであるが、第１絶縁体Ｉ１が剥き出しになるまで、第１１層１１、第１０層１０、および第９層９がパターン形成される。第１ワード線は、第９層９および第１０層１０によって形成される（図７ａ参照）。
【００５７】
第１ワード線は、第１部分を有し、この第１部分は第１コンタクトホールに配設され、帯状断面を有する第１ワード線の第２部分に隣接する。
第２スペーサＳｐ２は、第１ワード線の第２部分の側壁上に、ＳｉＯ2 を厚さ約１８ｎｍに成膜して、引き続きそれをエッチバックすることによって形成される。
【００５８】
第２絶縁体Ｉ２を形成するために、珪素窒化物が厚さ約１００ｎｍに成膜され、平坦面が形成されるまで、化学機械的研磨によって平坦化される（図７ａ参照）。
【００５９】
帯状第８フォトレジストマスクＰ´を用いて、その帯は幅が約３００ｎｍ、互いの距離は約１００ｎｍ、絶縁構造体Ｔに対して交差する方向に走っており、また第１ワード線が接触する接続構造体Ａの上方に配設されるものであるが、珪素窒化物は、第１ワード線が接触しない接続構造体Ａが部分的に剥き出しにされるまで、ＳｉＯ2 および例えばＣＨＦ3 を用いて珪素に対して選択的にエッチングされる（図８参照）。それによって、接続構造体Ａに対してｙ方向とは逆にずれた状態で配設される第２コンタクトホールは、第２絶縁体Ｉ２に形成される。第２コンタクトホールは、エッチングが、第２スペーサＳｐ２に対して、また第１１層１１に対して選択的に行われるために、セルフアライメントにより第１ワード線の第２部分間に形成される。
【００６０】
第２ワード線を形成するために、ポリシリコンから成り、約６０ｎｍの厚さを有する原位置不純物添加第１２層１２が成膜され、また、タングステン珪化物から成り、約５０ｎｍの厚さを有する第１３層１３がその上面に成膜される（図９ａ参照）。珪素窒化物から成り、約５０ｎｍの厚さを有する第１４層１４がその上面に成膜される。それによって、第２コンタクトホールは、導電性材料で満たされ、その結果、第２ワード線の第１部分が形成される（図９ｂ参照）。帯状第９フォトレジストマスクを用いて、その帯は幅約１００ｎｍ、互いの距離約１００ｎｍ、絶縁構造体Ｔに対して平行に走っており、また第２コンタクトホールに部分的に重ならないものであるが、第１絶縁体Ｉ２が剥き出しにされるまで、第１２層１２、第１３層１３、および第１４層１４がエッチングされる。その結果、帯状断面を有する第２ワード線の第２部分は、第１２層１２および第１３層１３から、第１ワード線上方に形成される（図９ａ、９ｂ、９ｃ参照）。
【００６１】
第３スペーサＳｐ３を形成するために、珪素窒化物が、厚さ約１８ｎｍに成膜され、エッチバックされ、その結果、第２ワード線は、第３スペーサＳｐ３および第１４層１４によって封止される（図９ａ、９ｂ参照）。
【００６２】
折返しビット線を有するＤＲＡＭセル装置は、例示の実施例において、形成される。メモリセルは、この垂直トランジスタの１つおよびコンデンサの１つで構成され、トランジスタと直列に接続され、面積は４Ｆ2 である。ここで、Ｆは１００ｎｍである。各メモリセルは、このビット線の１つ、また第１あるいは第２ワード線の１つに接続される。メモリセルは、ｙ軸ｙに平行に走っている列、およびｘ軸ｘに平行に走っている行に配設され、この列はビット線に平行に走っており、その行はワード線に平行に走っている。
【００６３】
第１ワード線の第１部分は、行に沿って、接続構造体Ａの各第２接続構造体と部分的に重なり、各々、対応する接続構造体Ａに対してｙ方向にずれた状態で配設される。第２ワード線の第１部分は、残る接続構造体Ａと部分的に重なり、各々、対応する接続構造体Ａに対してｙ方向とは逆の方向にずれた状態で配設される。
【００６４】
凹部Ｖの上部領域の第１側壁上に配設される接続構造体Ａの一部は、トランジスタのゲート電極として機能する。
トランジスタのチャネル領域は、基板Ｓの一部であり、上部ソース／ドレイン領域Ｓ／Ｄ１と下部ソース／ドレイン領域Ｓ／Ｄ２の間に配設される。トランジスタのチャネル領域は、互いに接続され、その結果、浮体効果が回避される。
【００６５】
例示の実施例には、本発明の範囲内に同様に含まれる多くの考え得る変形例がある。従って、層、凹部、構造体、およびスペーサの寸法は、各々の要求に適応させてよい。同様のことが、ドーパント濃度および材料の選定にも適用される。従って、ワード線およびビット線にもまた、例示の実施例で言及したものとは異なる導電性材料が含まれてもよい。
【図面の簡単な説明】
【図１ａ】 第１層、第２層、第３層、第４層、および絶縁構造体が形成された後の基板を通した断面図を示す。
【図１ｂ】 第４層が除去され補助構造が形成された後の図１ａの断面図を示す。
【図２ａ】 凹部の上部領域および補助スペーサが形成された後における基板の図１ｂの平面図を示し、さらに、第２フォトレジストマスクの位置を示す。
【図２ｂ】 図１ａの断面に垂直な、処理工程後の基板を通した図２ａの断面図を示す。
【図３】 補助スペーサが丸められた後の図２ａの平面図を示す。
【図４】 凹部の下部領域、コンデンサ誘電体、蓄積ノード、および第３フォトレジストマスクが形成された後の図２ｂの断面図を示す。
【図５ａ】 蓄積ノードが拡張され、トランジスタの上部ソース／ドレイン領域および下部ソース／ドレイン領域、ゲート誘電体、接続構造体、第６層、第１スペーサ、および第１絶縁体が形成された後の図４の断面図を示す。
【図５ｂ】 接続構造、第１スペーサ、上部ソース／ドレイン領域、および絶縁構造体を示す図２ａの平面図を示す。
【図６ａ】 ビット線を形成する第７層および第８層が形成された後の図５ａの断面図を示す。
【図６ｂ】 接続構造、第１スペーサ、ビット線上方に配設されない第１絶縁体の一部、第８層下方に配設されない第７層の一部、および第８層を示す図２ａの平面図を示す。
【図７ａ】 図６ａの処理工程後の、また第１ワード線を形成する第９層および第１０層、また第１１層、第２スペーサ、および第２絶縁体が形成された後の図１の断面図を示す。
【図７ｂ】 接続構造、第１スペーサ、および第６フォトレジストマスクによって覆われない領域を示す図２ａの平面図を示す。
【図８】 接続構造、第１スペーサ、第９層、第２スペーサ、および第８フォトレジストマスクを示す図２ａの平面図を示す。
【図９ａ】 第２ワード線を形成する第１２層および第１３層、また第１４層、および第３スペーサが形成された後の図７ａの断面図を示す。
【図９ｂ】 （図９ａに平行な）、処理工程後の基板を通した図９ａの断面図を示す。
【図９ｃ】 接続構造、第１スペーサ、第７層、第９層、および第１２層を示す図２ａの平面図を示す。
Claims (13)
- ＤＲＡＭセル装置であって、
メモリセルが、基板（Ｓ）において、ｙ軸（ｙ）に平行に走っている列とｘ軸（ｘ）に平行に走っている行に配設されており、
列のメモリセルは、ビット線に接続され、このビット線は、基板（Ｓ）の主面（Ｈ）よりも上方を走っており、
行のメモリセルは、交互に第１ワード線および第２ワード線に接続されており、
メモリセルは、各々、柱状の接続構造体（Ａ）で構成されており、
第１ワード線の第１部分は、各々、第１ワード線が接続されているメモリセルの接続構造体（Ａ）の１つに対して、ｙ軸の正方向にずれた状態で配設されており、その結果、この接続構造体（Ａ）に対しその上方から部分的に重ねられるが、覆うことはなく、
第１ワード線の第２部分は、帯状であり、基板（Ｓ）の主面（Ｈ）よりも上方を走っているがｘ軸（ｘ）に平行に走っており、上方から第１ワード線の第１部分に接しており、
第１ワード線の側壁には、絶縁スペーサ（Ｓｐ２）が設けられ、
第２ワード線の第１部分は、互いに隣り合う第１ワード線のスペーサ（Ｓｐ２）間に配設され、各々、第２ワード線が接続されているメモリセルの接続構造体（Ａ）の１つに対して、ｙ軸の負方向にずれた状態で配設されており、その結果、この接続構造体（Ａ）に対しその上方から部分的に重ねられるが、覆うことはなく、
第２ワード線の第２部分は、帯状であり、基板（Ｓ）の主面（Ｈ）よりも上方を走っているが、ｘ軸（ｘ）に平行に走っており、上方から第２ワード線の第１部分に接し、第１ワード線およびビット線の上方に配設されている、ことを特徴とするＤＲＡＭセル装置。 - 請求項１に記載のＤＲＡＭセル装置であって、
接続構造体（Ａ）は、基板（Ｓ）の主面（Ｈ）から上方に突き出しており、
接続構造体（Ａ）の側壁には、さらに絶縁スペーサ（Ｓｐ１）が設けられ、
ビット線の第１部分は、ｘ方向において互いに隣り合う接続構造体（Ａ）のさらなるスペーサ（Ｓｐ１）に接し、また、ビット線の第１部分間に配設されるビット線の第２部分よりも小さい幅を有し、
ビット線は、主面（Ｈ）の直上に配設される、ことを特徴とするＤＲＡＭセル装置。 - 請求項１乃至２のいずれかに記載のＤＲＡＭセル装置であって、
凹部（Ｖ）が、基板（Ｓ）においてメモリセルに設けられ、前記凹部は、上部領域においてゲート誘電体（Ｇｄ）が設けられる第１側壁を有し、
少なくとも、接続構造体（Ａ）の一部は、第１側壁上において凹部（Ｖ）に配設され、また、メモリセルの垂直トランジスタのゲート電極として機能するように構成されており、
凹部（Ｖ）の下部領域面には、トランジスタに直列に接続された蓄積コンデンサのコンデンサ誘電体（ｄ１、ｄ２）が設けられており、
蓄積コンデンサの蓄積ノード（Ｋ）は、下部領域に配設され、またゲート通電体（Ｇｄ）を介して接続構造体（Ａ）から電気的に絶縁され、
ビット線は、トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄ１）に接続され、上部ソース／ドレイン領域（Ｓ／Ｄ１）は、主面（Ｈ）の直上に配設され、またｘ方向において互いに隣り合う二つの凹部（Ｖ）に接し、
基板（Ｓ）には、ｘ軸に沿って延びる溝部が形成され、溝部内には、絶縁構造体（Ｔ）が形成され、ｙ方向において互いに隣り合う上部ソース／ドレイン領域（Ｓ／Ｄ１）は、絶縁構造体（Ｔ）によって互いに絶縁されている、ことを特徴とするＤＲＡＭセル装置。 - 請求項３に記載のＤＲＡＭセル装置であって、
トランジスタの下部ソース／ドレイン領域（Ｓ／Ｄ２）は、凹部（Ｖ）の第１側壁に接し、
コンデンサ誘電体（ｄ１、ｄ２）は、凹部（Ｖ）の第１側壁上に単一の切り込みを有し、その切り込みを介して、蓄積ノード（Ｋ）は、下部ソース／ドレイン領域（Ｓ／Ｄ２）に電気的に接続される、ことを特徴とするＤＲＡＭセル装置。 - ＤＲＡＭセル装置を製造するための方法であって、
メモリセルが、ｙ軸（ｙ）に平行に走っている列とｘ軸（Ｘ）に平行に走っている行に形成され、
柱状の接続構造体（Ａ）は、各々、メモリセルに形成され、
行方向において互いに隣り合う接続構造体（Ａ）間に設けられ、かつ列のメモリセルにそれぞれ接続されるビット線が形成され、
第１絶縁層（６）は、メモリセルの接続構造体（Ａ）の直上に形成され、
第１コンタクトホールは、第１絶縁層（６）に形成され、これにより、第１コンタクトホールは、接続構造体（Ａ）に対してｙ方向にずれた状態で配設されるように、行のメモリセルの各接続構造体（Ａ）の一部を一つ置きに剥き出しにし、
導電性材料が成膜され、その結果、第１コンタクトホールは、第１ワード線の第１部分で満たされ、
第２絶縁層（Ｉ１）が接続構造体（Ａ）よりも上方に成膜され、
導電性材料および第２絶縁層（Ｉ１）はパターン形成され、それによって、帯状の第１ワード線の第２部分が形成されるが、これはｘ軸（ｘ）に平行に走っており、第１ワード線の第１部分に対しその上方から接し、第２絶縁層（Ｉ１）によって覆われており、
第１ワード線の側壁には、絶縁スペーサ（Ｓｐ２）が設けられ、
第１絶縁層（６）は、第２絶縁層（Ｉ１）およびスペーサ（Ｓｐ２）に対して選択的にエッチングされ、その結果、接続構造体（Ａ）に対してｙ軸の負方向にずれた状態で配設される第２コンタクトホールが形成されるように、残る接続構造体（Ａ）の一部が剥き出しにされ、
導電性材料が成膜され、その結果、第２コンタクトホールは、互いに隣り合う第１ワード線のスペーサ（Ｓｐ２）間に配設される第２ワード線の第１部分で満たされ、
導電性材料がパターン形成され、それによって、帯状の第２ワード線の第２部分が形成されるが、これはｘ軸（ｘ）に平行に走っており、第２ワード線の第１部分に対しその上方から接し、また第１ワード線およびビット線の上方に配設される、ことを特徴とする方法。 - 請求項５に記載の方法であって、
接続構造体（Ａ）は、メモリセルが配設される基板（Ｓ）の主面（Ｈ）から上方に突き出すように形成されており、
接続構造体（Ａ）の側壁には、さらに絶縁スペーサ（Ｓｐ１）設けられ、
接続構造体（Ａ）を取り囲む絶縁体（Ｉ１）が形成され、
マスキング処理を行うことによって、また、主面（Ｈ）の一部が剥き出しになるまで第１絶縁層（６）およびスペーサ（Ｓｐ２）に対してエッチングを選択的に行うことによって、帯状の溝部が絶縁体（Ｉ１）に形成され、
導電性材料が成膜され、その結果、ビット線が溝部に形成され、ビット線の第１部分は、ｘ方向において互いに隣り合う接続構造体（Ａ）のさらなるスペーサ（Ｓｐ１）に接し、また、ビット線の第１部分間に配設されるビット線の第２部分より小さい幅を有する、ことを特徴とする方法。 - 請求項５または６に記載の方法であって、
凹部（Ｖ）が、各々、メモリセルに形成され、
凹部（Ｖ）の下部領域面には、蓄積コンデンサのコンデンサ誘電体（ｄ１、ｄ２）が設けられ、
蓄積コンデンサの蓄積ノード（Ｋ）は、下部領域に形成され、
少なくとも凹部（Ｖ）の第１側壁には、凹部（Ｖ）の上部領域において、ゲート誘電体（Ｇｄ）が設けられ、
少なくとも、接続構造体（Ａ）の一部は、凹部（Ｖ）に形成され、その結果、第１側壁上において、蓄積コンデンサと直列に接続されるメモリセルの垂直トランジスタのゲート電極として機能するように構成され、またゲート誘電体（Ｇｄ）を介して蓄積ノード（Ｋ）から電気的に絶縁され、
トランジスタの上部ソース／ドレイン領域（Ｓ／Ｄ１）は、主面（Ｈ）の直上に形成され、その結果、メモリセルの二つの凹部（Ｖ）に接し、前記凹部（Ｖ）はｘ方向において互いに隣り合う、ことを特徴とする方法。 - 請求項７に記載の方法であって、
コンデンサ誘電体（ｄ１、ｄ２）の形成後、凹部（Ｖ）は、凹部の深さに対し中間に位置する中位高さ（ｍ）まで導電性材料で満たされ、
凹部（Ｖ）の第２側壁を覆う帯状のマスク（Ｐ３）を用いて、コンデンサ誘電体（ｄ１、ｄ２）の剥き出しにされた部分が除去され、
さらに、 凹部（Ｖ）は、中間高さ（ｍ）よりも上方に位置する上位高さ（ｏ）まで導電性材料で満たされ、その結果、蓄積ノード（Ｋ）が導電性材料から形成され、前記蓄積ノードは、凹部（Ｖ）の第１側壁において、基板（Ｓ）に接し、
トランジスタの下部ソース／ドレイン領域（Ｓ／Ｄ２）は、基板（Ｓ）において形成され、前記ソース／ドレイン領域は、中位高さ（ｍ）と上位高さ（ｏ）の間における蓄積ノード（Ｋ）に接し、
ゲート誘電体（Ｇｄ）は、蓄積ノード（Ｋ）を覆うように形成される、ことを特徴とする方法。 - 請求項８に記載の方法であって、
下部ソース／ドレイン領域（Ｓ／Ｄ２）を形成するために、熱処理によってドーパントが蓄積ノード（Ｋ）から基板（Ｓ）へ拡散される、ことを特徴とする方法。 - 請求項８乃至９に記載の方法であって、
凹部（Ｖ）の形成後、コンデンサ誘電体の第１部分（ｄ１）が凹部（Ｖ）の下部領域面に形成され、
凹部（Ｖ）は、中位高さ（ｍ）よりも下方に位置する下位高さ（ｕ）まで導電性材料で満たされ、
コンデンサ誘電体の第１部分（ｄ１）において導電材料により覆われないことで剥き出しにされた部分が除去され、
コンデンサ誘電体の第１部分（ｄ１）より厚いコンデンサ誘電体の第２部分（ｄ２）が、凹部（Ｖ）の下部領域面にてコンデンサ誘電体の第１部分（ｄ１）よりも上方に形成される、ことを特徴とする方法。 - 請求項７乃至１０に記載の方法であって、
互いに平行に走る溝部が基板（Ｓ）にさらに形成され、
このさらなる溝部は、絶縁構造体（Ｔ）によって満たされ、
さらに帯状マスク（Ｐ２）を用いてエッチングすることによって、その帯はさらなる溝部に対して交差して走っているが、基板（Ｓ）は、絶縁構造体（Ｔ）に対して選択的にエッチングされ、その結果、凹部（Ｖ）が形成され、
第１ワード線および第２ワード線は、行をなす各接続構造体（Ａ）の上方を、さらなるマスク（Ｐ２）の帯と平行に走るように形成され、
ビット線は、行方向において互いに隣り合う接続構造体（Ａ）間を、さらなる溝部と平行に走るように形成される、ことを特徴とする方法。 - 請求項１１に記載の方法であって、
凹部（Ｖ）の上部領域が、まず形成され、
材料を成膜して、またそれを異方性エッチバックによって、補助スペーサ（ｆ）が凹部（Ｖ）の側壁に形成され、
補助スペーサ（ｆ）は、等方性エッチング処理によって、丸みをつけられ、その結果、凹部（Ｖ）底面の剥き出しにされた部分は円形状の周縁部を有し、
凹部（Ｖ）の下部領域は、補助スペーサ（ｆ）に対して選択的に異方性エッチングを行うことによって形成され、その結果、凹部（Ｖ）の下部領域の水平断面は、円形状になる、ことを特徴とする方法。 - 請求項１１または１２に記載の方法であって、
第１材料から成る下部層（３）が、主面（Ｈ）の直上に形成され、
第２材料から成る上部層（４）が、下部層（３）の直上に形成され、
絶縁構造体（Ｔ）は、第１材料から構成されるように、また、絶縁構造体（Ｔ）の上面が、主面（Ｈ）よりも上方に位置し、また下部層（３）の上面の下方に位置するように形成され、
第２材料から成る補助構造体（Ｑ）が、絶縁構造体（Ｔ）の上方に形成され、
第２材料は、下部層（３）が剥き出しになるまでエッチングされ、その結果、補助構造体（Ｑ）の一部が保存され、
さらなるマスク（Ｐ２）を用いて、まず、第１材料が第２材料に対して選択的に除去され、その結果、絶縁構造体（Ｔ）の上面が、主面（Ｈ）よりも上方に位置し、
凹部（Ｖ）が形成され、絶縁構造体（Ｔ）の上面は、主面（Ｈ）よりも上方に残る、ことを特徴とする方法。
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