JPH0319363A

JPH0319363A - 半導体記憶装置

Info

Publication number: JPH0319363A
Application number: JP1153931A
Authority: JP
Inventors: Shigeyoshi Watanabe; 重佳渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-16
Filing date: 1989-06-16
Publication date: 1991-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置に係り、特にＭＯＳキャパシ
タとＭＯＳＦＥＴによりメモリセルを構戊するダイナミ
ック型ＲＡＭ　（ＤＲＡＭ）の配線構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、ＤＲＡＭにおいても、高集積化、大容量化が急速に
進められている。

そして、高集積化に伴い、情報電荷を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、α線等によりメモリ内容が破壊されるソフト
エラーなどが深刻な問題となっている。

また、スケーリング則に伴って、ＭＯＳ｝ランジスタも
微細なものをつくるのが困難になってきている。

この様な問題に対して、半導体基板に素子分離満を形成
し、その溝の内に、キャパシタとＭＯＳトランジスタを
形成する技術が提案されているこのようなＤＲＡＭ構造
の１例を第７図（ａ）および第７図（ｂ）に示す。

ここで、第７図（ａ）はこのＤＲＡＭの４ビット分を示
す平面図であり、そして第７図（ｂ）は第７図（ａ）の
Ａ−Ａ’断面図である。

このＤＲＡＭは、異方性エッチングにより、ｐ型シリコ
ン基板１の表面に形成されたｐ十型シリコン層５を縦横
に走るように形成した溝２によって分離され、ＭＯＳト
ランジスタおよびＭＯＳキャパシタを形成してなる柱状
突起３を１単位メモリセルとして複数のメモリセル３１
，３２・・・・・・が配列されてなるものである。すな
わち、このメモリセルは、溝の上部側壁にＭＯＳ｝ラン
ジスタを形成すると共に、下部側壁にＭＯＳキャパシタ
を形成しており、さらに、この溝の底には素子分離用絶
縁膜４が埋込み形成されている。

すなわち、各柱状突起３の下部側面には、ＭＯＳトラン
ジスタのソースまたはドレインとなるｎ型層６が形成さ
れ、さらにこの表面にキャパシタ絶縁膜７を介して、こ
の溝内にはプレート電極となる第２のキャパシタ電極８
を埋込み、該ｎ型拡散層６を第１のキャパシタ電極とし
、これと第２のキャパシタ電極８とによってキャパシタ
絶縁膜を挾むことによりＭＯＳキャパシタが形成される
。

さらに、柱状突起３の上部側面には、ゲート絶縁膜９を
介してゲート電極１０が形成される。このゲート電極１
０とキャパシタ電極８との間は絶縁膜９により分離され
ている。そして柱状突起３の上端面にはＭＯＳＦＥＴの
ソースまたはドレインとなるｎ型層１１が形威され、全
面が絶縁膜１２により平坦化され、ｎ型層１１に対して
コンタクト孔１３を介してＡＪ膜からなるビット線１４
が配設される。ゲート電極１０は第６図（ａ）から明ら
かなように、柱状突起３の周囲を取囲みかつ、一方向に
連続するように配設されて、これがワード線１０１，１
０２・・・・・・となる。

このようなＤＲＡＭ構造では、溝の底部を素子分離領域
としてこの溝内にＭＯＳキャパシタおよびＭＯＳＦＥＴ
が縦積みされて集積形威されるため、メモリセルの占有
面積が小さくて済み、高集積化が可能である。

しかし、このタイプのメモリセルでは、シリコン基板に
搾設する溝の深さが深くなると、シリコン基板にストレ
スが入り易くなるため、溝の深さはせいぜい４〜５μｍ
程度に限定されてしまう。

このため、この溝内に形成されるキャパシタの容量Ｃｓ
にも限界があった。

しかし、このタイプのメモリセルでは、特に、積層型セ
ル構造と比較してキャパシタ容ｆｆｉｃＢを大きくしな
ければならないと言う問題がある。

すなわち、このタイプのメモリセルでは、１つのセルに
１つのビット線コンタクトが形或されており、このビッ
ト線容量ＣＢの大部分がこのコンタクト部分の接合容量
によって構成されていることを考えると、１個のセルに
半分しかビット線コンタクトのない積層型セル構造と比
較してこのタイプのメモリセルのビット線容ＪｉＣＢは
かなり大きくなってしまう。このため、ＤＲＡＭの安定
動作の指針であるＣＢ／Ｃｓを両者で一定となるように
するには、このメモリセルのＣｓを積層型メモリセルの
Ｃｓよりもかなり大きくしなければならない。

しかし、前述したようにこのタイプのメモリセルでは、
ＣＳを大きくするのが困難であるため、現在の構成では
安定したメモリ動作を実現するのが困難であると言う問
題があった。

また、このタイプのメモリセルを、セルサイズの縦横比
が１＝１のメモリセルをレイアウトする場合には、第８
図に示すように、ビット線対のデータを増幅するセンス
アンプ１０１，１０２．１０３　　１０４のピッチを２
セル分以上にすることができない。

一方、従来のトレンチ型セルおよび積層型セルのように
メモリセルの縦横比が１：２のメモリセルでは、一個の
メモリセル上に容易に２本のワード線を形成することが
でき、１本を選択用ワード線、もう１本を通過用ワード
線とすることができるため、第９図に示すように、ビッ
ト線対のデータを増幅するセンスアンプ２０１．２０２
のピッチを容易に４セル分にすることができる。

現在の高密度ＤＲＡＭにおいて、メモリセル部に次いで
センスアンプ部のデザインルールがきびしいことを考え
ると、縦横比１：１のメモリセルにおいて、センスアン
プのピッチを２セル分までしかとることができないとい
うことは、このタイプのセルを使った高密度ＤＲＡＭチ
ップの小形化を阻む大きな問題となっていた。

（発明が解決しようとする課題）以上のように、基板上を縦横に走る浦を配設し、この溝
により分離される複数の半導体柱状突起をマトリックス
状に配列し、各柱状突起の下部側壁にＭＯＳキャパシタ
、上部側壁にＭＯＳＦＥＴを形成すると共に、このＭＯ
ＳＦＥＴのソースまたはドレインにビット線を接続して
なり、最も高密度化に適した縦横比１：１のメモリセル
においては、溝の深さに限界があるため、この溝の深さ
に比例するメモリセル容量Ｃｓを大きくすることが出来
ず、これが、セルの小形化に際し、積層型メモリセルの
ように安定したメモリ動作を得ることができない原因と
なっていた。

また、このような縦横比ｌ：１のメモリセルにおいては
、１つのメモリセル上に２本のワード線を形成するのは
困難であるため、従来のレイアウト法では、センスアン
プのピッチを２セル分しかとることができず、これが小
形化を阻む問題となっていた。

本発明は、この様な問題点を解決し、溝の深さをあまり
深くすることなく、小形で動作の安定した１３頼性の高
いＤＲＡＭを提供することを目的とする。

また、本発明では、センスアンプのピッチを上げること
のできるＤＲＡＭを提供することを目的とする。

〔発明の構成〕

（課題を躬決するための手段）そこで本発明の第１では、基板上を縦横に走る溝を配設
し、この溝により分離される複数の半導体柱状突起をマ
トリックス状に配列し、各柱状突起の下部側壁にＭＯＳ
キャパシタ、上部側壁にＭＯＳＦＥＴを形成すると共に
、このＭＯＳＦＥＴのソースまたはドレインにビット線
を接続した半導体記憶装置において、該膚のうち該ビッ
ト線に垂直な方向に走行する溝に、二層構造をなすよう
にプレート電極となる配線層を埋め込み、前記ＭＯＳキ
ャパシタの一方の電極と前記二層構造のプレート電極の
うちの一本とを側壁部分で接続するようにしている。

また、望ましくは、該プレート電極の走行する方向に隣
接する単位セルに対して、２本のプレート電極のうち異
なるものが接続するように構成している。

さらにまた、これら２本のプレート電極は、選択的に動
作するように構成する。

また、本発明の第２では、これらの満のうち前記ビット
線に垂直な方向にワード線となる二層構造の配線層を埋
め込み、前記ＭＯＳＦＥＴのゲート電極と前記二層構造
のワード線のうち一本とを側壁部分で接続するようにし
ている。

さらに、望ましくは、これらワード線の走行する方向に
隣接する単位セルに対して、２本のワード線のうち異な
るものが接続するようにしている。

（作用）本発明の第１のメモリセル構造では、溝内に二層構造を
なすようにプレート電極となる配線層を埋め込み、ＭＯ
Ｓキャパシタの一方の電極とこの二層構造のプレート電
極のうちの一本とを側壁部分で接続するようにしている
ため、プレートメモリセルの縦横比を変更することなく
、プレート電位を選択的に制御することが可能となる。

また、２本のプレート電極を、選択的に動作するように
制御することにより、溝の深さを深くすることなく、す
なわちメモリセル容量を大きくすることなく、読みだし
電荷量を大きくすることができるため、積層型メモリセ
ル構造と同等以上の安定したメモリセル動作を行うこと
が可能となる。

また、本発明の第２のメモリセル構造では、ビット線に
垂直な方向にワード線となる二層構造の配線層を埋め込
み、前記ＭＯＳＦＥＴのゲート電極と前記二層構造のワ
ード線のうち一本とを側壁部分で接続するようにしてい
るため、縦横比を変化させることなく隣接セルに異なる
ワード線を接続することができ、センスアンプのピッチ
を上げることが可能となる。

（実施例）以下、本発明の実施例を、図面を参照して説明する。

実施例１第１図（ａ）および第１図（ｂ）は、それぞれ本発明の
一実施例のＤＲＡＭの４ビット分を示す平而図およびそ
のＡ−Ａ’断面図である。

このＤＲＡＭは、基板３０１上を縦横に走る溝を配設し
、この溝により分離される複数の半導体柱状突起をマト
リックス状に配列し、各柱状突起の下部側壁にＭＯＳキ
ャパシタ、上部側壁にＭＯＳＦＥＴを形成すると共に、
このＭＯＳＦＥＴのソースまたはドレインにビット線を
接続したものにおいて、溝のうちビット線３４ＣＩ＋，
３４０２・・・・・・に垂直な方向に二層構造となるよ
うにワード線となる第１及び第２の配線層（４０Ｃｌ＋
，４００ａ　，４００５）（４００２　，４００４　．
４００６）を埋め込み、ワード線の走行する方向に隣接
する単位セルに対して２本のワード線のうち異なるもの
が接続するように、ＭＯＳＦＥＴのゲート電極（　３　
０　０　１・・・・・・３００６）と二重のワード線の
うち一本とを側壁部分で交互に接続するようにしたこと
を特徴とするものである。

すなわち、本発明実施例のＤＲＡＭは、高抵抗のｐ型シ
リコン基板３０１の表面上を、縦・横に走る素子分Ｍ　
ｉ’ｆｌｔ　３　０　２によって分離され、それぞれ側
壁にＭＯＳＦＥＴとＭＯＳキャパシタを形成してなる複
数の柱状突起３０３１，３０３２・・・・・・がマトリ
ックス状に配列形成されてなるものである。

そして、この素子分離満３０２は、ｐ型シリコン基板３
０１の表面上を、縦・横に走る第１の溝３０２ａとこの
第１の溝２８の底部に、，段差を有してさらに深く形成
された第２の溝３０２ｂとから構成されており、この第
２の溝の底部に形成された第３の溝３０２Ｃの底部には
分離用の絶縁膜３０４が形成され、またさらにその底部
にはチャネルストップとなるｐ＋層３０５が形成されて
いる。

また、下方に位置する第２の溝の側壁面にはＭＯＳトラ
ンジスタのソースまたはドレインとなるｎ一型層３０６
が形威され、さらにこの上層に、キャパシタ絶縁膜３０
７が形成されており、このキャパシタ絶縁膜３０７を介
してｎ　型層３０６に対向するキャパシタ電極３０８が
、基板表面まで埋込み形成されている。このキャパシタ
電極３０８は、第１図（ａ）に示すように分Ｍ７ｍ３０
２に沿って連続的に配設されて、共通電極となる。

さらに、素子分離満３０２の上段部すなわち第１の溝３
０２ａ内には、各柱状突起３０３　（３０３１．３０３
２・・・）をとり囲むようにゲート絶縁膜３０９を介し
て多結晶シリコン膜からなるゲート電極３００　（３０
０＋　．３００２・・・）が形成されると共に、各柱状
突起３０３　（３０３１．３０３２・・・）の表面にソ
ースまたはドレインとなるｎ型層３１１が形成されてお
り、これらと第２の溝の側壁面に形成されたソースまた
はドレインとなるｎ一型層３０６とによってＭＯＳＩ−
ランジスタを構成している。

そして、ゲート電極３００の周りに絶縁膜３１２を介し
て、第１及び第２の配線層（ワード線）（４００１，４
００３．４００５　）（４００２　．４００４　．４０
０６　）がを埋め込まれ、二層構造のワード線を構成し
ている。このワード線は、ビット線３４０１．３４０２
・・・・・・に垂直な方向に走行しており、この方向に
隣接する単位セルに対して２本のワード線のうち異なる
ものが接続するように、ＭＯＳＦＥＴのゲート電極（３
００１・・・・・・３００６）と二重のワード線のうち
一本とを側壁部分でコンタクトホールを介して交互に接
続するようにしている。

そして、この上層はＣＶＤ法によって形成された酸化シ
リコン膜からなる絶縁３１２により平坦化され、コンタ
クト孔３１３を介してＭＯＳＩ−ランジスタのソースま
たはドレイン３１１に接続するように、多結晶シリコン
膜またはアルミニウム膜等によるビット線３４０　（３
４０１．３４０２　，・・・）がゲート電極に配設され
ている。

ここで、ワード線の走行する方向に隣接したメモリセル
が同じビット線対に属する場合、ワード線の走行する方
向に隣接したメモリセルに接続されるワード線は、異な
るように接続される。すなわち、一方のメモリセルに（
例えば３００ａ）にビット線の走行方向からみて左側に
あるワード線（４００１）が接続されるなら、もう一方
のメモリセル（例えば３００１）には、右側にあるワー
ド＊（４００３）が接続される・・・というように交互
に接続される。

この構造によれば、溝内に２層構造をなすように形成さ
れた２本のワード線が形成されており、で縦横比１：２
のメモリセルと同様ワード線方向に隣接したメモリセル
は別のワード線に接続されるため、センスアンプピッチ
をメモリセル４つ分に広げることが可能となる。

なお、第２図（ａ）に、オープンビットライン方式の場
合のメモリセルとセンスアンプ１００１．１００２との
接続例を示す。ここでは隣接するメモリセルは同じビッ
ト線対（ＢＬ２１，ＢＬ２１）（ＢＬ２２，ＢＬ２２）
に属するように形成されており、点線で示したワード線
ＷＬＩＩ，ＷＬ１３，ＷＬ１５，ＷＬ１７は下層に位置
する第１の配線層であり、実線で示したワード線ＷＬ　
１　２．ＷＬ１４，ＷＬ１６，ＷＬ１８は上層に位置す
る第２の配線層である。そしてそれぞれコンタクト部Ｃ
を介して各メモリセルに交互に接続されている。

また、第２図（ｂ）は、フォールデッドライン方式の場
合のメモリセルとセンスアンプ１０１１．１０１２との
接続例を示す図である。ここでは隣接するメモリセルは
同じビット線対（ＢＬ３１，ＢＬ３１）（ＢＬ４１，Ｂ
Ｌ４１）に属するように形成されており、点線で示した
ワード線ＷＬ２１，ＷＬ２３，ＷＬ２５，ＷＬ２７は下
層に位置する第１の配線層であり、実線で示したワード
線ＷＬ２２，ＷＬ２４，ＷＬ２６，ＷＬ２８は上層に位
置する第２の配線層である。そしてそれぞれコンタクト
部Ｃを介して各メモリセルに交互に接続されている。

なお、第２図（ａ）および第２図（ｂ）中、点線で囲ま
れた領域Ｒは、第１図（ａ）の４ビット分を示す。

また、この変形例として、１セルおきに同しビット線対
（ＢＬ５１，ＢＬ５１）（ＢＬ６１．ＢＬ６１）に属す
るように形成された場合のメモリセルとセンスアンプ１
０２１．１０１２との接続例を第３図に示す。点線で示
したワード線ＷＬ３１，ＷＬ３３，ＷＬ３５，ＷＬ３７
は下層に位置する第１の配線層であり、実線で示したワ
ード線ＷＬ３２，ＷＬ３４，ＷＬ３６，ＷＬ３８は上層
に位置する第２の配線層である。そしてそれぞれコンタ
クト部Ｃを介して各メモリセルに２セル毎に交互に接続
されている。

実施例２次に、本発明の第２の実施例について説明する。

゛第４図（ａ）および１４図（ｂ）は、それぞれ本発明
の一実施例のＤＲＡＭの４ビット分を示す平面図および
そのＡ−Ａ’断面図である。

このＤＲＡＭは、実施例１では、溝の下部を埋め込むよ
うにキャパシタ電極３０８を形成したのに対し、ゲート
電極と同様にメモリセルとなる柱状突起の周りのみ第２
のキャパシタ電極６００（６００１．６００２・・・）
を埋め込み、絶縁膜３１２を介して、ワード線と同方向
に二層構造となるように第３及び第４の配線層（５００
１，５００３　，５００ｓ　）（５００２　．５００４
　．５００６）を埋め込み、これをプレート電極とする
ようにし、ワード線の走行する方向に隣接する単位セル
に対して第３及び第４の配線層の２本のプレート電極の
うち異なるものが接続するように、これらのうちのいず
れかに第２のキャパシタ電極６００　（６００＋　，６
００２・・・）を側壁部分で交互に接続するようにした
ことを特徴とするもので、他部については実施例１と同
様である。なお、同一部位には同一符号を付した。

ここで、ワード線の走行する方向に隣接したメモリセル
が同じビット線対に属す・る場合、ワード線の走行する
方向に隣接したメモリセルに接続されるプレート電極は
互いに異なるように接続される。すなわち、一方のメモ
リセルに（例えば３００３）にビット線の走行方向から
みて左側にあるプレート電極（５００１）が接続される
なら、もう一方のメモリセル（例えば３００ｑ）には、
右側にあるプレート電極（５００３）が接続される・・
・というように交互に接続される。また、ワード線につ
いても、実施例１と同様に接続される。

なお、第５図に、オープンビットライン方式の場合のメ
モリセルとセンスアンプ２００１．２００２との接続例
を示す。ここでは隣接するメモリセルは同じビット線対
（ＢＬ２１，ＢＬ２１）（ＢＬ２２，ＢＬ２２）に属す
るように形或されており、ワード線ＷＬ１１・・・・・
・とプレート電極ＰＬ１１・・・・・・とは上下で互い
に重なるように形成されている。そして、各溝内には、
点線で示したワ一ド線およびプレート電極ＷＬＩＩおよ
びＰＬ１１，ＷＬ１３およびＰＬ１３，ＷＬ１５および
ＰＬ１５，ＷＬ１７およびＰＬ１７はいずれも下層側に
位置する第１の配線層および第３の配線層であり、実線
で示したワード線ＷＬ１２およびＰＬ１２，ＷＬ１４お
よびＰＬ１４，ＷＬ，１６およびＰＬ１６，ＷＬ１８お
よびＰＬ１８は上層に位置する第２および第４の配線層
である。そしてそれぞれコンタクト部Ｃを介して各メモ
リセルに交互に接続されている。

なお、第５図中、点線で囲まれた領域Ｒは、第４図（ａ
）の４ビット分を示す。

次に、このＤＲＡＭの動作について第６図（ａ）を参照
しつつ説明する。

先ず、例えばワード線ＷＬ１３を選択して、センスアン
プ２００２のビット線対（ＢＬ２１，ＢＬ２１）にメモ
リセルデータを読み出し、センスアンプ２００２でこれ
を増幅した後、ワード線ＷＬ１３を中間電位にしてプレ
ート電極ＰＬ１３のプレート電位を０から３／２Ｖｃｃ
だけ持ち上げる。

そのとき、高電位側のメモリセルデータはプレートとの
容量結合により１１／６Ｖｃｃまで持ち上がる。

比較の為に、第６図（ｂ）に従来例の場合の動作を示す
。

これらの比較からも明らかなように、従来の方式では高
電位側のメモリセルデータがＶＣＣであるのに比べ、こ
の値は２倍近くになり、これを読み出せばビット線に読
み出される信号量は２倍近くなる。このように、容ｍｃ
ｓが従来と同じでも、ビット線に読み出される電荷量を
大幅に増大することができ、ビット線容量ＣＢの大きい
このタイプのメモリセル構造においても、積層型メモリ
セルと同等の安定したメモリセル動作を得ることが可能
となる。

なお、実施例１と同様、縦横比１：１のメモリセルにお
いても、センスアンプピッチを広げることが可能となる
という効果を奏功することはいうまでもない。

この例では、ワー．ド線とプレート電極と両方を２層構
造に形威したが、プレート電極のみを２層構造で形成す
るようにしてもよい。

また、前記実施例では、選択されたワード線ＷＬ１３に
接続されたセルは全て１本のプレート電極に接続される
ように構成されているが、２本以上の複数のプレート電
極に接続されるように接続位置を変更し、プレート電極
の動作をかえるようにしてもよい。

〔発明の効果〕

以上述べたように本発明の第１によれば、基板上を縦横
に走る溝により分離形威される複数の半導体柱状突起を
マトリックス状に配列し、各柱状突起の下部側壁にＭＯ
Ｓキャパシタ、上部側壁にＭＯＳＦＥＴを形成した半導
体記憶装置において、該溝のうち該ビット線に垂直な方
向に走行する溝の下部に２層構造となるようにプレート
電極となる配線層を埋め込み、前記ＭＯＳキャパシタの
一方の電極と前記二重のプレート電極のうちの一本とを
側壁部分で接続するようにしているため、小形でかつ安
定したメモリセル動作をおこなうことのできる半導体記
憶装置を得ることができる。

また、本発明の第２によれば、これらの溝の上部にビッ
ト線に垂直な方向に二重となるようにワード線となる配
線層を埋め込み、前記ＭＯＳＦＥＴのゲート電極と前記
二重のワード線のうち一本とを側壁部分で接続するよう
にしているため、センスアンプのピッチを広げることが
でき、チップサイズの小形化をはかることが可能となる
。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は本発明の第１の実施
例のＤＲＡＭを示す図、第２図（ａ）および第２図（ｂ
）はそれぞれ同実施例のＤＲＡＭのセンスアンプを含む
レイアウトを示す図、第３図は同変形例を示す図、第４
図（ａ）および第４図（ｂ）は本発明の第２の実施例の
ＤＲＡＭを示す図、第５図は同実施例のＤＲＡＭのセン
スアンプを含むレイアウトを示す図、第６図（ａ）は同
本発明の第２の実施例のＤＲＡＭの主要ノードの動作波
形を示す図、第６図（ｂ）は従来例の動作波形を示す図
、第７図（ａ）および第７図（ｂ）は従来例のＤＲＡＭ
を？す図、第８図および第９図はそれぞれ従来の縦横比
１：１および１：２のセルからなるＤＲＡＭのセンスア
ンプを含むレイアウトを示す図である。１・・・ｐ型シリコン基板、２・・・素子分雌溝、３・
・・柱状突起、４・・・絶縁膜、５・・・ｐ＋埋込み層
、６・・・ｎ一型層、７・・・キャパシタ絶縁膜、８・
・・キャパシタ電極、９・・・ゲート絶縁膜、１０・・
・ゲート電極、１１・・・ｎ型層、１２・・・絶縁膜、
１３・・・コンタクト孔、１４・・・ビット線、３０１
・・・ｐ型シリコン基板、３０２・・・素子分離溝、３
０３・・・柱状突起、３０４・・・絶縁膜、３０５・・
・ｐ＋埋込み層、３０６・・・ｎ型層、３０７・・・キ
ャパシタ絶縁膜、３０８・・・キャパシタ電極、３０９
・・・ゲート絶縁膜、３１１・・・ｎ型層、３１２・・
・絶縁膜、３１３・・・コンタクト孔、３４０・・・ビ
ット線、３００・・・ゲート電極、４００２　．４００
４　，４００ｅ・・・第１の配線層、４００１　，４０
０３　．４００ｓ・・・第２配線層、５００２■５００
４　．５００６・・・第３の配線層、５００ｔ　，５０
０３．５００ｓ・・・第４配線層、６００・・・キャパ
シタ電極。第５契第６図 −４２８− −４２９一

Claims

【特許請求の範囲】

（１）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、任意の柱状突起の下部側面にＭＯＳキャパシタ、上
部側面にＭＯＳＦＥＴを形成すると共に、このＭＯＳＦ
ＥＴのソースまたはドレインにビット線を接続した半導
体記憶装置において、前記溝のうち前記ビット線に垂直な方向に走行する溝にプレート電極となる二層構造の配線層を埋
め込み、前記ＭＯＳキャパシタの一方の電極と前記二層
構造のプレート電極のうちの一本とを側壁部分で接続す
るようにしたことを特徴とする半導体記憶装置。
（２）前記プレート電極の走行する方向に隣接する単位
セルに対して、２本のプレート電極のうち異なるものが
接続するように構成されていることを特徴とする請求項
（１）記載の半導体記憶装置。
（３）前記２本のプレート電極は、選択的に動作するよ
うに構成されていることを特徴とする請求項（１）また
は（２）記載の半導体記憶装置。
（４）基板上を縦横に走る溝を配設し、この溝により分
離される複数の半導体柱状突起をマトリックス状に配列
し、任意の柱状突起の下部側面にＭＯＳキャパシタ、上
部側面にＭＯＳＦＥＴを形成すると共に、このＭＯＳＦ
ＥＴのソースまたはドレインにビット線を接続した半導
体記憶装置において、前記溝のうち前記ビット線に垂直な方向に二層構造をなすようにワード線となる配線層を埋め込み
、前記ＭＯＳＦＥＴのゲート電極と前記ワード線のうち
一本とを側壁部分で接続するようにしたことを特徴とす
る半導体記憶装置。
（５）前記ワード線の走行する方向に隣接する単位セル
に対して、２本のワード線のうち異なるものが接続する
ように構成されていることを特徴とする請求項（４）記
載の半導体記憶装置。