JPH06105770B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH06105770B2 JPH06105770B2 JP63025271A JP2527188A JPH06105770B2 JP H06105770 B2 JPH06105770 B2 JP H06105770B2 JP 63025271 A JP63025271 A JP 63025271A JP 2527188 A JP2527188 A JP 2527188A JP H06105770 B2 JPH06105770 B2 JP H06105770B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- electrode
- bit line
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型半導体記録装置に関し、特に積
層型メモリセルを有するダイナミック型半導体記憶装置
に関する。
層型メモリセルを有するダイナミック型半導体記憶装置
に関する。
〔従来の技術〕 従来の１トランジスタ型ダイナミックメモリセルには、
プレート型，積層型，溝型等の構造がある。特に積層型
メモリセルは、小さな専有面積で大きな蓄積容量が得ら
れるため、1Mビット以上の大容量メモリで使用されてい
る。従来の技術としては第５図に示される構造がある。
ワード線であるゲート電極４−３を有するMOSトランジ
スタの一方のソース・ドレイン領域３−３に接続された
容量電極５−１とビット線７とで容量素子を構成してい
る。
プレート型，積層型，溝型等の構造がある。特に積層型
メモリセルは、小さな専有面積で大きな蓄積容量が得ら
れるため、1Mビット以上の大容量メモリで使用されてい
る。従来の技術としては第５図に示される構造がある。
ワード線であるゲート電極４−３を有するMOSトランジ
スタの一方のソース・ドレイン領域３−３に接続された
容量電極５−１とビット線７とで容量素子を構成してい
る。
上述した従来の積層型メモリセルは、容量素子を積層さ
れた二層の電極（５−1,6）間に構成しているため、セ
ル面積を小さくすると、容量が減少するという欠点があ
る。メモリ情報を誤りなく読み出すためには30〜50fF程
度の容量が通常必要とされるが、セル面積を４μm2程度
にまで縮小し、16Mビット以上のメモリを実現しようと
すると10fF程度の容量しか得られないという問題点があ
る。
れた二層の電極（５−1,6）間に構成しているため、セ
ル面積を小さくすると、容量が減少するという欠点があ
る。メモリ情報を誤りなく読み出すためには30〜50fF程
度の容量が通常必要とされるが、セル面積を４μm2程度
にまで縮小し、16Mビット以上のメモリを実現しようと
すると10fF程度の容量しか得られないという問題点があ
る。
さらに従来のメモリセルは、ビット線間容量、およびビ
ット線上に配線層がある場合にはビット線−配線層間容
量が、寄生容量としてビット線に付加するため、読み出
し時にビット線電位変化がこの寄生容量のために減少
し、読み出し誤差の原因になるという欠点もある。又、
この寄生容量を介してビット線に雑音を発生させ、誤動
作の原因となるという欠点もある。
ット線上に配線層がある場合にはビット線−配線層間容
量が、寄生容量としてビット線に付加するため、読み出
し時にビット線電位変化がこの寄生容量のために減少
し、読み出し誤差の原因になるという欠点もある。又、
この寄生容量を介してビット線に雑音を発生させ、誤動
作の原因となるという欠点もある。
本発明のダイナミック型半導体記憶装置は、任意断面形
状を有するパイプ状の第１の容量電極とその中心を貫通
して設けられた第２の容量電極を有する容量素子、前記
第１の容量電極と基準電位線との間に挿入されワード線
に接続されたゲート電極を有する電界効果トランジスタ
及び前記第２の容量電極に接続されたビット線からなる
メモリセルが複数個半導体基板に集積されているという
ものである。
状を有するパイプ状の第１の容量電極とその中心を貫通
して設けられた第２の容量電極を有する容量素子、前記
第１の容量電極と基準電位線との間に挿入されワード線
に接続されたゲート電極を有する電界効果トランジスタ
及び前記第２の容量電極に接続されたビット線からなる
メモリセルが複数個半導体基板に集積されているという
ものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）および（ｂ）は本発明の第１の実施例の主
要部を示す互いに直交する方向でそれぞれ半導体チップ
を切断した断面図である。
要部を示す互いに直交する方向でそれぞれ半導体チップ
を切断した断面図である。
この実施例は断面長方形状の多結晶シリコンからなる第
１の容量電極５−１とその中心を貫通して設けられた多
結晶シリコンからなる第２の容量電極（７）を有する容
量素子、第１の容量電極５−１と基準電位線（３−２）
との間に挿入されワード線であるゲート電極４−３を有
するMOSトランジスタ及び前述の第２の容量電極である
ビット線７からなるメモリセルが複数個Ｐ型シリコンか
らなる半導体基板１に集積されているというものであ
る。
１の容量電極５−１とその中心を貫通して設けられた多
結晶シリコンからなる第２の容量電極（７）を有する容
量素子、第１の容量電極５−１と基準電位線（３−２）
との間に挿入されワード線であるゲート電極４−３を有
するMOSトランジスタ及び前述の第２の容量電極である
ビット線７からなるメモリセルが複数個Ｐ型シリコンか
らなる半導体基板１に集積されているというものであ
る。
２は酸化シリコンからなるフィールド絶縁膜、３−１〜
３−２はN+拡散層でMOSトランジスタのソース・ドレイ
ン領域（３−２は基準電位線）、４−１〜４−４は多結
晶シリコン膜からなるゲート電極でワード線を構成して
いる。５−1,5−２は酸化シリコンからなる容量絶縁
膜、７は多結晶シリコン膜からなるビット線で同時に容
量素子の第２の電極を兼ねている。
３−２はN+拡散層でMOSトランジスタのソース・ドレイ
ン領域（３−２は基準電位線）、４−１〜４−４は多結
晶シリコン膜からなるゲート電極でワード線を構成して
いる。５−1,5−２は酸化シリコンからなる容量絶縁
膜、７は多結晶シリコン膜からなるビット線で同時に容
量素子の第２の電極を兼ねている。
第２図は本発明のメモリセルの原理を説明するための等
価回路図である。ＱはMOSFET、VRは基準電位、WLはゲー
トに接続されたワード線、BLはビット線、Csは蓄積容量
でビット線BLを第２の容量電極としこれを取り囲んでシ
ールドする様に形成された第１の容量電極とで構成され
た容量素子の容量である。
価回路図である。ＱはMOSFET、VRは基準電位、WLはゲー
トに接続されたワード線、BLはビット線、Csは蓄積容量
でビット線BLを第２の容量電極としこれを取り囲んでシ
ールドする様に形成された第１の容量電極とで構成され
た容量素子の容量である。
第３図は本発明のメモリセル配列のビット線とCsのみを
書き出したものである。容量素子の外側の電極（第１の
容量電極）間の寄生容量をC1、外側の電極と他の配線或
いは基板との間の容量をC2、ビット線の露出している部
分の線間容量および寄生容量をC3，C4とすれば、ビット
線BLの全容量CBはC4＋C3＋CsC2／（Cs＋C2）＋CsC1／
（Cs＋2C1）となる。寄生容量C1，C2は蓄積容量Csと直
列になるため、ビット線容量CBはその分小さくなる。記
憶情報の読出し電圧を大きくするにはCB/Csの値を小さ
くすればよい。従ってCsが大きいほどよく読み出し誤
差、誤動作も減少する。
書き出したものである。容量素子の外側の電極（第１の
容量電極）間の寄生容量をC1、外側の電極と他の配線或
いは基板との間の容量をC2、ビット線の露出している部
分の線間容量および寄生容量をC3，C4とすれば、ビット
線BLの全容量CBはC4＋C3＋CsC2／（Cs＋C2）＋CsC1／
（Cs＋2C1）となる。寄生容量C1，C2は蓄積容量Csと直
列になるため、ビット線容量CBはその分小さくなる。記
憶情報の読出し電圧を大きくするにはCB/Csの値を小さ
くすればよい。従ってCsが大きいほどよく読み出し誤
差、誤動作も減少する。
容量素子はビット線を囲んで形成されているので、半導
体基板の面積当りの容量が大きくとれ、従来例の少なく
とも２倍の値となる。ビット線を構成する多結晶シリコ
ン膜の厚さを大きくし、ビット線の側面の寄与を大きく
すれば４倍程度の蓄積容量とすることもできる。
体基板の面積当りの容量が大きくとれ、従来例の少なく
とも２倍の値となる。ビット線を構成する多結晶シリコ
ン膜の厚さを大きくし、ビット線の側面の寄与を大きく
すれば４倍程度の蓄積容量とすることもできる。
第４図は本発明の第２の実施例の主要部を示す半導体チ
ップの断面図である。基準電位をN+拡散層３−２とアル
ミニウム又は多結晶シリコンからなる配線層９によりMO
Sトランジスタに与えている。低抵抗の配線により基準
電位を与えることにより、安定なメモリ動作が得られ
る。さらに、この配線層をゲート電極４−３上に延在さ
せその上に容量電極の一部を設けるようにすると、大き
な段差部に容量素子の一部が形成されるので蓄積容量が
より大きくなるという利点がある。
ップの断面図である。基準電位をN+拡散層３−２とアル
ミニウム又は多結晶シリコンからなる配線層９によりMO
Sトランジスタに与えている。低抵抗の配線により基準
電位を与えることにより、安定なメモリ動作が得られ
る。さらに、この配線層をゲート電極４−３上に延在さ
せその上に容量電極の一部を設けるようにすると、大き
な段差部に容量素子の一部が形成されるので蓄積容量が
より大きくなるという利点がある。
以上説明したように本発明は、ビット線とこれを取り囲
むように設けられた電極とで容量素子を構することによ
り、従来の２倍以上のメモリセルの蓄積容量を得ること
ができる効果がある。ダイナミックメモリセルでは、小
さなセル面積でいかに大きな蓄積容量が得られるかが最
も重要な課題であり、本発明は16Mビット以上の大容量
メモリを実現するための有効なセル構造を提供するもの
であるといえる。さらに、本発明によるとメモリセルの
ビット線容量が小さく、大きな信号を取り出せるので読
み出し誤差や誤動作が減少するという効果もある。
むように設けられた電極とで容量素子を構することによ
り、従来の２倍以上のメモリセルの蓄積容量を得ること
ができる効果がある。ダイナミックメモリセルでは、小
さなセル面積でいかに大きな蓄積容量が得られるかが最
も重要な課題であり、本発明は16Mビット以上の大容量
メモリを実現するための有効なセル構造を提供するもの
であるといえる。さらに、本発明によるとメモリセルの
ビット線容量が小さく、大きな信号を取り出せるので読
み出し誤差や誤動作が減少するという効果もある。
第１図（ａ）及び（ｂ）は本発明の第１の実施例の主要
部を示す互いに直交する方向でそれぞれ半導体チップを
切断した断面図、第２図は本発明のメモリセルの等価回
路図、第３図は本発明のメモリセル配列のビット線とCs
を抜出して示すビット線容量を説明するための図、第４
図及び第５図はそれぞれ第２の実施例及び従来例の主要
部を示す半導体チップの断面図である。 １…半導体基板、２…フィールド絶縁膜、３−１〜３−
３…N+拡散層、５−1,5−２…（第１の）容量電極、６
…容量絶縁膜、７…ビット線、８…ゲート酸化膜、９…
配線層。
部を示す互いに直交する方向でそれぞれ半導体チップを
切断した断面図、第２図は本発明のメモリセルの等価回
路図、第３図は本発明のメモリセル配列のビット線とCs
を抜出して示すビット線容量を説明するための図、第４
図及び第５図はそれぞれ第２の実施例及び従来例の主要
部を示す半導体チップの断面図である。 １…半導体基板、２…フィールド絶縁膜、３−１〜３−
３…N+拡散層、５−1,5−２…（第１の）容量電極、６
…容量絶縁膜、７…ビット線、８…ゲート酸化膜、９…
配線層。
Claims (1)
- 【請求項１】任意断面形状を有するパイプ状の第１の容
量電極とその中心を貫通して設けられた第２の容量電極
を有する容量素子、前記第１の容量電極と基準電位線と
の間に挿入されワード線に接続されたゲート電極を有す
る電界効果トランジスタ及び前記第２の容量電極に接続
されたビット線からなるメモリセルが複数個半導体基板
に集積されていることを特徴とするダイナミック型半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025271A JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025271A JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200661A JPH01200661A (ja) | 1989-08-11 |
| JPH06105770B2 true JPH06105770B2 (ja) | 1994-12-21 |
Family
ID=12161366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025271A Expired - Lifetime JPH06105770B2 (ja) | 1988-02-04 | 1988-02-04 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105770B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930005741B1 (ko) * | 1990-11-01 | 1993-06-24 | 삼성전자 주식회사 | 터널구조의 디램 셀 및 그의 제조방법 |
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
| KR920001716A (ko) * | 1990-06-05 | 1992-01-30 | 김광호 | 디램셀의 적층형 캐패시터의 구조 및 제조방법 |
| KR930008583B1 (ko) * | 1990-10-25 | 1993-09-09 | 현대전자산업주식회사 | 스택캐패시터 및 그 제조방법 |
| KR960008530B1 (en) * | 1992-12-30 | 1996-06-26 | Hyundai Electronics Ind | Dram cell |
-
1988
- 1988-02-04 JP JP63025271A patent/JPH06105770B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200661A (ja) | 1989-08-11 |
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