WO2000019528A9 - Dram-zellenanordnung und verfahren zu deren herstellung - Google Patents

Dram-zellenanordnung und verfahren zu deren herstellung

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WO2000019528A9
WO2000019528A9 PCT/DE1999/002939 DE9902939W WO0019528A9 WO 2000019528 A9 WO2000019528 A9 WO 2000019528A9 DE 9902939 W DE9902939 W DE 9902939W WO 0019528 A9 WO0019528 A9 WO 0019528A9
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Josef Willer
Franz Hofmann
Till Schloesser
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Siemens Ag
Josef Willer
Franz Hofmann
Till Schloesser
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    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Definitions

  • the invention relates to a DRAM cell arrangement and a method for the production thereof.
  • the general aim is to produce a DRAM cell arrangement with an ever higher packing density.
  • the problem arises of producing the storage capacitor on a small area but nevertheless providing it with a sufficiently high capacitance so that the signal of the charge when Reading the information does not get lost in background noise.
  • a minimum capacitance of the storage capacitor required for reading the information is smaller than in a DRAM cell arrangement with so-called open bit lines, ie without folded bit lines.
  • a word line that drives the memory cell to be read must not have any memory cell be connected, which is connected to the adjacent bit line, so that the signal of the adjacent bit line consists only of background noise.
  • a memory cell comprises a transistor and a storage capacitor which are arranged next to one another.
  • a first word line and a second word line are arranged above the memory cell.
  • Memory cells adjacent to one another along the word lines are alternately connected to the first word line and the second word line.
  • the transistors and the storage capacitors of the memory cells are arranged in such a way that a transistor and a storage capacitor of different memory cells are alternately arranged along the word lines.
  • the bit lines run across the word lines.
  • a memory cell comprises a planar transistor and a storage capacitor connected in series with it. Between every two
  • Storage capacitors the storage nodes of which are arranged in depressions of a substrate, are arranged two planar transistors which have a common source / drain region. To increase the capacity of the
  • Storage capacitor is first created an upper region of the recess, the flanks of which are provided with an oxide.
  • the oxide is then removed from the bottom of the depression and the depression is deepened further, so that a lower region of the depression is formed.
  • the lower region of the recess is widened by a wet etching process, so that a cross section of the lower region of the recess is larger than a cross section of the upper region.
  • the widening of the lower region of the depression increases the surface area of a capacitor dielectric, which covers areas of the depression, and thus increases the capacitance of the storage capacitor.
  • EP 0 852 396 describes a DRAM cell arrangement in which a transistor of a memory cell is arranged above a storage capacitor of the memory cell in order to increase the packing density. Active areas of the
  • Memory cells are each surrounded by an insulating structure which is arranged in a substrate.
  • a depression is produced in the substrate for each memory cell, in the lower region of which a storage node of the storage capacitor and in the upper region of which a gate electrode of the
  • Transistors are arranged. An upper source / drain region, a channel region and a lower source / drain region of the transistor are arranged one above the other in the substrate.
  • the lower source / drain region is connected to the storage node on a first flank of the depression.
  • the insulating structure is adjacent to a second flank of the depression opposite the first flank, so that the storage node does not adjoin the substrate there.
  • a capacitor electrode of the storage capacitor is formed by diffusion of dopant into the substrate.
  • a bit line is adjacent to the upper source / drain region and runs above the substrate.
  • the gate electrode is isolated from the substrate and from the bit lines by a gate dielectric and the insulating structure. The gate electrode is adjacent to a word line that runs above the bit line.
  • the invention is based on the problem of specifying a DRAM cell arrangement which has folded bit lines, whose word lines and bit lines can be produced with high electrical conductivity and which can also be produced with a high packing density. Furthermore, a method for their production is to be specified.
  • the problem is solved by a DRAM cell arrangement in which memory cells are arranged in columns that run parallel to an y-axis and rows that run parallel to an x-axis in a substrate.
  • the memory cells of a column are connected to a bit line that runs above a main surface of the substrate.
  • the memory cells of a row are alternately connected to a first word line and a second word line.
  • the memory cells each comprise a columnar connection structure.
  • First parts of the first word line are each offset in the y direction, ie in the positive direction along the y axis, to one of the connection structures of the memory cells to which the first word line is connected, so that this connection structure overlaps but does not cover from above becomes.
  • a second part of the first word line is strip-shaped, runs above the main surface and essentially parallel to the x-axis and adjoins the first parts of the first word line from above.
  • Flanks of the first word line are provided with insulating spacers.
  • First parts of the second word line are arranged between the spacers of mutually adjacent first word lines of the memory cells.
  • the first parts of the second word line are each opposite to the y direction, ie in the negative direction along the y axis, offset to one of the connection structures of the memory cells to which the second word line is connected, so that this connection structure overlaps from above is not covered.
  • a second part of the second word line is strip-shaped, runs above the main surface and essentially parallel to the x-axis, adjoins the first parts of the second word line from above and is arranged above the first word line and the bit line. The first word line and the second word line overlap the line.
  • the problem is further solved by a method for producing a DRAM cell arrangement in which memory cells are arranged in columns which are parallel to a y-axis and lines that are parallel to an x-axis are generated.
  • a columnar connection structure is generated for each of the memory cells.
  • Bit lines are generated, each of which is connected to the memory cells of a column.
  • a first insulating layer is applied over the connection structures of memory cells.
  • First contact holes are produced in the first insulating layer, which expose parts of every second connection structure of the memory cells of a row in such a way that the first contact holes are arranged offset in the y direction to the connection structures.
  • Conductive material is deposited so that the first contact holes are filled with first parts of first word lines.
  • a second insulating layer is deposited.
  • the conductive material and the second insulating layer are structured so that strip-shaped second parts of the first word lines are produced, which run essentially parallel to the x-axis, adjoin the first parts of the first word line from above and are covered by the second insulating layer .
  • Flanks of the first word lines are provided with insulating spacers.
  • the first insulating layer is selectively etched to the second insulating layer and the spacers, so that parts of the remaining connection structures are exposed in such a way that second contact holes are produced which are opposite to the y-
  • connection structures are arranged.
  • Conductive material is deposited so that the second contact holes are filled with first parts of second word lines, which are arranged between the spacers of mutually adjacent first word lines.
  • the conductive material is structured so that strip-shaped second parts of the second word lines are produced which run essentially parallel to the x-axis, adjoin the first parts of the second word lines from above and are arranged above the first word lines and the bit lines.
  • Materials with high electrical conductivities such as WSi, TiSi, MoSi, CoSi, TaSi, are preferably deposited above a semiconductor substrate, since on the one hand they cover edges, which are formed, for example, by depressions in the semiconductor substrate, poorly, ie not uniformly, and on the other should be arranged at a distance from the semiconductor substrate in order to avoid contamination of the semiconductor substrate. Mechanical stresses or damage to a surface of the substrate caused by the deposition are also avoided in this way. Because both the bit lines and the second parts of the first word lines and the second word lines run above the substrate, they can contain materials with high electrical conductivities.
  • bit lines and the word lines can be generated simultaneously with gate electrodes of transistors of a periphery of the DRAM cell arrangement by structuring a layer or a layer sequence of conductive materials with the aid of a mask by etching.
  • the bit lines and the word lines have a so-called planar structure.
  • the DRAM cell arrangement consequently has folded bit lines.
  • the DRAM cell arrangement can have a high packing density, since only the spacers, which can be produced with thin horizontal cross sections, ie cross sections parallel to the main surface, laterally separate the first word lines from the second word lines.
  • the bit lines and the word lines can be generated after the memory cells have been produced. This is advantageous since the generation of the bit lines and the word lines from metals is made possible, after their application process steps at high temperatures, which can lead to contamination of other parts of the DRAM cell arrangement, for example, are avoided.
  • a layer sequence of Ti, TiN and W can be structured to generate the word lines and the bit lines.
  • the generation of the word lines are insensitive to adjustment inaccuracies with regard to the connection structures.
  • the extensive self-aligned contacting of the connection structures through the word lines enables a high packing density of the DRAM cell arrangement.
  • the adjustment of photoresist masks to produce the first word lines and the second word positions only has to guarantee that the connection structures are partially overlapped, since the second word lines are selectively etched to the spacers and the second insulating layer, so that contact holes for the second word lines cannot arise in and adjacent to the first word lines.
  • the adjustment inaccuracy is preferably up to a third of the width of the connection structures.
  • the DRAM cell arrangement can be generated with a high packing density.
  • the first word lines preferably have a width that is equal to the minimum structure size F that can be produced in the technology used to produce the DRAM cell arrangement.
  • the bit lines can also have a width and spacing from each other, which are F.
  • the first word lines and the second word lines can accordingly be arranged alternately without spacing, directly next to one another or overlapping.
  • the memory cell can be produced with an area of F 2 .
  • connection structures can protrude beyond the main surface of the substrate.
  • flanks of the connection structures are provided with further insulating spacers, between which first parts of the bit lines adjoin.
  • Second parts of the bit lines are arranged between the first parts of the bit lines and have a greater width than the first parts of the bit lines.
  • the bit lines adjoin the main area and each run between connection structures which are adjacent to one another in the x direction. This has the advantage that the bit lines can be generated largely self-aligned between the connection structures. For this purpose, an insulation is created which surrounds the connection structures provided with the further spacers.
  • connection structures With the aid of a strip-shaped mask, the strips of which run parallel to the columns and overlap the respective connection structures of memory cells of a column, trenches are produced in the insulation, etching being carried out selectively to the spacers and the first insulating layer. Subsequently, conductive material is deposited and removed until the insulation is exposed, so that the bit lines are produced in the trench, which do not overlap the connection structures. This is advantageous since otherwise the effective cross section of the connection structures has been reduced, which in turn has resulted in a reduction in the overlap of the connection structures with the word lines.
  • a memory cell comprises a transistor and a storage capacitor connected in series with it.
  • the transistor is designed as a vertical transistor, so that an upper source / drain device is arranged above a channel area and the channel area is arranged above a lower source / dram device of the transistor.
  • the transistor and the storage capacitor are arranged one above the other.
  • connection structure is connected to a gate electrode of the transistor.
  • a recess can be provided in the substrate for the memory cell, in the lower region of which a storage node of the storage capacitor and in the upper region of the connection structure are arranged. Flats of the lower area of the depression are marked with a
  • Capacitor dielectric provided.
  • the storage node is electrically isolated from the connection structure.
  • at least a first flank of the depression is provided with a gate dielectric.
  • a part of the connection structure is arranged at least on the first flank and can act as a gate electrode of the transistor.
  • the upper source / dram device is arranged on the main surface of the substrate and adjoins two depressions adjacent to one another in the x direction.
  • the wells are filled with conductive material up to a medium height after the application of a capacitor dielectric.
  • the conductive material can be deposited, planarized by chemical-mechanical polishing and then etched back to the middle height. Then be exposed parts of the capacitor dielectric are removed, so that surfaces of the depressions are provided with the capacitor dielectric only up to the middle height.
  • the depressions are then filled up further by conductive material to an upper height, which is in the lower region, so that the conductive material adjoins the substrate between the middle height and the upper height.
  • the conductive material in the recesses forms the storage nodes.
  • a gate dielectric is created to cover the storage node.
  • insulating material is first applied to the storage node and the gate dielectric is then grown.
  • the connection structure is then created in the upper region of the depression. The gate dielectric or the insulating material separate the connection structure from the storage node.
  • the depression is produced in a layer sequence, so that the lower source / drain region, the channel region and the upper source / drain region arise from layers of the layer sequence.
  • the lower source / drain region is preferably produced by diffusing dopant from the storage node between the upper height and the middle height into the substrate by means of a tempering step.
  • the lower source / drain region adjoins only one depression, so that channel regions of different transistors are electrically connected to one another. This is advantageous since floating body effects are avoided in this way.
  • the capacitor dielectric Before removing the exposed parts of the capacitor dielectric above the average height, it is advantageous to apply a mask which covers the second flanks of the depressions opposite the first flanks. As a result, the capacitor dielectric is retained on the second flank, so that the storage node only connects to the first flank between the middle height and the top height Adjacent substrate. In this case, the distance between the second flank and the first flank of mutually adjacent depressions can be reduced without leakage currents occurring between the associated storage nodes. The packing density of the DRAM cell arrangement can thus be increased. After the storage nodes have been created, exposed parts of the capacitor dielectric which are arranged on the second flanks above the upper height can be removed.
  • the upper source / drain region can be produced by structuring a doped layer of the substrate adjoining the main area.
  • the structuring takes place on the one hand through the creation of the depressions.
  • separation structures are generated between upper source / drain regions adjacent to one another in the y direction.
  • the separating structures can be produced by creating further trenches in the substrate which run parallel to the rows and are arranged between the depressions. The other trenches are then filled with insulating material.
  • the upper source / drain region can alternatively be produced by performing an implantation after the creation of the depressions and the separating structures.
  • the depressions can be produced in a self-aligned manner between the separating structures in that, after the separating structures have been produced, the substrate is selectively etched with the aid of a strip-like mask, the strips of the mask running transversely to the separating structures.
  • the connection structures can first be produced by depositing conductive material after generation of the gate dielectric and structuring with the aid of a mask which covers the second flanks of the depressions. The connection structures are arranged on the first flanks of the depressions and do not completely fill the depressions. The insulating structures are produced by depositing insulating material and etching it back.
  • the capacitor dielectric has a first part which covers areas of the lower regions of the depressions up to a lower height which is below the average height, and a second part which is thicker than the first part and areas of the depressions covered between the lower height and the middle height.
  • the lower source / dram device, the substrate and the capacitor electrode form a pnp or an npn junction depending on the selected conductivity types, which, triggered by the storage node, can cause leakage currents. If the capacitor dielectric between the capacitor electrode and the second source / dram region is particularly thick, the storage node no longer controls the transition and leakage currents are avoided.
  • the first part of the capacitor dielectric is applied over the entire area after the recesses have been produced.
  • the wells are filled with conductive material to a lower height, which is below the middle height. Exposed parts of the first part of the
  • the capacitor dielectric is then removed.
  • the second part of the capacitor dielectric is first applied over the entire surface and is removed from a surface of the conductive material by anisotropic etching. By separating conductive material up to the medium height, the Well further filled. Then proceed as described above.
  • a capacitor electrode of the capacitor is arranged in the substrate and adjoins the capacitor dielectric.
  • the capacitor electrode can be designed as a doped layer of the substrate common to all capacitors.
  • the doped layer can e.g. can be generated by epitaxy or implantation before generation of the memory cells.
  • a dopant source is introduced into the depressions, from which dopant diffuses into the substrate in a tempering step and forms the doped layer there.
  • the dopant source is e.g. Arsenic glass. After the wells have been created, the arsenic glass is deposited so that surfaces of the wells are covered. The lower areas of the depressions provided with the arsenic glass are e.g. Photoresist filled. Exposed arsenic glass is then removed. It is advantageous to grow a protective oxide after removing the photoresist. The protective oxide prevents arsenic from evaporating in the subsequent annealing step in which arsenic diffuses from the arsenic glass into the substrate.
  • the capacitor electrode is produced as a part of the substrate doped with arsenic which surrounds the lower regions of the depressions.
  • the first flank is flat in the upper area and the surface of the lower area is curved.
  • Gate dielectric depends on the orientation of the first flank relative to the crystal structure of the substrate. If the first flank is flat, a homogeneous growth of the gate dielectric is made possible since, in contrast to a curved surface, a flat surface has a defined orientation relative to the crystal structure. Control characteristics of the transistor, in which the Gate dielectric has a homogeneous thickness, correspond to those of conventional planar transistors and have a particularly high sub-threshold steepness. If part of the capacitor dielectric is grown by thermal oxidation on a surface that has an edge, the oxide on the edge is particularly thin. Leakage currents can therefore occur in the area of the edge. It is therefore advantageous if the capacitor dielectric is produced on a surface which has no edges. Even if the capacitor dielectric is produced by depositing material, edges in the area have a disadvantageous effect, since there are field distortions at the edges, which can lower the breakdown voltage of the capacitor.
  • the upper region has an essentially rectangular cross section which is larger than a cross section of the lower region which is essentially circular or elliptical.
  • auxiliary spacers are produced on the wells after the upper areas of the well have been produced by separating and anisotropically scratching off material.
  • the auxiliary spacers are rounded off by an isotropic etching process, so that exposed parts of the bottom of the depressions have a circumference without corners.
  • the lower regions of the depressions are subsequently produced by anisotropic etching selective to the auxiliary spacers.
  • the lower region of the depression is subsequently widened by isotropic etching of the substrate, so that its cross section is enlarged. This increases the area of the lower area on which the capacitor dielectric is arranged, so that the capacitance of the storage capacitor is increased.
  • an upper surface of the separating structures after the is prevented due to the finite selectivity of etching processes Creation of the wells lies below the main surface.
  • a lower layer made of a first material and an upper layer made of a second material are applied to the main surface.
  • the separating structures are then produced, the first material being used to fill the further trenches.
  • An upper surface of the separating structures lies above the main surface but below an upper surface of the lower layer.
  • the depressions are then produced with the aid of the strip-shaped mask by first etching the first material selectively to the second material, so that the upper surface of the separating structures lies unchanged above the main surface, since the auxiliary structures protect the separating structures.
  • the depressions can then be produced by etching exposed parts of the substrate, the separating structures and the lower layer serving as a mask. Due to the finite selectivity of the etching process, the separating structures and the lower layer are removed, the upper surfaces of which do not lie below the main surface due to the sufficient thickness of the lower layer after the recesses have been produced.
  • the substrate can contain silicon and / or germanium and is preferably monocrystalline so that the gate dielectric can be produced by thermal oxidation.
  • bit lines and the word lines can be constructed in multiple layers. For example, can each have a lower layer of doped polysilicon and above that a layer of a material with better electrical conductivity, e.g. Silicide or metal can be provided.
  • a material with better electrical conductivity e.g. Silicide or metal
  • FIG. 1 a shows a cross section through a substrate after a first layer, a second layer, a third layer, a fourth layer and separating structures have been produced.
  • FIG. 1 b shows the cross section from FIG. 1 a after the fourth layer has been removed and auxiliary structures have been produced.
  • FIG. 2a shows a top view of the substrate from FIG. 1b after upper regions of depressions and auxiliary spacers have been produced. The position of a second photoresist mask is also shown.
  • FIG. 2b shows a cross section perpendicular to the cross section from FIG. 1 a through the substrate after the process steps from FIG. 2a.
  • FIG. 3 shows the top view from FIG. 2a after the auxiliary spacers have been rounded off.
  • FIG. 4 shows the cross section from FIG. 2b after a lower region of the depression, a capacitor dielectric, a storage node and a third photoresist mask have been produced.
  • FIG. 5a shows the cross section of Figure 4 after the
  • Transistors a gate dielectric, connection structures, a sixth layer, first spacers and a first insulation were generated.
  • FIG. 5b shows the top view from FIG. 2a, in which the
  • Connection structures the first spacers, the upper ones Source / dram areas and the separation structures are shown.
  • FIG. 6a shows the cross section from FIG. 5a after a seventh layer and an eighth layer
  • Figure 6b shows the top view of Figure 2a, in which the
  • connection structures the first spacers, parts of the first insulation which are not arranged above the bit lines, parts of the seventh layer which are not arranged below the eighth layer, and the eighth layer are shown.
  • FIG. 7a shows the cross section of Figure 1, according to the
  • Figure 7b shows the top view of Figure 2a, m the
  • Connection structures, the first spacers and areas that are not covered by a sixth photoresist mask are shown.
  • Figure 8 shows the top view of Figure 2a, in which the
  • Connection structures, the first spacers, the ninth layer, the second spacers and an eighth photoresist mask are shown.
  • FIG. 9a shows the cross section from FIG. 7a after a twelfth layer and a thirteenth layer, which form second word lines, a fourteenth layer and third spacers have been produced.
  • FIG. 9b shows a cross section through the substrate parallel to FIG. 9a after the process steps from FIG. 9a.
  • FIG. 9c shows the top view from FIG. 2a, in which the
  • Connection structures, the first spacers, the seventh layer, the ninth layer and the twelfth layer are shown.
  • a p-doped substrate S is provided of silicon as a starting material, which is doped p-in a position adjacent to a main surface of the substrate S H layer with a dopant concentration of about lO ⁇ 1 cm -3.
  • first layer 1 made of SiO 2
  • second layer 2 made of silicon nitride
  • third layer 3 made of SiO 2
  • fourth layer 4 deposited from silicon nitride
  • the fourth layer 4, the third layer 3, the second layer 2, the first layer 1 and the substrate S are anisotropically etched with the aid of a strip-shaped first photoresist mask (not shown), so that first trenches approximately 300 nm deep are produced in the substrate S. be that have a width of about 100 nm and distances of about 100 nm from each other.
  • Etchants such as CF4, CHF 3 , C2F5 and HBr are suitable, which are combined according to the material to be etched.
  • Separating structures T are produced in the first trenches in that SiO 2 conformally is deposited to a thickness of approximately 200 nm and is planarized by chemical mechanical polishing until an upper surface of the fourth layer 4 is exposed. SiO 2 is then selectively etched back to the silicon nitride, so that an upper surface of the separating structures T lies below an upper surface of the third layer 3 (see FIG. 1 a). Silicon nitride is then deposited and planarized by chemical mechanical polishing until the upper surface of the third layer 3 is exposed. In this way, auxiliary structures Q made of silicon nitride are arranged above the separating structures T (see FIG. 1b).
  • SiO 2 is selectively etched to silicon nitride with, for example, C4F6, CO until the second layer 2 is partially exposed. Silicon nitride is then etched, so that the auxiliary structures Q and exposed parts of the second layer 2 are removed.
  • the finite selectivity of the etching process first partially cuts through the first layer 1 and then produces upper regions of depressions V.
  • the separating structures T and the third layer 3 act as a thick mask.
  • the upper regions of the depressions V are approximately 300 nm deep in the substrate S and have parallels to the main surface H.
  • Cross sections that are square and whose dimensions are approximately 100 nm. Distances between mutually adjacent depressions V are approximately 100 nm from one another (see FIGS. 2a and 2b).
  • Auxiliary spacers f are produced in the depressions V by depositing SiO 2 in a thickness of approximately 30 nm and etching back anisotropically (see FIGS. 2a and 2b). Exposed parts of the bottoms of the depressions are essentially square and have a side length of approximately 40 nm.
  • an isotropic etch-back is then carried out using, for example, CF4 as the etchant (see FIG. 3).
  • Exposed parts of the bottoms of the depressions V are essentially circular and have a diameter of approximately 100 nm.
  • Silicon is then anisotropically etched to S1O2 using, for example, HBr, so that lower regions of the depressions V are formed which, because of the auxiliary spacer f acting as a mask, have circular horizontal cross sections.
  • the depressions V are now approximately 7 ⁇ m deep (see FIG. 4).
  • the separating structures T and the third layer 3 act as a thick mask.
  • the upper regions of the depressions V each have four lateral flat first surfaces F1.
  • the lower regions of the depressions V have a curved second surface F2.
  • a horizontal, i.e. Cross section of the lower region of one of the depressions V lying parallel to the main surface H has a curved circumference.
  • Part of the substrate S is in particular under corners of the upper regions of the
  • Wells V are arranged because the auxiliary spacers f cover at least the corners and are consequently not etched deeper there.
  • arsenic glass is deposited in a thickness of approximately 10 nm.
  • the depressions V provided with the arsenic glass are filled with photoresist up to a height h of approximately 1 ⁇ m below the main surface H (cf. FIG. 4).
  • Exposed arsenic glass is then removed.
  • a protective oxide (not shown) is grown. The protective oxide prevents arsenic from evaporating in a subsequent tempering step at approximately 1000 ° C., in which arsenic diffuses from the arsenic glass m the substrate S.
  • the capacitor electrode E is produced as a part of the substrate S doped with arsenic, which surrounds parts of the lower regions of the depressions V (see FIG. 4).
  • the protective oxide and the auxiliary spacer f are then removed with dilute hydrofluoric acid.
  • first part d1 of a capacitor dielectric areas of the depressions V provided with silicon nitride, which is then partially oxidized, so that the first part dl of the capacitor dielectric is produced as a so-called NO layer with an approximately 3 nm oxide-equivalent thickness (see FIG. 4).
  • in situ doped polysilicon is deposited to a thickness of approximately 100 nm and planarized by chemical mechanical polishing until the second layer 2 is exposed.
  • the third layer 3 is removed and the separating structures T are removed somewhat.
  • the polysilicon is then etched back to a depth of 1.1 ⁇ m below the main surface H by anisotropic etching, so that the depressions V are filled with polysilicon to a lower height u (see FIG. 4).
  • Exposed parts of the first part dl of the capacitor dielectric are removed with, for example, hydrofluoric acid.
  • SiO 2 is deposited in a thickness of approximately 15 nm and etched back anisotropically (see FIG. 4).
  • the second part d2 of the capacitor dielectric is thicker than the first part dl.
  • the storage nodes K are enlarged by depositing polysilicon doped in situ to a thickness of approximately 100 nm and then etching back to a depth of approximately 250 nm below the main surface H.
  • the depressions V are filled with polysilicon up to an average height m (see FIG. 4).
  • Capacitor dielectric only from the lower height u to the middle height m. Subsequently, m situ doped polysilicon with a thickness of approximately 100 nm is deposited and planarized by chemical mechanical polishing until the second layer 2 is exposed.
  • upper source / drain regions S / DI of vertical transistors are produced in the substrate S by implantation with n-doping ions. Because of the separating structures T and the depressions V, the upper source / drain regions S / DL have square horizontal cross sections with a side length of approximately 100 nm. Upper source / drain regions S / D1 which are adjacent to one another are separated from one another by the separating structures T or by the depressions V.
  • the polysilicon is then etched back to a depth of approximately 200 nm below the main surface H, so that the storage nodes K are further thickened.
  • the depressions V are filled with polysilicon up to an upper height h
  • the storage nodes K adjoin the substrate S at the first flanks of the depressions V between the middle height and the upper height o. Upper parts of the storage nodes K are arranged in the upper regions of the depressions V.
  • dopant diffuses from the storage node K m to the substrate S, so that lower source / dram areas S / D2 of the transistors are produced, which in the range between the average height m and the upper height o to the first flanks of the depressions V adjoin.
  • the second layer 2 is then removed using, for example, hot phosphoric acid as an etchant.
  • a gate dielectric Gd is formed on the flanks of the upper regions of the depressions V by thermal oxidation Main area H and generated on the storage node K (see Figure 5a).
  • a fifth layer 5 of in-situ doped polysilicon is then deposited to a thickness of approximately 60 nm, so that the upper regions of the depressions V are filled.
  • An approximately 100 nm thick sixth layer 6 made of silicon nitride is deposited over this.
  • connection structures A have square horizontal cross sections with a side length of approximately 100 nm.
  • Terminal structures A are deposited in silicon nitride in a thickness of approximately 20 nm and are etched back until the gate dielectric Gd is exposed on the main area H.
  • S1O2 conformal deposition of S1O2 in a thickness of approx. 200 nm and chemical-mechanical polishing until the sixth layer 6 is exposed, a first insulation II is produced, which surrounds the connection structures A provided with the first spacers Spl (see FIG. 5a).
  • the strips of which run transversely to the separating structures T have a width of approximately 100 nm and a distance of approximately 100 nm from one another and at least partially overlap the connecting structures, S1O2 is selectively etched to silicon nitride, so that m the first
  • Isolation II strip-shaped second trench are generated until parts of the main area H are exposed.
  • the bit lines are produced in the form of a strip-like second trench by depositing an approximately 15 nm-thick n-doped seventh layer 7 made of doped polysilicon. / Then an eighth layer 8 of tungsten silicide is deposited to a thickness of about 60 nm, so that the strip-like second trenches are filled, and planarized by chemical mechanical polishing until the sixth layer 6 is exposed.
  • the bit lines are formed by the seventh layer 7 and the eighth layer 8 (see FIG. 6a). By scratching, an upper surface of the bit lines lies below an upper surface of the first insulation II.
  • a subsequent tempering step at approximately 800 ° C.
  • the bit lines have first parts that adjoin the first spacers Spl of adjacent connection structures A and have a width of approximately 60 nm. Second parts of the bit lines are arranged between the first parts of the bit lines and have a width of approximately 100 nm (see FIG. 6b). The sensitivity to adjustment inaccuracies for generating the bit lines between the connection structures A is low, since the first spacers Spl and the sixth layer 6 are etched selectively.
  • S1O2 is then deposited and planarized by chemical mechanical polishing until the sixth layer 6 is exposed.
  • the first insulation II is expanded so that it covers the bit lines (see FIG. 6a).
  • first contact holes are produced in the sixth layer 6, which expose parts of every second connection structure A of the memory cells of a row in such a way that the first contact holes in y- Direction offset to the connection structures A are arranged.
  • CHF3 is etched selectively for the first insulation II and silicon, as an etchant.
  • a ninth layer 9 made of polysilicon, doped in situ and about 60 nm thick, and a tenth layer 10 made of tungsten silicide about 50 nm thick are deposited.
  • the first contact holes are filled with conductive material.
  • a strip-like seventh photoresist mask the strips of which run parallel to the separating structures T, have a width of approximately 100 nm and distances of approximately 100 nm from one another and at least partially overlap the first contact holes, the eleventh layer 11, the tenth layer 10 and the ninth layer 9 structured until the first insulation II is exposed.
  • the first word lines are through the ninth
  • the first word lines have first parts which are arranged in the first contact holes and adjoin second parts of the first word lines which have strip-shaped cross sections.
  • second spacers Sp2 are produced on the flanks of the second parts of the first word lines.
  • silicon nitride is deposited in a thickness of approximately 100 nm and planarized by chemical mechanical polishing until a flat surface is produced (see FIG. 7a).
  • a stripe-shaped eighth photoresist mask P ' With the help of a stripe-shaped eighth photoresist mask P ', the stripes of which are approximately 300 nm wide, are spaced approximately 100 nm apart, run transversely to the separating structures T and are arranged over connection structures A which are contacted by the first word lines Silicon nitride selectively etched to SiO 2 and silicon with, for example, CHF 3 until the connection structures A, which are not contacted by the first word lines, are partially exposed (see FIG. 8).
  • second contact holes 12 in the second insulation which are arranged opposite to the y-direction offset to the connection structures A.
  • the second contact holes are produced in a self-aligned manner between the second parts of the first word lines, since etching is selective to the second spacers Sp2 and to the eleventh layer 11.
  • an approximately 60 nm thick in-situ doped twelfth layer 12 made of polysilicon and an approximately 50 nm thick thirteenth layer 13 made of tungsten silicide are deposited (see FIG. 9a).
  • the second contact holes are thereby filled with conductive material, so that first parts of the second word lines are formed (see FIG. 9b).
  • the twelfth layer 12 and the thirteenth layer 13 above the first word lines form second parts of the second word lines which have a strip-shaped cross section (see FIGS. 9a, 9b, 9c).
  • a DRAM cell arrangement with folded bit lines is generated.
  • a memory cell comprises one of the vertical transistors and one of the capacitors, which is connected in series with the transistor, and has an area of 4F 2 , where F is 100 nm.
  • Each memory cell is connected to one of the bit lines and to one of the first or one of the second word lines.
  • the memory cells are arranged in columns that run parallel to the y-axis y and in rows that run parallel to the x-axis x, with the columns running parallel to the bit lines and the lines running parallel to the word lines.
  • the first parts of the first word lines overlap each second of the connection structures A along the lines, in each case offset in the y direction to the associated one
  • Connection structure A are arranged.
  • the first parts of the second word lines overlap the other connection structures A, wherein they are each offset from the associated connection structure A opposite to the y direction.
  • connection structures A which are arranged on the first flanks of the upper regions of the depressions V, act as gate electrodes of the transistors.
  • Channel regions of the transistors are parts of the substrate S which are arranged between the upper source / drain regions S / D1 and the lower source / drain regions S / D2.
  • the channel regions of the transistors are connected to one another so that floating body effects are avoided.
  • the word lines and Bit lines also contain other conductive materials than those mentioned in the exemplary embodiment.

Abstract

Die DRAM-Zellenanordnung weist Folded-Bitleitungen auf. Speicherzellen können mit einer Fläche von 4F2 hergestellt werden und sind in Spalten und Zeilen angeordnet, wobei die Bitleitungen (7, 8) parallel zu den Spalten verlaufen. Erste Wortleitungen (9, 10) kontaktieren jede zweite entlang einer Zeile zueinander benachbarte Aussclussstruktur (A) einer Speicherzelle. Zweite Wortleitungen (12, 13) kontaktieren die übrigen Ausschlussstrukturen. Beide Wortleitungen verlaufen parallel zu den Zeilen. Jeweils eine der ersten Wortleitungen und eine der zweiten Wortleitungen überlappen eine der Zeilen. Die Wortleitungen und die Bitleitungen sind voneinander durch isolierende Schichten (6, 11) und Isolationen (I1, I2) und isolierende Spacer (Sp1, Sp2) getrennt. Die Erzeugung von Kontakten der Wortleitungen und der Bitleitungen erfolgt teilweise selbstjustiert.

Description

Beschreibung
DRAM-Zellenanordnung und Verfahren zu deren Herstellung.
Die Erfindung betrifft eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung mit immer höherer Packungsdichte zu erzeugen. Für eine DRAM- Zellenanordnung, bei der die Information in Form einer Ladung auf einem Speicherkondensator gespeichert ist, stellt sich das Problem, den Speicherkondensator zwar auf einer kleinen Fläche zu erzeugen aber trotzdem mit einer genügend hohen Kapazität zu versehen, damit das Signal der Ladung beim Auslesen der Information nicht in Hintergrundrauschen untergeht.
In K. Hoffmann, VLSI-Entwurf : Modelle und Schaltungen (1996), Seiten 411 bis 415, wird eine DRAM-Zellenanordnung mit sogenannten Folded Bitleitungen beschrieben. Aufgrund vergleichbarer Bahnwiderstände und Koppelkapazitäten ist Hintergrundrauschen von Bitleitungen, die nahe beieinander angeordnet sind, ähnlich. Bei einer DRAM-Zellenanordnung mit Folded Bitleitungen wird das Signal einer Bitleitung, der mit einem auszulesenden Speicherkondensator verbunden ist, mit einem Signal einer benachbarten Bitleitung, das nur aus dem Hintergrundrauschen besteht, verglichen. Da die zwei Bitleitungen zueinander benachbart sind, kann so ein Teil des Hintergrundrauschens herausgefiltert werden. Mit einem solchen differentiellen Leseverfahren kann folglich eine kleinere Ladung, die eine kleinere Spannungsänderung an der Bitleitung erzeugt, ausgelesen werden. Eine minimale, zum Auslesen der Information erforderliche Kapazität des Speicherkondensators ist kleiner als bei einer DRAM- Zellenanordnung mit sogenannten Open Bitleitungen, d.h. ohne Folded Bitleitungen. Eine Wortleitung, die die auszulesende Speicherzelle ansteuert, darf mit keiner Speicherzelle verbunden sein, die mit der benachbarten Bitleitung verbunden ist, damit das Signal der benachbarten Bitleitung nur aus Hintergrundrauschen besteht. Bei der beschriebenen DRAM- Zellenanordnung umfaßt eine Speicherzelle einen Transistor und einen Speicherkondensator, die nebeneinander angeordnet sind. Über der Speicherzelle sind eine erste Wortleitung und eine zweite Wortleitung angeordnet. Entlang den Wortleitungen zueinander benachbarte Speicherzellen sind abwechselnd mit der ersten Wortleitung und der zweiten Wortleitung verbunden. Dazu sind die Transistoren und die Speicherkondensatoren der Speicherzellen so angeordnet, daß entlang den Wortleitungen abwechselnd ein Transistor und ein Speicherkondensator verschiedener Speicherzellen nebeneinander angeordnet sind. Die Bitleitungen verlaufen quer zu den Wortleitungen.
In T. Ozaki et al, 0,228 μm2 Trench Cell Technologies with Bottle-Shaped Capacitor for 1 Giga-Bit DRAM's, IEDM (1995) 661, wird eine DRAM-Zellenanordnung mit Open Bitleitungen beschrieben. Eine Speicherzelle umfaßt einen planaren Transistor und einen dazu in Reihe geschalteten Speicherkondensator. Zwischen jeweils zwei
Speicherkondensatoren, deren Speicherknoten in Vertiefungen eines Substrats angeordnet sind, sind zwei planare Transistoren angeordnet, die ein gemeinsames Source-/Drain- Gebiet aufweisen. Zur Vergrößerung der Kapazität des
Speicherkondensators wird zunächst ein oberer Bereich der Vertiefung erzeugt, dessen Flanken mit einem Oxid versehen werden. Anschließend wird das Oxid am Boden der Vertiefung entfernt und die Vertiefung weiter vertieft, so daß ein unterer Bereich der Vertiefung entsteht. Der untere Bereich der Vertiefung wird durch einen nassen Ätzprozeß verbreitert, so daß ein Querschnitt des unteren Bereichs der Vertiefung größer ist als ein Querschnitt des oberen Bereichs. Durch die Verbreiterung des unteren Bereichs der Vertiefung werden die Oberfläche eines Kondensatordielektrikums, das Flächen der Vertiefung bedeckt, und somit die Kapazität des Speicherkondensators vergrößert. In der EP 0 852 396 ist eine DRAM-Zellenanordnung beschrieben, bei der zur Erhöhung der Packungsdichte ein Transistor einer Speicherzelle über einem Speicherkondensator der Speicherzelle angeordnet ist. Aktive Gebiete der
Speicherzellen werden jeweils von einer isolierenden Struktur umgeben, die in einem Substrat angeordnet ist. Im Substrat wird für jede Speicherzelle eine Vertiefung erzeugt, in deren unterem Bereich ein Speicherknoten des Speicherkondensators und in deren oberem Bereich eine Gateelektrode des
Transistors angeordnet sind. Ein oberes Source-/Drain-Gebiet, ein Kanalgebiet und ein unteres Source-/Drain-Gebiet des Transistors sind im Substrat übereinander angeordnet. Das untere Source-/Drain-Gebiet ist bei einer ersten Flanke der Vertiefung mit dem Speicherknoten verbunden. Die isolierende Struktur grenzt an eine zweite, der ersten Flanke gegenüberliegenden Flanke der Vertiefung an, so daß der Speicherknoten dort nicht an das Substrat angrenzt. Eine Kondensatorelektrode des Speicherkondensators wird durch Ausdiffusion von Dotierstoff in das Substrat gebildet. Wie in der Veröffentlichung von T. Ozaki et al (siehe oben) wird auch hier ein unterer Bereich der Vertiefung ausgeweitet. Eine Bitleitung grenzt an das obere Source-/Drain-Gebiet an und verläuft oberhalb des Substrats. Die Gateelektrode ist durch ein Gatedielektrikum und die isolierende Struktur vom Substrat und von den Bitleitungen isoliert. Die Gateelektrode grenzt an eine Wortleitung an, die oberhalb der Bitleitung verläuft.
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, die Folded-Bitleitungen aufweist, deren Wortleitungen und Bitleitungen mit hoher elektrischer Leitfähigkeit erzeugt werden können und die zugleich mit hoher Packungsdichte herstellbar ist. Ferner soll ein Verfahren zu deren Herstellung angegeben werden. Das Problem wird durch eine DRAM-Zellenanordnung gelöst, bei der Speicherzellen in Spalten, die parallel zu einer y-Achse verlaufen, und Zeilen, die parallel zu einer x-Achse verlaufen, in einem Substrat angeordnet sind. Die Speicherzellen einer Spalte sind mit einer Bitleitung, die oberhalb einer Hauptfläche des Substrats verläuft, verbunden. Die Speicherzellen einer Zeile sind abwechselnd mit einer ersten Wortleitung und einer zweiten Wortleitung verbunden. Ferner umfassen die Speicherzellen jeweils eine säulenförmige Anschlußstruktur. Erste Teile der ersten Wortleitung sind jeweils in y-Richtung, d.h. in positiver Richtung entlang der y-Achse, versetzt zu einer der Anschlußstrukturen der Speicherzellen, mit denen die erste Wortleitung verbunden ist, angeordnet, so daß diese Anschlußstruktur von oben überlappt aber nicht bedeckt wird. Ein zweiter Teil der ersten Wortleitung ist streifenförmig, verläuft oberhalb der Hauptfläche und im wesentlichen parallel zur x-Achse und grenzt von oben an die ersten Teile der ersten Wortleitung an. Flanken der ersten Wortleitung sind mit isolierenden Spacern versehen. Erste Teile der zweiten Wortleitung sind zwischen den Spacern zueinander benachbarter erster Wortleitungen der Speicherzellen angeordnet. Die ersten Teile der zweiten Wortleitung sind jeweils entgegengesetzt zur y- Richtung, d.h. in negativer Richtung entlang der y-Achse, versetzt zu einer der Anschlußstrukturen der Speicherzellen, mit denen die zweite Wortleitung verbunden ist, angeordnet, so daß diese Anschlußstruktur von oben überlappt aber nicht bedeckt wird. Ein zweiter Teil der zweiten Wortleitung ist streifenförmig, verläuft oberhalb der Hauptfiäche und im wesentlichen parallel zur x-Achse, grenzt von oben an die ersten Teile der zweiten Wortleitung an und ist oberhalb der ersten Wortleitung und der Bitleitung angeordnet. Die erste Wortleitung und die zweite Wortleitung überlappen die Zeile.
Das Problem wird ferner gelöst durch ein Verfahren zur Herstellung einer DRAM-Zellenanordnung, bei dem Speicherzellen in Spalten, die parallel zu einer y-Achse verlaufen, und Zeilen, die parallel zu einer x-Achse verlaufen, erzeugt werden. Für die Speicherzellen wird jeweils eine säulenförmige Anschlußstruktur erzeugt. Bitleitungen werden erzeugt, die jeweils mit den Speicherzellen einer Spalte verbunden werden. Über den Anschlußstrukturen von Speicherzellen wird eine erste isolierende Schicht aufgebracht. Erste Kontaktlöcher in der ersten isolierenden Schicht werden erzeugt, die Teile jeder zweiten Anschlußstruktur der Speicherzellen einer Zeile derart freilegen, daß die ersten Kontaktlöcher in y-Richtung versetzt zu den Anschlußstrukturen angeordnet sind. Leitendes Material wird abgeschieden, so daß die ersten Kontaktlöcher mit ersten Teilen von ersten Wortleitungen gefüllt werden. Eine zweite isolierende Schicht wird abgeschieden. Das leitende Material und die zweite isolierende Schicht werden strukturiert, so daß streifenförmige zweite Teile der ersten Wortleitungen erzeugt werden, die im wesentlichen parallel zur x-Achse verlaufen, von oben an die ersten Teile der ersten Wortleitung angrenzen und durch die zweite isolierende Schicht bedeckt sind. Flanken der ersten Wortleitungen werden mit isolierenden Spacern versehen. Die erste isolierende Schicht wird selektiv zur zweiten isolierenden Schicht und den Spacern geätzt, so daß Teile der übrigen Anschlußstrukturen derart freigelegt werden, daß zweite Kontaktlöcher erzeugt werden, die entgegengesetzt zur y-
Richtung versetzt zu den Anschlußstrukturen angeordnet sind. Leitendes Material wird abgeschieden, so daß die zweiten Kontaktlöcher mit ersten Teilen von zweiten Wortleitungen gefüllt werden, die zwischen den Spacern zueinander benachbarter erster Wortleitungen angeordnet sind. Das leitende Material wird strukturiert, so daß streifenförmige zweite Teile der zweiten Wortleitungen erzeugt werden, die im wesentlichen parallel zur x-Achse verlaufen, von oben an die ersten Teile der zweiten Wortleitungen angrenzen und oberhalb der ersten Wortleitungen und der Bitleitungen angeordnet sind. Materialien mit hohen elektrischen Leitfähigkeiten, wie z.B. WSi, TiSi, MoSi, CoSi, TaSi, werden vorzugsweise oberhalb eines Halbleitersubstrats abgeschieden, da sie zum einen Kanten, die z.B. durch Vertiefungen im Halbleitersubstrat gebildet werden, schlecht, d.h. nicht gleichmäßig, bedecken und zum anderen in einem Abstand vom Halbleitersubstrat angeordnet werden sollten, um eine Verunreinigung des Halbleitersubstrats zu vermeiden. Auch mechanische Verspannungen oder durch die Abscheidung bedingte Schädigungen einer Oberfläche des Substrats werden dadurch vermieden. Da sowohl die Bitleitungen als auch die zweiten Teile der ersten Wortleitungen und der zweiten Wortleitungen oberhalb des Substrats verlaufen, können sie Materialien mit hohen elektrischen Leitfähigkeiten enthalten. Darüber hinaus können die Bitleitungen und die Wortleitungen gleichzeitig mit Gateelektroden von Transistoren einer Peripherie der DRAM-Zellenanordnung erzeugt werden, indem eine Schicht oder eine Schichtenfolge aus leitenden Materialien mit Hilfe einer Maske durch Ätzen strukturiert wird. In diesem Fall haben die Bitleitungen und die Wortleitungen einen sogenannten planaren Aufbau.
Da die Speicherzellen einer Zeile abwechselnd mit der ersten Wortleitung und der zweiten Wortleitung verbunden sind, und die Bitleitungen jeweils die Speicherzellen einer Spalte miteinander verbinden, gibt es keine zwei Speicherzellen, die mit zueinander benachbarten Bitleitungen verbunden sind und zugleich mit derselben Wortleitung verbunden sind. Die DRAM- Zellenanordnung weist folglich Folded Bitleitungen auf.
Die DRAM-Zellenanordnung kann eine hohe Packungsdichte aufweisen, da lediglich die Spacer, die mit dünnen horizontalen, d.h. zur Hauptfläche parallelen Querschnitten herstellbar sind, die ersten Wortleitungen von den zweiten Wortleitungen seitlich trennen. Die Bitleitungen und die Wortleitungen können nach Herstellung der Speicherzellen erzeugt werden. Dies ist vorteilhaft, da die Erzeugung der Bitleitungen und der Wortleitungen aus Metallen ermöglicht wird, nach deren Aufbringen Prozeßschritte mit hohen Temperaturen, die zum Beispiel zur Verunreinigung anderer Teile der DRAM- Zellenanordnung führen können, vermieden werden. Beispielsweise kann eine Schichtenfolge aus Ti, TiN und W zur Erzeugung der Wortleitungen und der Bitleitungen strukturiert werden.
Die Erzeugung der Wortleitungen sind unempfindlich gegenüber Justierungenauigkeiten bezüglich der Anschlußstrukturen. Die weitgehende selbstjustierte Kontaktierung der Anschlußstrukturen durch die Wortleitungen ermöglicht eine hohe Packungsdichte der DRAM-Zellenanordnung. Die Justierung von Photolackmasken zur Erzeugung der ersten Wortleitungen und der zweiten Wortstellungen muß lediglich garantieren, daß die Anschlußstrukturen teilweise überlappt werden, da bei der Erzeugung der zweiten Wortleitungen selektiv zu den Spacern und der zweiten isolierenden Schicht geätzt wird, so daß Kontaktlöcher für die zweiten Wortleitungen nicht in den und angrenzend an die ersten Wortleitungen entstehen können. Die Justierungenauigkeit beträgt vorzugsweise bis zu einem Drittel der Breite der Anschlußstrukturen.
Aufgrund der Unempfindlichkeit gegenüber
Justierungenauigkeiten kann die DRAM-Zellenanordnung mit einer hohen Packungsdichte erzeugt werden. Die ersten Wortleitungen weisen vorzugsweise eine Breite auf, die gleich der minimalen in der zur Herstellung der DRAM-Zellenanordnung verwendeten Technologie herstellbaren Strukturgröße F ist. Dasselbe gilt für die zweiten Wortleitungen, für Abstände zwischen zueinander benachbarten ersten Wortleitungen, für Abstände zwischen zueinander benachbarten zweiten
Wortleitungen und für die Breiten der Anschlußstrukturen. Die Bitleitungen können ebenfalls eine Breite und Abstände voneinander aufweisen, die F betragen. In einer Aufsicht auf die DRAM-Zellenanordnung können demnach die ersten Wortleitungen und die zweiten Wortleitungen abwechselnd ohne Abstand direkt nebeneinander oder sich überlappend angeordnet sein. Die Speicherzelle ist mit einer Flache von F2 herstellbar.
Die Anschlußstrukturen können über die Hauptflache des Substrats hinausragen. In diesem Fall sind Flanken der Anschlußstrukturen mit weiteren isolierenden Spacern versehen, zwischen denen erste Teile der Bitleitungen angrenzen. Zweite Teile der Bitleitungen sind zwischen den ersten Teilen der Bitleitungen angeordnet und weisen eine größere Breite auf als die ersten Teile der Bitleitungen. Die Bitleitungen grenzen an die Hauptflache an und verlaufen jeweils zwischen Anschlußstrukturen, die in x-Richtung zueinander benachbart sind. Dies hat den Vorteil, daß die Bitleitungen weitgehend selbstjustiert zwischen den Anschlußstrukturen erzeugt werden können. Dazu wird eine Isolation erzeugt, die die mit den weiteren Spacern versehenen Anschlußstrukturen umgibt. Mit Hilfe einer streifenformigen Maske, deren Streifen parallel zu den Spalten verlaufen und die jeweils Anschlußstrukturen von Speicherzellen einer Spalte überlappen, werden m der Isolation Graben erzeugt, wobei selektiv zu den Spacern und der ersten isolierenden Schicht geatzt wird. Anschließend wird leitendes Material abgeschieden und abgetragen, bis die Isolation freigelegt wird, so daß m den Graben die Bitleitungen erzeugt werden, die die Anschlußstrukturen nicht überlappen. Dies ist vorteilhaft, da sonst der effektive Querschnitt der Anschlußstrukturen verkleinert wurde, was wiederum eine Verkleinerung des Uberlapps der Anschlußstrukturen mit den Wortleitungen zur Folge hatte.
Es liegt im Rahmen der Erfindung, wenn eine Speicherzelle einen Transistor und einen dazu m Reihe geschalteten Speicherkondensator umfaßt. Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn der Transistor als vertikaler Transistor ausgestaltet ist, so daß ein oberes Source-/Drain-Gebιet über einem Kanalgebiet und das Kanalgebiet über einem unteren Source-/Dram-Gebιet des Transistors angeordnet sind.
Zur weiteren Erhöhung der Packungsdichte ist es vorteilhaft, wenn der Transistor und der Speicherkondensator übereinander angeordnet sind.
Es liegt im Rahmen der Erfindung, wenn das obere Source- /Dram-Gebiet mit der Bitleitung verbunden ist. Die Anschlußstruktur ist mit einer Gateelektrode des Transistors verbunden.
Für die Speicherzelle kann im Substrat eine Vertiefung vorgesehen sein, in deren unterem Bereich ein Speicherknoten des Speicherkondensators und in deren oberem Bereich die Anschlußstruktur angeordnet sind. Flachen des unteren Bereichs der Vertiefung sind mit einem
Kondensatordielektrikum versehen. Der Speicherknoten ist von der Anschlußstruktur elektrisch isoliert. Im oberen Bereich der Vertiefung ist mindestens eine erste Flanke der Vertiefung mit einem Gatedielektrikum versehen. Ein Teil der Anschlußstruktur ist mindestens an der ersten Flanke angeordnet und kann als Gateelektrode des Transistors wirken. Das obere Source-/Dram-Gebιet ist an der Hauptflache des Substrats angeordnet und grenzt an zwei in x-Richtung zueinander benachbarte Vertiefungen an.
Zur Erzeugung einer solchen DRAM-Zellenanordnung werden die Vertiefungen nach Aufbringen eines Kondensatordielektrikums bis zu einer mittleren Hohe mit leitendem Material gefüllt. Dazu kann das leitende Material abgeschieden, durch chemisch- mechanisches Polieren planarisiert und anschließend bis zur mittleren Hohe ruckgeatzt werden. Anschließend werden freiliegende Teile des Kondensatordielektrikums entfernt, so daß Flächen der Vertiefungen nur bis zur mittleren Höhe mit dem Kondensatordielektriku versehen sind. Anschließend werden die Vertiefungen durch leitendes Material bis zu einer oberen Höhe, die im unteren Bereich liegt, weiter aufgefüllt, so daß das leitende Material zwischen der mittleren Höhe und der oberen Höhe an das Substrat angrenzt. Das leitende Material in den Vertiefungen bildet die Speicherknoten. Ein Gatedielektrikum wird so erzeugt, daß es den Speicherknoten bedeckt. Alternativ wird zunächst isolierendes Material auf den Speicherknoten aufgebracht und das Gatedielektrikum anschließend aufgewachsen. Danach wird die Anschlußstruktur im oberen Bereich der Vertiefung erzeugt. Das Gatedielektrikum oder das isolierende Material trennen die Anschlußstruktur vom Speicherknoten.
Es liegt im Rahmen der Erfindung, wenn die Vertiefung in einer Schichtenfolge erzeugt wird, so daß das untere Source- /Drain-Gebiet, das Kanalgebiet und das obere Source-/Drain- Gebiet aus Schichten der Schichtenfolge entstehen.
Vorzugsweise wird das untere Source-/Drain-Gebiet erzeugt, indem durch einen Temperschritt Dotierstoff aus dem Speicherknoten zwischen der oberen Höhe und der mittleren Höhe in das Substrat diffundiert. Dadurch grenzt das untere Source-/Drain-Gebiet nur an eine Vertiefung an, so daß Kanalgebiete verschiedener Transistoren elektrisch miteinander verbunden sind. Dies ist vorteilhaft, da auf diese Weise Floating-Body-Effekte vermieden werden.
Es ist vorteilhaft, vor der Entfernung der freiliegenden Teile des Kondensatordielektrikums oberhalb der mittleren Höhe eine Maske aufzubringen, die zweite, den ersten Flanken gegenüberliegende Flanken der Vertiefungen bedeckt. Dadurch bleibt das Kondensatordielektrikum auf der zweiten Flanke erhalten, so daß der Speicherknoten nur bei der ersten Flanke zwischen der mittleren Höhe und der oberen Höhe an das Substrat angrenzt. Der Abstand zwischen der zweiten Flanke und der ersten Flanke von zueinander benachbarten Vertiefungen kann in diesem Fall verkleinert werden, ohne daß Leckströme zwischen den zugehörigen Speicherknoten entstehen. Die Packungsdichte der DRAM-Zellenanordnung kann folglich erhöht werden. Nach Erzeugung der Speicherknoten können freiliegende Teile des Kondensatordielektrikums, die an den zweiten Flanken oberhalb der oberen Höhe angeordnet sind, entfernt werden.
Das obere Source-/Drain-Gebiet kann durch Strukturierung einer an die Hauptfläche angrenzenden dotierten Schicht des Substrats erzeugt werden. Die Strukturierung erfolgt zum einen durch die Erzeugung der Vertiefungen. Zum anderen werden zwischen in y-Richtung zueinander benachbarten oberen Source-/Drain-Gebieten Trennstrukturen erzeugt. Die Trennstrukturen können erzeugt werden, indem weitere Gräben in das Substrat erzeugt werden, die parallel zu den Zeilen verlaufen und zwischen den Vertiefungen angeordnet sind. Die weiteren Gräben werden anschließend mit isolierendem Material gefüllt.
Das obere Source-/Drain-Gebiet kann alternativ erzeugt werden, indem nach Erzeugung der Vertiefungen und der Trennstrukturen eine Implantation durchgeführt wird.
Die Vertiefungen können selbstjustiert zwischen den Trennstrukturen erzeugt werden, indem nach Erzeugung der Trennstrukturen das Substrat mit Hilfe einer streifenförmigen Maske selektiv zu den Trennstrukturen geätzt wird, wobei Streifen der Maske quer zu den Trennstrukturen verlaufen.
Um zu verhindern, daß eine Gateelektrode einer Vertiefung einen Transistor der benachbarten Vertiefung ansteuert, ist es vorteilhaft, wenn isolierende Strukturen, die dicker als das Gatedielektrikum sind, an den zweiten Flanken der Vertiefungen angeordnet sind. Zur Erhöhung der Packungsdichte ist es dabei vorteilhaft, wenn die isolierenden Strukturen m den oberen Bereichen der Vertiefungen statt im Substrat angeordnet sind. Zur Erzeugung der isolierenden Strukturen können zunächst die Anschlußstrukturen erzeugt werden, indem nach Erzeugung des Gatedielektπkums leitendes Material abgeschieden und mit Hilfe einer Maske, die die zweiten Flanken der Vertiefungen bedeckt, strukturiert wird. Die Anschlußstrukturen sind an den ersten Flanken der Vertiefungen angeordnet und füllen die Vertiefungen nicht vollständig aus. Die isolierenden Strukturen werden erzeugt, indem isolierendes Material abgeschieden und ruckgeatzt wird.
Es ist vorteilhaft, wenn das Kondensatordielektriku einen ersten Teil aufweist, der Flachen der unteren Bereiche der Vertiefungen bis zu einer unteren Hohe, die unter der mittleren Hohe liegt, bedeckt, und einen zweiten Teil, der dicker als der erste Teil ist und Flachen der Vertiefungen zwischen der unteren Hohe und der mittleren Hohe bedeckt, aufweist. Durch das untere Source-/Dram-Gebιet, das Substrat und die Kondensatorelektrode wird abhangig von den gewählten Leitfahigkeitstypen ein pnp- oder ein npn-Ubergang gebildet, der, angesteuert durch den Speicherknoten, Leckstrome verursachen kann. Ist das Kondensatordielektrikum also zwischen der Kondensatorelektrode und dem zweiten Source- /Dram-Gebiet besonders dick, steuert der Speicherknoten den Übergang nicht mehr an und Leckstrome werden vermieden. Dazu wird nach Erzeugung der Vertiefungen der erste Teil des Kondensatordielektrikums ganzflachig aufgebracht. Die Vertiefungen werden durch leitendes Material bis zu einer unteren Hohe gefüllt, die unter der mittleren Hohe liegt. Freiliegende Teile des ersten Teils des
Kondensatordielektrikums werden anschließend entfernt. Der zweite Teil des Kondensatordielektrikums wird zunächst ganzflachig aufgebracht und durch anisotropes Atzen von einer Oberflache des leitenden Materials entfernt. Durch Abscheiden von leitendem Material bis zur mittleren Hohe wird die Vertiefung weiter gefüllt. Anschließend kann wie oben beschrieben weiter verfahren werden.
Eine Kondensatorelektrode des Kondensators ist im Substrat angeordnet und grenzt an das Kondensatordielektrikum an. Die Kondensatorelektrode kann als für alle Kondensatoren gemeinsame dotierte Schicht des Substrats ausgestaltet sein. Die dotierte Schicht kann z.B. durch Epitaxie oder Implantation vor Erzeugung der Speicherzellen erzeugt werden. Alternativ wird in den Vertiefungen eine Dotierstoffquelle eingebracht, aus der in einem Temperschritt Dotierstoff in das Substrat diffundiert und dort die dotierte Schicht bildet.
Die Dotierstoffquelle ist z.B. Arsenglas. Nach Erzeugung der Vertiefungen wird das Arsenglas abgeschieden, so daß Flächen der Vertiefungen bedeckt sind. Die unteren Bereiche der mit dem Arsenglas versehenen Vertiefungen werden mit z.B. Photolack gefüllt. Anschließend wird freiliegendes Arsenglas entfernt. Es ist vorteilhaft, nach Entfernung des Photolacks ein Schutzoxid aufzuwachsen. Das Schutzoxid verhindert, daß bei dem folgenden Temperschritt, bei dem Arsen aus dem Arsenglas in das Substrat diffundiert, Arsen verdampft. Die Kondensatorelektrode wird als ein mit Arsen dotierter Teil des Substrats erzeugt, die die unteren Bereiche der Vertiefungen umgibt.
Es ist vorteilhaft, wenn die erste Flanke im oberen Bereich eben ist und die Fläche des unteren Bereichs gekrümmt ist. Das Wachstum des durch thermische Oxidation erzeugten
Gatedielektrikums hängt von der Ausrichtung der ersten Flanke relativ zur Kristallstruktur des Substrats ab. Ist die erste Flanke eben, wird ein homogenes Wachstum des Gatedielektrikums ermöglicht, da eine ebene Fläche im Gegensatz zu einer gekrümmten Fläche eine definierte Ausrichtung relativ zur Kristallstruktur aufweist. Steuerkennlinien des Transistors, bei dem das Gatedielektrikum eine homogene Dicke aufweist, entsprechen denen herkömmlicher planarer Transistoren und weisen eine besonders hohe Unterschwellensteilheit auf. Wird ein Teil des Kondensatordielektrikums durch thermische Oxidation auf einer Flache, die eine Kante aufweist, aufgewachsen, fallt das Oxid an der Kante besonders dünn aus. Es kann deshalb zu Leckstromen im Bereich der Kante kommen. Deshalb ist es vorteilhaft, wenn das Kondensatordielektrikum auf einer Flache erzeugt wird, die keine Kanten aufweist. Auch wenn das Kondensatordielektrikum durch Abscheiden von Material erzeugt wird, wirken sich Kanten in der Flache nachteilig aus, da es an den Kanten zu Feldverzerrungen kommt, die die DurchbruchsSpannung des Kondensators erniedrigen können.
Es liegt im Rahmen der Erfindung, wenn der obere Bereich einen im wesentlichen rechteckigen Querschnitt aufweist, der großer ist als ein Querschnitt des unteren Bereichs, der im wesentlichen kreisförmig oder ellipsenformig ist. Dazu werden nach Erzeugung der oberen Bereiche der Vertiefung durch Abscheiden und anisotropes Ruckatzen von Material Hilfsspacer an den Vertiefungen erzeugt. Durch einen isotropen Atzprozeß werden die Hilfsspacer abgerundet, so daß freiliegende Teile von Boden der Vertiefungen einen Umfang ohne Ecken aufweisen. Durch anisotropes Atzen selektiv zu den Hilfsspacern werden anschließend die unteren Bereiche der Vertiefungen erzeugt.
Zur Vergrößerung der Kapazität des Speicherkondensators ist es vorteilhaft, wenn anschließend durch isotropes Atzen des Substrats der untere Bereich der Vertiefung erweitert wird, so daß sein Querschnitt vergrößert wird. Dadurch vergrößert sich die Flache des unteren Bereichs, auf dem das Kondensatordielektrikum angeordnet ist, so daß die Kapazität des Speicherkondensators vergrößert wird.
Im folgenden wird ein Verfahren beschrieben, bei dem verhindert wird, daß aufgrund der endlichen Selektivität von Atzprozessen eine obere Flache der Trennstrukturen nach der Erzeugung der Vertiefungen unterhalb der Hauptfläche liegt. Vor Erzeugen der Trennstrukturen werden an der Hauptfläche eine untere Schicht aus einem ersten Material und darüber eine obere Schicht aus einem zweiten Material aufgebracht. Anschließend werden die Trennstrukturen erzeugt, wobei zur Füllung der weiteren Gräben das erste Material verwendet wird. Eine obere Fläche der Trennstrukturen liegt über der Hauptfläche aber unter einer oberen Fläche der unteren Schicht. Durch Abscheiden und Planarisieren vom zweiten Material, bis die untere Schicht freigelegt wird, werden über den Trennstrukturen Hilfsstrukturen aus dem zweiten Material erzeugt. Anschließend werden die Vertiefungen mit Hilfe der streifenförmigen Maske erzeugt, indem zunächst das erste Material selektiv zum zweiten Material geätzt wird, so daß die obere Fläche der Trennstrukturen unverändert oberhalb der Hauptfläche liegt, da die Hilfsstrukturen die Trennstrukturen schützen. Die Vertiefungen können anschließend erzeugt werden, indem freiliegende Teile des Substrats geätzt werden, wobei die Trennstrukturen und die untere Schicht als Maske dienen. Dabei werden aufgrund der endlichen Selektivität des Ätzprozesses die Trennstrukturen und die untere Schicht abgetragen, deren obere Flächen aufgrund der ausreichenden Dicke der unteren Schicht nach Erzeugung der Vertiefungen nicht unterhalb der Hauptfläche liegen.
Das Substrat kann Silizium und/oder Germanium enthalten und ist vorzugsweise monokristallin, damit das Gatedielektrikum durch thermische Oxidation erzeugt werden kann.
Die Bitleitungen und die Wortleitungen können mehrschichtig aufgebaut sein. Z.B. kann jeweils eine untere Schicht aus dotiertem Polysilizium und darüber eine Schicht aus einem Material mit besserer elektrischer Leitfähigkeit, z.B. Silizid oder Metall, vorgesehen sein.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert. Figur la zeigt einen Querschnitt durch ein Substrat, nachdem eine erste Schicht, eine zweite Schicht, eine dritte Schicht, eine vierte Schicht und Trennstrukturen, erzeugt wurden.
Figur lb zeigt den Querschnitt aus Figur la, nachdem die vierte Schicht entfernt wurde und Hilfsstrukturen erzeugt wurden.
Figur 2a zeigt eine Aufsicht auf das Substrat aus Figur lb, nachdem obere Bereiche von Vertiefungen und Hilfsspacer erzeugt wurden. Ferner ist die Lage einer zweiten Photolackmaske dargestellt.
Figur 2b zeigt einen zum Querschnitt aus Figur la senkrechten Querschnitt durch das Substrat nach den Prozeßschritten aus Figur 2a.
Figur 3 zeigt die Aufsicht aus Figur 2a, nachdem die Hilfsspacer abgerundet wurden.
Figur 4 zeigt den Querschnitt aus Figur 2b, nachdem ein unterer Bereich der Vertiefung, ein Kondensatordielektrikum, ein Speicherknoten und eine dritte Photolackmaske erzeugt wurden.
Figur 5a zeigt den Querschnitt aus Figur 4, nachdem der
Speicherknoten vergrößert und obere Source/Drain- Gebiete und untere Source/Drain-Gebiete von
Transistoren, ein Gatedielektrikum, Anschlußstrukturen, eine sechste Schicht, erste Spacer und eine erste Isolation erzeugt wurden.
Figur 5b zeigt die Aufsicht aus Figur 2a, in der die
Anschlußstrukturen, die ersten Spacer, die oberen Source/Dram-Gebiete und die Trennstrukturen dargestellt sind.
Figur 6a zeigt den Querschnitt aus Figur 5a, nachdem eine siebte Schicht und eine achte Schicht, die
Bitleitungen bilden, erzeugt wurden.
Figur 6b zeigt die Aufsicht aus Figur 2a, in der die
Anschlußstrukturen, die ersten Spacer, Teile der ersten Isolation, die nicht über den Bitleitungen angeordnet sind, Teile der siebten Schicht, die nicht unter der achten Schicht angeordnet sind, und die achte Schicht dargestellt sind.
Figur 7a zeigt den Querschnitt aus Figur 1, nach den
Prozeßschritten aus Figur 6a und nachdem eine neunte Schicht und eine zehnte Schicht, die erste Wortleitungen bilden, eine elfte Schicht, zweite Spacer und eine zweite Isolation erzeugt wurden.
Figur 7b zeigt die Aufsicht aus Figur 2a, m der die
Anschlußstrukturen, die ersten Spacer und Bereiche, die von einer sechsten Photolackmaske nicht bedeckt werden, dargestellt sind.
Figur 8 zeigt die Aufsicht aus Figur 2a, in der die
Anschlußstrukturen, die ersten Spacer, die neunte Schicht, die zweiten Spacer und eine achte Photolackmaske dargestellt sind.
Figur 9a zeigt den Querschnitt aus Figur 7a, nachdem eine zwölfte Schicht und eine dreizehnte Schicht, die zweite Wortleitungen bilden, eine vierzehnte Schicht und dritte Spacer erzeugt wurden.
Figur 9b zeigt einen zu Figur 9a parallelen Querschnitt durch das Substrat nach den Prozeßschritten aus Figur 9a. Figur 9c zeigt die Aufsicht aus Figur 2a, in der die
Anschlußstrukturen, die ersten Spacer, die siebte Schicht, die neunte Schicht und die zwölfte Schicht dargestellt sind.
Die Figuren sind nicht maßstabsgerecht.
In einem Ausführungsbeispiel ist als Ausgangsmaterial ein p- dotiertes Substrat S aus Silizium vorgesehen, das in einer an einer Hauptfläche H des Substrats S angrenzenden Schicht mit einer Dotierstoffkonzentration von ca. lO1^ cm-3 p-dotiert ist. Auf der Hauptfläche H wird eine ca. 20 nm dicke erste Schicht 1 aus Siθ2, darüber eine ca. 100 nm dicke zweite Schicht 2 aus Siliziumnitrid, darüber eine ca. 800 nm dicke dritte Schicht 3 aus Siθ2 und darüber eine ca. 100 nm dicke vierte Schicht 4 aus Siliziumnitrid abgeschieden (siehe Figur la) .
Mit Hilfe einer streifenförmigen ersten Photolackmaske (nicht dargestellt) werden die vierte Schicht 4, die dritte Schicht 3, die zweite Schicht 2, die erste Schicht 1 und das Substrat S anisotrop geätzt, so daß im Substrat S ca. 300 nm tiefe erste Gräben erzeugt werden, die eine Breite von ca. 100 nm und Abstände von ca. 100 nm voneinander aufweisen. Als
Ätzmittel sind zum Beispiel CF4, CHF3, C2F5 und HBr geeignet, die entsprechend dem zu ätzenden Material kombiniert werden.
In den ersten Gräben werden Trennstrukturen T erzeugt, indem Siθ2 in einer Dicke von ca. 200 nm konform abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird, bis eine obere Fläche der vierten Schicht 4 freigelegt wird. Anschließend wird Siθ2 selektiv zum Siliziumnitrid rückgeätzt, so daß eine obere Fläche der Trennstrukturen T unterhalb einer oberen Fläche der dritten Schicht 3 liegt (siehe Figur la) . Anschließend wird Siliziumnitrid abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die obere Fläche der dritten Schicht 3 freigelegt wird. Auf diese Weise sind über den Trennstrukturen T Hilfsstrukturen Q aus Siliziumnitrid angeordnet (siehe Figur lb) .
Mit Hilfe einer streifenförmigen zweiten Photolackmaske P2 (siehe Figur 2a) , deren Streifen quer zu den Streifen der ersten Photolackmaske verlaufen, wird Siθ2 selektiv zu Siliziumnitrid mit zum Beispiel C4F6, CO geätzt, bis die zweite Schicht 2 teilweise freigelegt wird. Anschließend wird Siliziumnitrid geätzt, so daß die Hilfsstrukturen Q und freiliegende Teile der zweiten Schicht 2 entfernt werden. Durch Ätzen von Silizium selektiv zu Siθ2 wird aufgrund der endlichen Selektivität des Ätzprozesses zunächst die erste Schicht 1 teilweise durchtrennt und anschließend obere Bereiche von Vertiefungen V erzeugt. Dabei wirken die Trennstrukturen T und die dritte Schicht 3 als dicke Maske. Die oberen Bereiche der Vertiefungen V sind ca. 300 nm tief im Substrat S und weisen zur Hauptfläche H parallele
Querschnitte auf, die quadratisch sind und deren Abmessungen ca. 100 nm betragen. Abstände zwischen zueinander benachbarten Vertiefungen V betragen ca. 100 nm voneinander (siehe Figuren 2a und 2b) .
In den Vertiefungen V werden Hilfsspacer f erzeugt, indem Siθ2 in einer Dicke von ca. 30 nm abgeschieden und anisotrop rückgeätzt wird (siehe Figuren 2a und 2b) . Freiliegende Teile der Böden der Vertiefungen sind im wesentlichen quadratisch und weisen eine Seitenlänge von ca. 40 nm auf.
Zum Abrunden der Hilfsspacer f wird anschließend eine isotrope Rückätzung mit zum Beispiel CF4 als Ätzmittel durchgeführt (siehe Figur 3) . Freiliegende Teile der Böden der Vertiefungen V sind im wesentlichen kreisförmig und weisen einen Durchmesser von ca. 100 nm auf. Anschließend wird Silizium selektiv zu S1O2 mit zum Beispiel HBr anisotrop geatzt, so daß untere Bereiche der Vertiefungen V entstehen, die aufgrund der als Maske wirkenden Hilfsspacer f kreisförmige horizontale Querschnitte aufweisen. Die Vertiefungen V sind nun ca. 7 μm tief (siehe Figur 4) . Beim Atzen wirken die Trennstrukturen T und die dritte Schicht 3 als dicke Maske.
Die oberen Bereiche der Vertiefungen V weisen jeweils vier seitliche ebene erste Flachen Fl auf. Die unteren Bereiche der Vertiefungen V weist eine gekrümmte zweite Flache F2 auf. Ein horizontaler, d.h. parallel zur Hauptflache H liegender Querschnitt des unteren Bereichs einer der Vertiefungen V weist einen gekrümmten Umfang auf. Ein Teil des Substrats S ist insbesondere unter Ecken der oberen Bereiche der
Vertiefungen V angeordnet, da die Hilfsspacer f mindestens die Ecken bedecken und dort folglich nicht tiefer geatzt wird.
Zur Erzeugung einer Kondensatorelektrode E von Kondensatoren wird Arsenglas in einer Dicke von ca. 10 nm abgeschieden. Die mit dem Arsenglas versehenen Vertiefungen V werden bis zu einer Hohe h von ca. 1 μm unter der Hauptflache H (vergleiche Fig. 4) mit Photolack gefüllt. Anschließend wird freiliegendes Arsenglas entfernt. Nach Entfernung des Photolacks wird ein Schutzoxid (nicht dargestellt) aufgewachsen. Das Schutzoxid verhindert, daß bei einem folgenden Temperschritt bei ca. 1000°C, bei dem Arsen aus dem Arsenglas m das Substrat S diffundiert, Arsen verdampft. Dadurch wird die Kondensatorelektrode E als ein mit Arsen dotierter Teil des Substrats S erzeugt, die Teile der unteren Bereiche der Vertiefungen V umgibt (siehe Figur 4) . Das Schutzoxid und die Hilfsspacer f werden anschließend mit verd nnter Flußsaure entfernt.
Zur Erzeugung eines ersten Teils dl eines Kondensatordielektrikums werden Flachen der Vertiefungen V mit Siliziumnitrid versehen, das anschließend teilweise aufoxidiert wird, so daß der erste Teil dl des Kondensatordielektrikums als sogenannte NO-Schicht mit einer ca. 3 nm oxidäquivalenten Dicke erzeugt wird (siehe Figur 4) .
Zur Erzeugung von Speicherknoten K der Kondensatoren wird in situ dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird. Dabei wird die dritte Schicht 3 entfernt und die Trennstrukturen T etwas abgetragen. Anschließend wird das Polysilizium bis zu einer Tiefe von 1,1 μm unterhalb der Hauptfläche H durch anisotropes Ätzen rückgeätzt, so daß die Vertiefungen V bis zu einer unteren Höhe u mit Polysilizium gefüllt werden (siehe Figur 4) . Freiliegende Teile des ersten Teils dl des Kondensatordielektrikums werden mit zum Beispiel Flußsäure entfernt .
Zur Erzeugung eines spacerförmigen zweiten Teils d2 des Kondensatordielektrikums in den Vertiefungen V wird Siθ2 in einer Dicke von ca. 15 nm abgeschieden und anisotrop rückgeätzt (siehe Figur 4) . Der zweite Teil d2 des Kondensatordielektrikums ist dicker als der erste Teil dl.
Durch Abscheiden von in situ dotiertem Polysilizium in einer Dicke von ca. 100 nm und anschließendem Rückätzen bis zu einer Tiefe von ca. 250 nm unterhalb der Hauptfläche H werden die Speicherknoten K vergrößert. Die Vertiefungen V sind bis zu einer mittleren Höhe m mit Polysilizium gefüllt (siehe Figur 4) .
Mit Hilfe einer mehrschichtigen dritten Photolackmaske P3 (siehe Figur 4) werden Teile des zweiten Teils d2 des Kondensatordielektrikums entfernt. An ersten Flanken der Vertiefungen V reicht der zweite Teil d2 des
Kondensatordielektrikums nur von der unteren Höhe u bis zur mittleren Höhe m. Anschließend wird m situ dotiertes Polysilizium m einer Dicke von ca. 100 nm abgeschieden und durch chemischmechanisches Polieren planarisiert, bis die zweite Schicht 2 freigelegt wird.
Unter der ersten Schicht 1 werden durch Implantation mit n- dotierenden Ionen im Substrat S ca. 30 nm dicke obere Source/Drain-Gebiete S/Dl von vertikalen Transistoren erzeugt. Aufgrund der Trennstrukturen T und der Vertiefungen V weisen die oberen Source/Drain-Gebiete S/Dl quadratische horizontale Querschnitte mit einer Seitenlange von ca. 100 nm auf. Zueinander benachbarte obere Source/Drain-Gebiete S/Dl sind durch die Trennstrukturen T oder durch die Vertiefungen V voneinander getrennt.
Das Polysilizium wird anschließend bis zu einer Tiefe von ca. 200 nm unterhalb der Hauptflache H ruckgeatzt, so daß die Speicherknoten K weiter verdickt werden. Die Vertiefungen V sind bis zu einer oberen Hohe h mit Polysilizium gefüllt
(siehe Figur 5a) . Die Speicherknoten K grenzen bei den ersten Flanken der Vertiefungen V zwischen der mittleren Hohe und der oberen Hohe o an das Substrat S an. Obere Teile der Speicherknoten K sind m den oberen Bereichen der Vertiefungen V angeordnet. Durch einen Temperschritt diffundiert Dotierstoff aus dem Speicherknoten K m das Substrat S, so daß untere Source-/Dram-Gebιete S/D2 der Transistoren erzeugt werden, die im Bereich zwischen der mittleren Hohe m und der oberen Hohe o an die ersten Flanken der Vertiefungen V angrenzen.
Anschließend wird die zweite Schicht 2 mit zum Beispiel heißer Phosphorsaure als Atzmittel entfernt.
Durch thermische Oxidation wird ein Gatedielektrikum Gd an Flanken der oberen Bereiche der Vertiefungen V, auf der Hauptflache H und auf den Speicherknoten K erzeugt (siehe Figur 5a) .
Anschließend wird eine fünfte Schicht 5 aus in situ dotiertem Polysilizium m einer Dicke von ca. 60 nm abgeschieden, so daß die oberen Bereiche der Vertiefungen V gefüllt werden. Darüber wird eine ca. 100 nm dicke sechste Schicht 6 aus Siliziumnitrid abgeschieden.
Anschließend wird mit Hilfe einer vierten Photolackmaske, die die Vertiefungen V nicht bedeckt, die sechste Schicht 6 und die fünfte Schicht 5 strukturiert, so daß in den oberen Bereichen der Vertiefungen V aus der fünften Schicht Anschlußstrukturen A erzeugt werden, die ca. 200nm über die Hauptflache H herausragen und von der sechsten Schicht 6 bedeckt sind (siehe Figuren 5a und 5b) . Die Anschlußstrukturen A weisen quadratische horizontale Querschnitte mit einer Seitenlange von ca. lOOnm auf.
Zur Erzeugung von ersten Spacern Spl an Flanken der
Anschlußstrukturen A wird Siliziumnitrid in einer Dicke von ca. 20nm abgeschieden und ruckgeatzt, bis das Gatedielektrikum Gd auf der Hauptflache H freigelegt wird. Durch konformes Abscheiden von S1O2 in einer Dicke von ca. 200nm und chemisch-mechanischem Polieren, bis die sechste Schicht 6 freigelegt wird, wird eine erste Isolation II erzeugt, die die mit den ersten Spacern Spl versehenen Anschlußstrukturen A umgibt (siehe Figur 5a) .
Mit Hilfe einer streifenförmigen fünften Photolackmaske (nicht dargestellt) , deren Streifen quer zu den Trennstrukturen T verlaufen, eine Breite von ca. lOOn und einen Abstand von ca. lOOnm voneinander aufweisen und die Anschlußstrukturen zumindest teilweise überlappen, wird S1O2 selektiv zu Siliziumnitrid geatzt, so daß m der ersten
Isolation II streifenförmige zweite Graben erzeugt werden, bis Teile der Hauptflache H freigelegt werden. In den streifenformigen zweiten Graben werden die Bitleitungen erzeugt, indem e ne ca. 15 nm dicke n-dotierte siebte Schicht 7 aus dotiertem Polysilizium abgeschieden wird. /Anschließend wird eine achte Schicht 8 aus Wolframsilizid in einer Dicke von ca. 60nm abgeschieden, so daß die streifenformigen zweiten Graben gefüllt werden, und durch chemischmechanisches Polieren planarisiert, bis die sechste Schicht 6 freigelegt wird. Die Bitleitungen werden durch die siebte Schicht 7 und die achte Schicht 8 gebildet (siehe Figur 6a) . Durch Ruckatzen liegt eine obere Flache der Bitleitungen unterhalb einer oberen Flache der ersten Isolation II. Durch einen anschließenden Temperschritt bei ca. 800°C wird Dotierstoff m der siebten Schicht 7 aktiviert. Die Bitleitungen weisen erste Teile auf, die zwischen den ersten Spacern Spl von zueinander benachbarten Anschlußstrukturen A angrenzen und eine Breite von ca. 60nm aufweisen. Zweite Teile der Bitleitungen sind zwischen den ersten Teilen der Bitleitungen angeordnet und weisen eine Breite von ca. lOOnm auf (siehe Figur 6b) . Die Empfindlichkeit gegenüber Justierungenauigkeiten zur Erzeugung der Bitleitungen zwischen den Anschlußstrukturen A ist niedrig, da selektiv zu den ersten Spacern Spl und zur sechsten Schicht 6 geatzt wird.
Anschließend wird S1O2 abgeschieden und durch chemischmechanisches Polieren planarisiert, bis die sechste Schicht 6 freigelegt wird. Die erste Isolation II wird dabei so erweitert, daß sie die Bitleitungen bedeckt (siehe Figur 6a) .
Mit Hilfe einer sechsten Photolackmaske, die Bereiche a der Anschlußstrukturen A nicht bedeckt (siehe Figur 7b) , werden m der sechsten Schicht 6 erste Kontaktlocher erzeugt, die Teile jeder zweiten Anschlußstruktur A der Speicherzellen einer Zeile derart freilegen, daß die ersten Kontaktlocher in y-Richtung versetzt zu den Anschlußstrukturen A angeordnet sind. Dabei wird mit z.B. CHF3 als Atzmittel selektiv zur ersten Isolation II und zu Silizium geatzt. Zur Erzeugung von ersten Wortleitungen wird eine ca. 60nm dicke in situ dotierte neunte Schicht 9 aus Polysilizium und darüber ca. 50nm dicke zehnte Schicht 10 aus Wolframsilizid abgeschieden. Über der zehnten Schicht 10 wird eine ca. 50nm dicke isolierende elfte Schicht 11 aus Siθ2 abgeschieden. Die ersten Kontaktlöcher werden dadurch mit leitendem Material gefüllt. Mit Hilfe einer streifenformigen siebten Photolackmaske, deren Streifen parallel zu den Trennstrukturen T verlaufen, eine Breite von ca. lOOnm und Abstände von ca. lOOnm voneinander aufweisen und die ersten Kontaktlöcher mindestens teilweise überlappen, werden die elfte Schicht 11, die zehnte Schicht 10 und die neunte Schicht 9 strukturiert, bis die erste Isolation II freigelegt wird. Die ersten Wortleitungen werden durch die neunte
Schicht 9 und die zehnte Schicht 10 gebildet (siehe Figur 7a) .
Die ersten Wortleitungen weisen erste Teile auf, die in den ersten Kontaktlöchern angeordnet sind und an zweite Teile der ersten Wortleitungen angrenzen, die streifenförmige Querschnitte aufweisen.
Durch Abscheiden von Siθ2 in einer Dicke von ca. 18 nm und anschließendem Rückätzen werden an Flanken der zweiten Teile der ersten Wortleitungen zweite Spacer Sp2 erzeugt.
Zur Erzeugung einer zweiten Isolation 12 wird Siliziumnitrid in einer Dicke von ca. lOOnm abgeschieden und durch chemisch- mechanisches Polieren planarisiert, bis eine ebene Fläche erzeugt wird (siehe Figur 7a) .
Mit Hilfe einer streifenformigen achten Photolackmaske P' , deren Streifen ca. 300nm breit sind, einen Abstand von ca. lOOnm voneinander aufweisen, quer zu den Trennstrukturen T verlaufen und über Anschlußstrukturen A angeordnet sind, die von den ersten Wortleitungen kontaktiert sind, wird Siliziumnitrid selektiv zu Siθ2 und Silizium mit zum Beispiel CHF3 geätzt, bis die Anschlußstrukturen A, die durch die ersten Wortleitungen nicht kontaktiert werden, teilweise freigelegt werden (siehe Figur 8) . Dadurch entstehen in der zweiten Isolation 12 zweite Kontaktlöcher, die entgegengesetzt zur y-Richtung versetzt zu den Anschlußstrukturen A angeordnet sind. Die zweiten Kontaktlöcher werden selbstjustiert zwischen den zweiten Teilen der ersten Wortleitungen erzeugt, da selektiv zu den zweiten Spacern Sp2 und zur elften Schicht 11 geätzt wird.
Zur Erzeugung von zweiten Wortleitungen werden eine ca. 60nm dicke in situ dotierte zwölfte Schicht 12 aus Polysilizium und darüber eine ca. 50nm dicke dreizehnte Schicht 13 aus Wolframsilizid abgeschieden (siehe Figur 9a) . Darüber wird eine ca. 50nm dicke vierzehnte Schicht 14 aus Siliziumnitrid abgeschieden. Die zweiten Kontaktlöcher werden dadurch mit leitendem Material gefüllt, so daß erste Teile der zweiten Wortleitungen entstehen (siehe Figur 9b) . Mit Hilfe einer streifenformigen neunten Photolackmaske, deren Streifen ca. lOOnm breit, ein Abstand von ca. lOOnm voneinander aufweisen, parallel zu den Trennstrukturen T verlaufen und die zweiten Kontaktlöcher nicht überlappen, werden die zwölfte Schicht 12, die dreizehnte Schicht 13 und die vierzehnte Schicht 14 geätzt, bis die zweite Isolation 12 freigelegt wird. Dadurch entstehen aus der zwölften Schicht 12 und der dreizehnten Schicht 13 oberhalb der ersten Wortleitungen zweite Teile der zweiten Wortleitungen, die einen streifenformigen Querschnitt aufweisen (siehe Figuren 9a, 9b, 9c) .
Zur Erzeugung von dritten Spacern Sp3 wird Siliziumnitrid in einer Dicke von 18 nm abgeschieden und rückgeätzt, so daß die zweiten Wortleitungen durch die dritten Spacer Sp3 und der vierzehnten Schicht 14 eingekapselt sind (siehe Figuren 9a, 9b) . Im Ausführungsbeispiel wird eine DRAM-Zellenanordnung mit Folded Bitleitungen erzeugt. Eine Speicherzelle umfaßt einen der vertikalen Transistoren und einen der Kondensatoren, der zum Transistor in Reihe geschaltet ist, und weist eine Fläche von 4F2 auf, wobei F lOOnm beträgt. Jede Speicherzelle ist mit einer der Bitleitungen und mit einer der ersten oder einer der zweiten Wortleitungen verbunden. Die Speicherzellen sind in Spalten, die parallel zur y-Achse y verlaufen, und in Zeilen, die parallel zur x-Achse x verlaufen, angeordnet, wobei die Spalten parallel zu den Bitleitungen und die Zeilen parallel zu den Wortleitungen verlaufen.
Die ersten Teile der ersten Wortleitungen überlappen entlang den Zeilen jede zweite der Anschlußstrukturen A, wobei sie jeweils in y-Richtung versetzt zur zugehörigen
Anschlußstruktur A angeordnet sind. Die ersten Teile der zweiten Wortleitungen überlappen die übrigen Anschlußstrukturen A, wobei sie jeweils entgegengesetzt zur y-Richtung versetzt zur zugehörigen Anschlußstruktur A angeordnet sind.
Teile der Anschlußstrukturen A, die an den ersten Flanken der oberen Bereiche der Vertiefungen V angeordnet sind, wirken als Gateelektroden der Transistoren.
Kanalgebiete der Transistoren sind Teile des Substrats S, die zwischen den oberen Source/Drain-Gebieten S/Dl und den unteren Source/Drain-Gebieten S/D2 angeordnet sind. Die Kanalgebiete der Transistoren sind miteinander verbunden, so daß Floating-Body-Effekte vermieden werden.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der Schichten, Vertiefungen, Strukturen und Spacer an die jeweiligen Erfordernisse angepaßt werden.
Dasselbe gilt für die Dotierstoffkonzentration und für die Wahl von Materialien. So können die Wortleitungen und Bitleitungen auch andere leitende Materialien als dem Ausführungsbeispiel angeführten enthalten.

Claims

Patentansprüche
1. DRAM-Zellenanordnung,
- bei der Speicherzellen in Spalten, die parallel zu einer y- Achse (y) verlaufen, und Zeilen, die parallel zu einer x-
Achse (x) verlaufen, in einem Substrat (S) angeordnet sind,
- bei der die Speicherzellen einer Spalte mit einer Bitleitung, die oberhalb einer Hauptfläche (H) des Substrats (S) verläuft, verbunden sind, - bei der die Speicherzellen einer Zeile abwechselnd mit einer ersten Wortleitung und einer zweiten Wortleitung verbunden sind,
- bei der die Speicherzellen jeweils eine säulenförmige Anschlußstruktur (A) umfassen, - bei der erste Teile der ersten Wortleitung jeweils in y- Richtung versetzt zu einer der Anschlußstrukturen (A) der Speicherzellen, mit denen die erste Wortleitung verbunden ist, angeordnet sind, so daß diese Anschlußstruktur (A) von oben überlappt aber nicht bedeckt wird, - bei der ein zweiter Teil der ersten Wortleitung streifenförmig ist, oberhalb der Hauptfläche (H) des Substrats (S) und im wesentlichen parallel zur x-Achse (x) verläuft und von oben an die ersten Teile der ersten Wortleitung angrenzt, - bei der Flanken der ersten Wortleitung mit isolierenden Spacern (Sp2) versehen sind,
- bei der erste Teile der zweiten Wortleitung zwischen den Spacern (Sp2) zueinander benachbarter erster Wortleitungen angeordnet sind und jeweils entgegengesetzt zur y-Richtung versetzt zu einer der Anschlußstrukturen (A) der
Speicherzellen, mit denen die zweite Wortleitung verbunden ist, angeordnet sind, so daß diese Anschlußstruktur (A) von oben überlappt aber nicht bedeckt wird,
- bei der ein zweiter Teil der zweiten Wortleitung streifenförmig ist, oberhalb der Hauptfläche (H) des
Substrats (S) und im wesentlichen parallel zur x-Achse (x) verläuft, von oben an die ersten Teile der zweiten Wortleitung angrenzt und oberhalb der ersten Wortleitung und die Bitleitung angeordnet ist.
2. DRAM-Zellenanordnung nach Anspruch 1, - bei der die Anschlußstrukturen (A) über die Hauptfläche (H) des Substrats (S) herausragen,
- bei der Flanken der Anschlußstrukturen (A) mit weiteren isolierenden Spacern (Spl) versehen sind,
- bei der erste Teile der Bitleitung an die weiteren Spacern (Spl) von in x-Richtung zueinander benachbarten
Anschlußstrukturen (A) angrenzen und eine kleinere Breite aufweisen als zweite Teile der Bitleitung, die zwischen den ersten Teilen der Bitleitung angeordnet sind,
- bei der die Bitleitung auf der Hauptfläche (H) angeordnet ist.
3. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 2,
- bei der im Substrat (S) für eine Speicherzelle eine Vertiefung (V) vorgesehen ist, die eine erste Flanke aufweist, die in einem oberen Bereich mit einem Gatedielektrikum (Gd) versehen ist,
- bei der mindestens ein Teil der Anschlußstruktur (A) in der Vertiefung (V) an der ersten Flanke angeordnet ist und als Gateelektrode eines vertikalen Transistors der Speicherzelle geeignet ist,
- bei der Flächen eines unteren Bereichs der Vertiefung (V) mit einem Kondensatordielektrikum (dl, d2) eines Speicherkondensators versehen sind, der mit dem Transistor in Reihe geschaltet ist, - bei der ein Speicherknoten (K) des Speicherkondensators im unteren Bereich angeordnet und von der Anschlußstruktur (A) elektrisch isoliert ist,
- bei der die Bitleitung mit einem oberen Source/Drain-Gebiet
(S/Dl) des Transistors verbunden ist, das an der Hauptfläche (H) angeordnet ist und an zwei in x-Richtung zueinander benachbarte Vertiefungen (V) angrenzt, - bei der obere Source/Drain-Gebiete (S/Dl), die in y- Richtung zueinander benachbart sind, durch Trennstrukturen
(T) voneinander isoliert sind.
4. DRAM-Zellenanordnung nach Anspruch 3,
- bei der ein unteres Source/Drain-Gebiet (S/D2) des Transistors an die erste Flanke der Vertiefung (V) angrenzt,
- bei der das Kondensatordielektrikum (dl, d2) eine einzige Aussparung an der ersten Flanke der Vertiefung (V) aufweist, so daß der Speicherknoten (K) mit dem unteren Source/Drain-Gebiet (S/D2) elektrisch verbunden ist.
5. Verfahren zur Herstellung einer DRAM-Zellenanordnung, - bei dem Speicherzellen in Spalten, die parallel zu einer y- Achse (y) verlaufen, und Zeilen, die parallel zu einer x- Achse (x) verlaufen, erzeugt werden,
- bei dem für die Speicherzellen jeweils eine säulenförmige Anschlußstruktur (A) erzeugt wird, - bei dem Bitleitungen erzeugt werden, die jeweils mit den Speicherzellen einer Spalte verbunden werden,
- bei dem über den Anschlußstrukturen (A) von Speicherzellen eine erste isolierende Schicht (6) aufgebracht wird,
- bei dem erste Kontaktlöcher in der ersten isolierenden Schicht (6) erzeugt werden, die Teile jeder zweiten
Anschlußstruktur (A) der Speicherzellen einer Zeile derart freilegen, daß die ersten Kontaktlöcher in y-Richtung versetzt zu den Anschlußstrukturen (A) angeordnet sind,
- bei dem leitendes Material abgeschieden wird, so daß die ersten Kontaktlöcher mit ersten Teilen von ersten
Wortleitungen gefüllt werden,
- bei dem eine zweite isolierende Schicht (11) abgeschieden wird,
- bei dem das leitende Material und die zweite isolierende Schicht (11) strukturiert werden, so daß streifenförmige zweite Teile der ersten Wortleitungen erzeugt werden, die im wesentlichen parallel zur x-Achse (x) verlaufen, von oben an die ersten Teile der ersten Wortleitungen angrenzen und durch die zweite isolierende Schicht (11) bedeckt sind,
- bei dem Flanken der ersten Wortleitungen mit isolierenden Spacern (Sp2) versehen werden, - bei dem die erste isolierende Schicht (6) selektiv zur zweiten isolierenden Schicht (11) und den Spacern (Sp2) geätzt wird, so daß Teile der übrigen Anschlußstrukturen (A) derart freigelegt werden, daß zweite Kontaktlöcher erzeugt werden, die entgegengesetzt zur y-Richtung versetzt zu den Anschlußstrukturen (A) angeordnet sind,
- bei dem leitendes Material abgeschieden wird, so daß die zweiten Kontaktlöcher mit ersten Teilen von zweiten Wortleitungen gefüllt werden, die zwischen den Spacern
(Sp2) zueinander benachbarter erster Wortleitungen angeordnet sind,
- bei dem das leitende Material strukturiert wird, so daß streifenförmige zweite Teile der zweiten Wortleitungen erzeugt werden, die im wesentlichen parallel zur x-Achse
(x) verlaufen, von oben an die ersten Teile der zweiten Wortleitungen angrenzen und oberhalb der ersten
Wortleitungen und der Bitleitungen angeordnet sind.
6.Verfahren nach Anspruch 5,
- bei dem die Anschlußstrukturen (A) so erzeugt werden, daß sie über eine Hauptfläche (H) eines Substrats (S) , in dem die Speicherzellen angeordnet sind, herausragen,
- bei der Flanken der Anschlußstrukturen (A) mit weiteren isolierenden Spacern (Spl) versehen werden,
- bei dem eine Isolation (II) erzeugt wird, die die Anschlußstrukturen (A) umgibt,
- bei dem streifenförmige Gräben in der Isolation (II) erzeugt werden, indem maskiert und selektiv zu der ersten isolierenden Schicht (6) und den Spacern (Sp2) geätzt wird, bis Teile der Hauptfläche (H) freigelegt werden, - bei dem leitendes Material abgeschieden wird, so daß in den Gräben die Bitleitungen erzeugt werden, deren erste Teile an die weiteren Spacern (Spl) von in x-Richtung zueinander benachbarten Anschlußstrukturen (A) angrenzen und eine kleinere Breite aufweisen als zweite Teile der Bitleitungen, die zwischen den ersten Teilen der Bitleitungen angeordnet sind.
7. Verfahren nach Anspruch 5 oder 6,
- bei dem für die Speicherzellen jeweils eine Vertiefung (V) erzeugt wird,
- bei dem Flächen eines unteren Bereichs der Vertiefung (V) mit einem Kondensatordielektrikum (dl, d2) eines
Speicherkondensators versehen werden,
- bei dem im unteren Bereich ein Speicherknoten (K) des Speicherkondensators erzeugt wird,
- bei dem mindestens eine erste Flanke der Vertiefung (V) in einem oberen Bereich der Vertiefung (V) mit einem
Gatedielektrikum (Gd) versehen wird,
- bei dem mindestens ein Teil der Anschlußstruktur (A) in der Vertiefung (V) erzeugt wird, so daß sie an der ersten Flanke als Gateelektrode eines vertikalen Transistors der Speicherzelle, der mit dem Speicherkondensator in Reihe geschaltet wird, geeignet ist, und vom Speicherknoten (K) elektrisch isoliert wird,
- bei dem ein oberes Source/Drain-Gebiet (S/Dl) des Transistors an der Hauptfläche (H) erzeugt wird, so daß es an zwei in x-Richtung zueinander benachbarte der Vertiefungen (V) der Speicherzellen angrenzt.
8. Verfahren nach Anspruch 7,
- bei dem die Vertiefungen (V) nach Erzeugung des Kondensatordielektrikums (dl, d2) bis zu einer mittleren Höhe (m) mit leitendem Material gefüllt werden,
- bei dem mit Hilfe einer streifenformigen Maske (P3), die die zweiten Flanken der Vertiefungen (V) bedeckt, freiliegende Teile des Kondensatordielektrikums (dl,d2) entfernt werden,
- bei dem die Vertiefungen (V) durch leitendes Material bis zu einer oberen Höhe (o) weiter aufgefüllt werden, so daß das aus dem leitenden Material die Speicherknoten (K) erzeugt werden, die bei den ersten Flanken der Vertiefungen (V) an das Substrat (S) angrenzen,
- bei dem im Substrat (S) ein unteres Source/Drain-Gebiet
(S/D2) des Transistors erzeugt wird, das zwischen der mittleren Höhe (m) und der oberen Höhe (o) an den Speicherknoten (K) angrenzt,
- bei dem das Gatedielektrikum (Gd) so erzeugt wird, daß es den Speicherknoten (K) bedeckt.
9. Verfahren nach Anspruch 8,
- bei dem zur Erzeugung des unteren Source/Drain-Gebiets
(S/D2) Dotierstoff aus dem Speicherknoten (K) in das Substrat (S) diffundiert wird.
10. Verfahren nach einem der Ansprüche 8 bis 9,
- bei dem nach Erzeugung der Vertiefungen (V) ein erster Teil
(dl) des Kondensatordielektrikums aufgebracht wird,
- bei dem die Vertiefungen (V) durch leitendes Material bis zu einer unteren Höhe (u) gefüllt werden,
- bei dem freiliegende Teile des ersten Teils (dl) des Kondensatordielektrikums entfernt werden,
- bei dem ein zweiter Teil (d2) des Kondensatordielektrikums aufgebracht wird, der dicker als der erste Teil (dl) des Kondensatordielektrikums ist.
11. Verfahren nach einem der Ansprüche 7 bis 10,
- bei dem im wesentlichen parallel zueinander verlaufende weitere Gräben erzeugt werden, - bei dem die weiteren Gräben mit Trennstrukturen (T) gefüllt werden,
- bei dem durch Ätzen mit Hilfe einer streifenformigen weiteren Maske (P2) , deren Streifen quer zu den weiteren Gräben verlaufen, das Substrat (S) selektiv zu den Trennstrukturen (T) geätzt wird, so daß die Vertiefungen (V) erzeugt werden, - bei dem die ersten Wortleitungen und die zweiten Wortleitungen so erzeugt werden, daß sie im wesentlichen parallel zu den Streifen der weiteren Maske (P2) verlaufen,
- bei dem die Bitleitungen so erzeugt werden, daß sie im wesentlichen parallel zu den weiteren Gräben verlaufen.
12. Verfahren nach Anspruch 11,
- bei dem zunächst die oberen Bereiche der Vertiefungen (V) erzeugt werden, - bei dem durch Abscheiden und anisotropes Rückätzen von
Material Hilfsspacer (f) in den Vertiefungen (V) erzeugt werden,
- bei dem durch einen isotropen Ätzprozeß die Hilfsspacer (f) abgerundet werden, so daß freiliegende Teile von Böden der Vertiefungen (V) einen im wesentlichen kreisförmigen Umfang aufweisen,
- bei dem durch anisotropes Ätzen selektiv zu den Hilfsspacern (f) die unteren Bereiche der Vertiefungen (V) erzeugt werden, so daß horizontale Querschnitte der unteren Bereiche der Vertiefungen (V) im wesentlichen kreisförmig sind.
13. Verfahren nach Anspruch 11 oder 12,
- bei dem auf der Hauptfläche (H) eine untere Schicht (3) aus einem ersten Material aufgebracht wird,
- bei dem auf der unteren Schicht (3) eine obere Schicht (4) aus einem zweiten Material aufgebracht wird,
- bei dem die Trennstrukturen (T) so erzeugt werden, daß sie aus dem ersten Material bestehen und daß eine obere Fläche der Trennstrukturen (T) über der Hauptfläche (H) und unter einer oberen Fläche der unteren Schicht (3) liegt,
- bei dem über den Trennstrukturen (T) Hilfsstrukturen (Q) aus dem zweiten Material erzeugt werden,
- bei dem das zweite Material geätzt wird, bis die untere Schicht (3) freigelegt wird, so daß ein Teil der
Hilfsstrukturen (Q) erhalten bleibt, - bei dem mit der weiteren Maske (P2) zunächst das erste Material selektiv zum zweiten Material abgetragen wird, so daß die obere Fläche der Trennstrukturen (T) unverändert oberhalb der Hauptfläche (H) liegt,
- bei dem die Vertiefungen (V) erzeugt werden, wobei die obere Fläche der Trennstrukturen (T) oberhalb der Hauptfläche (H) bleibt.
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