WO2001001481A1 - Mos-transistor sowie dram-zellenanordnung und verfahren zu deren herstellung - Google Patents

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WO2001001481A1
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substrate
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lateral surface
mos transistor
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PCT/DE2000/001740
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Wolfgang Krautschneider
Till Schlösser
Josef Willer
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Infineon Technologies Ag
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    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Definitions

  • the invention relates to a MOS transistor and a DRAM cell arrangement with such a MOS transistor.
  • MOS transistors are currently mostly implemented using a planar silicon technology in which the source, channel and drain are arranged laterally.
  • the channel lengths that can be achieved depend on the resolving power of the optical lithography used and on tolerances in the structuring and adjustment.
  • MOS transistors are used for example in DRAM cell arrangements, that is to say memory cell arrangements with dynamic, random access.
  • a so-called one-transistor memory cell which comprises a MOS transistor and a capacitor, is almost exclusively used as the memory cell of a DRAM cell arrangement.
  • the information of the memory cell is stored in the form of a charge on the capacitor.
  • the capacitor is connected to the transistor in such a way that when the transistor is driven via a word line, the charge on the capacitor can be read out via a bit line.
  • the general aim is to produce a DRAM cell arrangement that has a high packing density.
  • Such a MOS transistor can have a small space requirement regardless of a channel length.
  • Such a MOS transistor is, for example, from L. Risch et al "Vertical MOS Transistors with 70 nm Channel Lengths", ISSDERC (1995), 102.
  • the lower source / dram device of the MOS transistor adjoins a surface of a substrate.
  • a channel region and an upper source / dram device are arranged on the lower source / dram device and form a projection of the substrate.
  • the projection is provided with a gate dielectric.
  • a gate electrode of the MOS transistor laterally surrounds the projection.
  • a disadvantage of such a MOS transistor is, in particular, the channel region isolated from the substrate, in which charge carriers can accumulate and the threshold voltage can change. This leads to the so-called floating body effects.
  • DTMOS Dynamic Threshold-Voltage MOSFET
  • the threshold voltage of a transistor depends on the voltage difference between a source / dram device and the channel area. If the disclosed MOS transistor is not activated, which generally means that 0 volt is present at the gate electrode and because of the connection also at the channel region, the voltage difference between the source / dram region and the channel region is greater than if the MOS transistor is driven, which means that the operating voltage is present at the gate electrode and thus the channel region.
  • the threshold voltage of the MOS transistor is consequently greater when not activated than when activated.
  • the large threshold voltage when the MOS transistor is not activated acts particularly low leakage currents.
  • the small application voltage when the MOS transistor is activated enables the use of a low operating voltage.
  • the invention is based on the problem of specifying a MOS transistor which is designed as a vertical transistor and in which floating body effects are avoided. Furthermore, a method for the production thereof is to be specified. A DRAM cell arrangement in which such a MOS transistor is used and a method for its production are also to be specified.
  • MOS transistor with an upper source / dram device, a channel region and a lower source / dram device, which are stacked on top of one another and form a projection of a substrate.
  • a gate dielectric is adjacent to at least a first lateral surface of the projection.
  • a gate electrode is adjacent to the gate dielectric.
  • a conductive structure is adjacent to the gate electrode and in the region of the channel region to a second lateral surface of the projection.
  • the problem is also solved by a method for producing a MOS transistor, in which a substrate is formed with a projection.
  • a projection In the projection, an upper source / dram device, a channel region and a lower source / drain device of the MOS transistor are produced, which are stacked on top of one another as layers.
  • a first side surface of the protrusion is provided with a gate dielectric.
  • a gate electrode is created that is adjacent to the gate dielectric.
  • a conductive structure is produced which adjoins the gate electrode and, in the region of the channel region, a second lateral surface of the projection.
  • the MOS transistor also has a variable voltage, which is also due to the connection of the channel region to the gate electrode. If the MOS transistor is not activated, a voltage difference between the channel region and one of the source / dram regions is particularly high, so that the MOS transistor has a particularly high threshold voltage, which leads to less leakage currents. When the MOS transistor is driven, a voltage ⁇ difference between the channel region and the source / Dra ⁇ n- area is smaller, so that the MOS transistor has a smaller Em-set voltage and can be operated with a small operation voltage.
  • the projection can have, for example, a square horizontal cross section, that is to say a cross section parallel to a surface of the substrate.
  • the cross section can be rectangular or square, for example.
  • the horizontal cross section can also take any other shape.
  • the horizontal cross section is an ellipse or a circle. In this case, the first side surface and the second side surface merge without edges.
  • the first lateral surface of the projection preferably lies opposite the second lateral surface of the projection, so that the conductive structure does not contact the channel.
  • the conductive structure can laterally surround the projection.
  • the two further surfaces that lie opposite one another are each provided with insulation.
  • the protrusion is created with the help of a structured auxiliary layer, which serves as a mask.
  • the substrate is selectively etched to the auxiliary layer.
  • the gate dielectric is produced in such a way that it adjoins at least the first lateral surface of the projection.
  • insulating material is deposited in such a way that the insulating material adjoins the two further lateral surfaces of the projection.
  • Conductive material is deposited in such a way that the conductive material adjoins the first lateral surface provided with the gate dielectric. It is immaterial for the method whether insulating material or conductive material is adjacent to the second lateral surface of the projection and whether the gate dielectric is provided on the second lateral surface.
  • conductive material is adjacent to the second lateral surface of the projection provided with the gate dielectric.
  • a horizontal cross section of the structured auxiliary layer is then reduced from the second lateral surface of the projection. This can be done with the aid of a mask which is arranged offset to the structured auxiliary layer and with which the auxiliary layer is etched.
  • the auxiliary layer is then enlarged again using spacers, deposited in the material and etched back. The previous reduction in size of the structured auxiliary layer and the thickness of the spacers are coordinated with one another in such a way that the spacer is arranged in the region of the second lateral surface exclusively on the projection and not on the material adjacent to it.
  • the spacer in the region of the first lateral surface of the projection is arranged on the conductive material.
  • the spacers in the areas of the two further lateral faces are arranged on the insulating material.
  • the auxiliary layer enlarged by the spacers serves as a mask for one Etching step in which the insulating material and the conductive material are etched.
  • the gate electrode is thereby formed from the conductive material under the spacer in the region of the first lateral surface of the projection.
  • the insulation is formed from the insulating material under the spacers in the areas of the two further lateral faces of the projection.
  • the second lateral surface of the projection is exposed during the etching process, since the spacer is arranged exclusively on the projection in the region of the second lateral surface of the projection. Subsequently, conductive material is deposited and etched back, so that the conductive structure is produced.
  • the conductive material can be deposited after the gate electrode has been produced and the insulating material can be deposited as follows:
  • the auxiliary layer is applied to the substrate.
  • the auxiliary layer is structured using a first strip-like mask. Exposed parts of the substrate are etched using the first mask, so that at least one strip-shaped projection of the substrate is produced.
  • an insulating layer is applied to the substrate. The gate dielectric is then generated.
  • the conductive material is deposited and etched back to below the auxiliary layer.
  • a second strip-shaped mask which runs transversely to the strip-shaped projection, at least the auxiliary layer, the conductive material and the strip-shaped projection are etched in such a way that the projection is produced from the strip-shaped projection.
  • the gate dielectric and the conductive material adjoin the first lateral surface and the second lateral surface of the projection.
  • the two other side surfaces of the projection are exposed.
  • the insulating material is then deposited so that it attaches to the two further lateral surfaces of the projection. borders.
  • the structured auxiliary layer is further reduced with the aid of the mask, which is referred to below as the “third mask”.
  • the mask can be strip-shaped and correspond to the first mask but offset from the first mask.
  • the MOS transistor can be used in a DRAM cell arrangement, which also solves the problem on which the invention is based.
  • the DRAM cell arrangement has memory cells, each of which has a MOS transistor with the features described above and a capacitor connected to the MOS transistor.
  • the protrusions of the MOS transistors are arranged in rows and columns.
  • the conductive structures and the gate electrodes of the MOS transistors, which are arranged along one of the columns, are parts of a word line running parallel to the column.
  • Such a DRAM cell arrangement can be produced using the following method, which also solves the problem on which the invention is based:
  • the first strip-shaped mask has a plurality of strips running essentially parallel to one another, so that a plurality of strip-shaped projections are produced.
  • the second mask also has a plurality of strips which run essentially parallel to one another and run transversely to the strips of the first mask, so that the projections from the strip-shaped protrusions are generated.
  • the word lines can be produced by, after the conductive material has been deposited and etched back to produce the conductive structures, the conductive material using a fourth strip-shaped mask, the strips of which are wider than the projections and the projections which are adjacent to one another along one of the columns, cover, is structured so that the word lines consist of the conductive structures and the gate electrodes of the MOS transistors.
  • the conductive structures adjoin one another in the direction of the columns.
  • the lower source / drain region can be designed such that a part of the lower source / drain region protrudes laterally under the projection and adjoins a surface of the substrate. Such a lower source / drain region can be more easily connected to the capacitor.
  • the capacitor is e.g. arranged above the substrate.
  • a recess is provided in the substrate, which is provided with a capacitor dielectric of the capacitor and is filled with a storage node of the capacitor.
  • the capacitor dielectric does not completely cover surfaces of the depression, so that the storage node in an upper region of the depression can adjoin the part of the lower source / drain region which is arranged under the projection.
  • isolation trenches are provided which run essentially parallel to one another and separate the lower source / drain regions which are adjacent to one another transversely to the isolation trenches.
  • the depression is between two mutually adjacent iso- lationsgraben arranged. The depression can be created before or after the isolation trenches have been created.
  • the isolation trenches are preferably produced when the protrusions are produced.
  • the substrate is also etched when the projections are produced from the strip-shaped projections.
  • the depressions of the capacitors of the memory cells can separate the lower source / dram regions which are adjacent to one another along the isolation trench.
  • isolation trenches are provided, which run transversely to the isolation trench.
  • the lower source / dram areas can be produced by structuring a doped layer in the substrate.
  • the structuring is carried out by creating the isolation trenches and the depressions or the further isolation trenches.
  • the doped layer can e.g. by deep implantation of the
  • Substrate are generated before generating the protrusions.
  • the doped layer is generated by epitaxy.
  • the capacitor dielectric or an insulating protective layer can be produced in such a way that it only has a recess in the area of the associated lower source / dram area, in which the storage node connects to the lower one Source / Dram area adjacent.
  • the capacitor dielectric or the insulating protective layer initially covers the entire upper region of the depression.
  • the capacitor dielectric or the insulating protective layer is etched with the aid of a mask, which covers part of the upper region, so that the recesses is generated only in the area of the associated lower source / dram area.
  • the memory node can initially adjoin the substrate in the entire upper region, so that it also adjoins the lower source / dram region of the MOS transistor of an adjacent memory cell.
  • the further isolation trenches are then produced in such a way that they cut through the upper regions of the depressions but are arranged offset to the depressions, so that the storage nodes in the upper regions of the depressions only adjoin the associated lower source / dram regions.
  • the conductive material for producing the conductive structures or the word lines is structured with the aid of a fourth strip-shaped mask, with the insulating layer, the substrate, the storage node and the capacitor dielectric DZW in addition to the conductive material.
  • the protective layer can be etched.
  • the isolation trenches are created so that they run along the rows.
  • the first lateral surface of the projection lies essentially in a plane m in which the direction of the column lies.
  • the DRAM cell array is created so that the first side surface of the protrusion is substantially m a plane m the direction of the row.
  • the projections have a horizontal cross section that is square with a side length that corresponds to the minimum structural size F that can be produced using the technology used.
  • the isolation trenches also preferably have a width which corresponds to the minimum structural size F. The same applies to the width of the further isolation trenches.
  • the upper source / dram package can be produced from a further doped layer, which is structured when the projection is produced.
  • the further doped layer can be produced by implantation or by epitaxy.
  • the upper source / dram region can be created by implantation after the protrusion has been created.
  • FIG. 1 shows a plan view of a substrate, in which depressions, a first mask and strip-shaped projections are shown.
  • FIG. 2 shows a cross section through the substrate after the depressions, a capacitor dielectric of capacitors, storage nodes of capacitors, the strip-shaped projections, an auxiliary layer, an insulating layer, a gate dielectric of MOS transistors and a layer of polysilicon have been produced.
  • FIG. 3 shows the top view of FIG. 1 after a second mask, isolation trench, protrusions and upper source / dram areas (shown in FIG. 4a) have been created.
  • FIG. 4a shows the cross section from FIG. 2, after the process steps from FIG. 3 and after a third mask (shown in Figure 4b), spacers, gate electrodes of the MOS transistors and insulation (shown in Figure 6a) were generated.
  • Figure 4b shows the plan view of Figure 3 after the process ⁇ steps of Figure 4a.
  • the spacers, the auxiliary layer and the isolation trenches are shown in the top view.
  • FIG. 5 shows the cross section from FIG. 4a after a further insulating layer, a first conductive layer and a second conductive layer have been produced.
  • FIG. 6a shows the top view from FIG. 4b after a fourth mask, further isolation trenches, lower source / drain
  • FIG. 6b shows the cross section from FIG. 5 after the process steps from FIG. 6a.
  • a substrate 1 made of silicon is provided.
  • the substrate 1 has an approximately 200 nm thick lower doped layer U and an approximately 100 nm thick upper doped layer 0, which are n-doped and have a dopant concentration of approximately 10 ⁇ 9 cm -3 .
  • the remaining substrate 1 is essentially p-doped and has a dopant concentration of approximately 10 17 cm -3 .
  • the lower layer U is at a distance of approximately 300 nm from the upper layer 0.
  • An auxiliary layer H approximately 150 nm thick is produced by depositing silicon nitride m approximately 150 nm thick.
  • Masked etching produces about 7 ⁇ m deep depressions V in the substrate 1, which are arranged in m columns and rows (see FIG. 1).
  • the depressions V have a horizontal cross section which is essentially circular and has a diameter of approximately 150 nm. Along a column of mutually adjacent depressions V is at a distance of approximately 150 nm from one another. Along a row of mutually adjacent depressions V are at a distance of approximately 300 nm from one another.
  • a capacitor dielectric KD of capacitors is produced in the depressions V by depositing silicon nitride with a thickness of 4 nm and then oxidizing it to a depth of approximately 2 nm. Subsequently, lower areas of the depressions V are filled by depositing doped polysilicon and scratching back. Exposed parts of the capacitor dielectric are removed so that upper regions of the depressions V are not provided with the capacitor dielectric KD.
  • the recesses V are completely filled by depositing further doped polysilicon.
  • the doped polysilicon adjoins the substrate 1 in the upper regions of the depressions V.
  • the doped polysilicon in the depressions V forms storage nodes K of the capacitors (see FIG. 2).
  • the auxiliary layer H is structured with the aid of a first stripe-shaped mask M 1 made of photoresist, the stripes of which are approx. 150 nm wide, run parallel to the columns and are spaced approx.
  • the strips of the first mask M1 are at a distance of approximately 75 nm from the depressions V.
  • the structured auxiliary layer H serves as a mask in an etching step in which polysilicon and the substrate are selectively etched to silicon nitride, so that strip-shaped projections VS are produced (see FIGS. 1 and 2).
  • the strip-shaped projections VS are approximately 450 nm high.
  • S1O2 is deposited in a non-conforming manner and then isotropically etched, so that an approximately 50 nm thick insulating layer II is produced on a surface S of the substrate 1 (see FIG. 2).
  • a gate dielectric GD of MOS transistors is generated on the lateral surfaces of the strip-shaped projections VS by thermal oxidation (see FIG. 2).
  • n-doped polysilicon is deposited to a thickness of approximately 500 nm, planed by chemical mechanical polishing and then etched back, so that an approximately 250 nm thick layer P of polysilicon is produced (see FIG. 2).
  • a second strip-shaped mask M2 made of photoresist the strips of which are approximately 150 nm wide, spaced approximately 150 nm apart, run along the rows and cover the depressions V, silicon nitride, silicon, polysilicon and S1O2 are etched (see Figure 3).
  • isolation trenches G1 are produced which extend from the surface S of the first substrate 1 from a depth of approximately 250 nm m and consequently cut through the lower doped layer U.
  • the auxiliary layer H is also structured.
  • protrusions VO are produced from the strip-shaped protrusions VS, which have a horizontal, that is to say parallel cross-section to the surface S of the first substrate 1, with a side length of approximately 150 nm.
  • the protrusions VO are arranged in m rows and columns ( see Figure 3).
  • the projections VO which are adjacent to one another along a column, are spaced apart of about 150 nm from each other and are separated by the isolati ⁇ onsgraben Eq.
  • the projections VO which are adjacent to one another along a row, are at a distance of approximately 300 nm from one another.
  • the depressions V and the protrusions VO are arranged alternately next to one another along a row.
  • the projections VO each have a first lateral surface F1 and an opposite second lateral surface F2, on which the gate dielectric GD and the layer of polysilicon P adjoin.
  • the protrusions VO also have two further opposing lateral faces, on which the S1O2 m adjoin the isolation trench Gl.
  • the first lateral faces Fl of the protrusions VO are essentially each in a plane m which is the direction of the associated column.
  • Upper source / dram regions S / DO of the MOS transistors are produced from the upper doped layer 0 (see FIG. 4a).
  • the isolation trenches G1 are filled with S1O2 by depositing S1O2 with a thickness of approximately 100 nm and chemical-mechanical planning until the auxiliary layer H is exposed.
  • Auxiliary layer H with, for example, CHF3 removed (see FIGS. 4a and 4b).
  • the structured auxiliary layer H is thereby further reduced.
  • the auxiliary layer H is then enlarged by spacers SP.
  • the spacers SP are produced by depositing silicon nitride with a thickness of approx. 30 nm and etching back.
  • the spacers SP which are arranged in the regions of the first lateral surfaces F1 of the protrusions VO, are arranged on the layer made of polysilicon P (see FIG. 4a).
  • the spacers SP which are arranged in the regions of the second lateral faces F2 of the protrusions VO, are arranged on the protrusions VO (see FIG. 4a).
  • the spacers SP, which are arranged in the regions of the further lateral surfaces of the protrusions VO are arranged on the S1O2 in the isolation trench Gl (see FIG. 4b).
  • the mask S1O2 is etched to a depth of approximately 400 nm.
  • insulation I is generated below the spacers SP, which are arranged in the regions of the further lateral surfaces of the projections VO (see FIG. 6a).
  • the S1O2 m with a thickness of approx. 300 nm is still left.
  • the layer of polysilicon P is then etched with the aid of the auxiliary layer H enlarged as a mask by the spacers SP until the insulating layer II is exposed. This creates gate electrodes GA of the MOS transistors under the spacers SP, which are arranged in the regions of the first lateral faces F1 of the projections VO (see FIGS. 4a and 6a).
  • the gate dielectric GD is removed on the second lateral faces F2 of the protrusions VO by isotropic etching with, for example, HF.
  • S1O2 m is deposited with a thickness of approximately 50 nm and etched back (see FIG. 5).
  • polysilicon doped in situ is deposited in a thickness of approximately 50 nm and etched back.
  • tungsten silicide is deposited in a thickness of approx. 400 nm and is etched back (see FIG. 5).
  • a fourth strip-shaped mask M4 is then produced from photoresist, the strips of which are approximately 300 nm wide and have distances of approximately 150 nm from one another and run parallel to the columns and each cover the protrusions VO which are adjacent to one another along a column ( see Figure 6a).
  • the fourth mask M4 is used to etch the second conductive layer L2, the first conductive layer L1, the second insulating layer 12, the first insulating layer II, the storage node K, the capacitor dielectrics KD and the substrate 1, so that further isolation trenches G2 are produced that run across the isolation trench Gl and cut through the upper areas of the depressions V.
  • the further isolation trenches G2 extend approximately 250 nm from the surface S of the first substrate 1 from the first substrate 1.
  • the lower doped layer U is structured by producing the isolation trenches Gl, the further isolation trenches G2 and the depressions V, so that separate lower source / dram areas S / DU of the MOS transistors are produced.
  • the further isolation trenches G2 are arranged offset to the depressions V such that the storage nodes K adjoin the associated lower source / dram areas S / DU in the upper regions of the depressions V.
  • conductive structures L are produced by producing the further isolation trenches G2, each of which surrounds one of the projections VO, adjoining the associated second lateral surface F2 of the projection VO, the associated one Ga Adjacent the teelectrode GA and, together with the gate electrodes GA, form word lines W running parallel to the columns (see FIGS. 6b and 6a).
  • the second insulating layer 12 prevents a short circuit between the lower source / dram regions S / DU and the conductive structures L.
  • An intermediate oxide Z is generated by depositing S1O2 m with a thickness of approx. 1000 nm and etching back until the
  • Auxiliary layer H is exposed.
  • the second isolation trenches G2 are filled with S1O2 (see FIG. 6b).
  • contact holes are then opened to the upper source / dram areas S / DO, contacts are generated therein and bit lines which run transversely to the word lines W and which adjoin the contacts are produced (not shown).
  • the conductive structures L connect the channel regions KA to the associated gate electrodes GA.

Abstract

Der MOS-Transistor weist ein oberes Source-/Drain-Gebiet (S/DO), ein Kanalgebiet und ein unteres Source-/Drain-Gebiet (S/DU), die als Schichten übereinander gestapelt sind und einen Vorsprung eines Substrats bilden, auf. Ein Gatedielektrikum (GD) grenzt an eine erste seitliche Fläche des Vorsprungs an. Eine Gateelektrode grenzt an das Gatedielektrikum an. Eine leitende Struktur (L) grenzt im Bereich des Kanalgebiets an eine zweite seitliche Fläche des Vorsprungs an. Die leitende Struktur grenzt an die Gateelektrode an, so dass das Kanalgebiet leitend mit der Gateelektrode verbunden ist. Floating-Body-Effekte werden vermieden, und der MOS-Transistor weist eine variable Einsatzspannung auf (DTMOS).

Description

Beschreibung
MOS-TRANSI STOR SOWIE DRAM-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
Die Erfindung betrifft einen MOS-Transistor und eine DRAM- Zellenanordnung mit einem solchen MOS-Transistor.
MOS-Transistoren werden derzeit meist in einer planaren Sili- ziumtechnologie realisiert, bei der Source, Kanal und Drain lateral angeordnet sind. Die erreichbaren Kanallangen sind dabei abhangig vom Auflösungsvermögen der verwendeten optischen Lithographie und von Toleranzen bei der Strukturierung und Justierung.
MOS-Transistoren werden beispielsweise in DRAM- Zellenanordnungen, das heißt Speicherzellen-Anordnungen mit dynamischem, wahlfreiem Zugriff verwendet. Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte Ein-Transistor-Speicherzelle eingesetzt, die einen MOS-Transistor und einen Kondensator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kondensator ist mit dem Transistor so verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bit- leitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte aufweist. Dazu ist es vorteilhaft, den MOS-Transistor als vertikalen Transistor, bei dem Source, Kanalbereich und Drain übereinander angeordnet sind, auszugestalten. Ein solcher MOS-Transistor kann einen kleinen Platzbedarf unabhängig von einer Kanallange aufweisen.
Ein solcher MOS-Transistor ist zum Beispiel aus L. Risch et al "Vertical MOS Transistors with 70 nm Channel Lengths", ISSDERC (1995), 102, bekannt. Das untere Source-/Dram-Gebιet des MOS-Transistors grenzt an eine Oberflache eines Substrats an. Auf dem unteren Source-/Dram-Gebιet sind ein Kanalgebiet und ein oberes Source-/Dram-Gebιet angeordnet, die einen Vorsprung des Substrats bilden. Der Vorsprung ist mit einem Gatedielektrikum versehen. Eine Gateelektrode des MOS- Transistors umgibt den Vorsprung seitlich. Nachteilig an einem solchen MOS-Transistor ist insbesondere das vom Substrat isolierte Kanalgebiet, m dem sich Ladungsträger ansammeln und die Einsatzspannung erandern können. Dies fuhrt zu den sogenannten Floating-Body-Effekten .
Aus S. Assaderaghi et al, "Dynamic Threshold-Voltage MOSFET (DTMOS) for Ultra-Low Voltage VLSI", IEEE Transactions on Electron Devices, Vol. 44, No . 3, (1997), 414, ist ein plana- rer MOS-Transistor bekannt, bei dem das Kanalgebiet elektrisch mit der Gateelektrode des MOS-Transistors verbunden ist. (Mit Kanalgebiet ist hier und im folgenden eigentlich das Body des MOS-Transistors gemeint, d.h. das Halbleiterma- teπal, das an ein Source/Dram-Gebiet und an den Kanal des Transistors angrenzt und von einem zum Leitfahigkeitstyp des Source/Dram-Gebiets entgegengesetzten Leitfahigkeitstyp dotiert ist. Es wird also nicht der Kanal selber mit der Gateelektrode elektrisch verbunden.) Die Verbindung hat eine variable Einsatzspannung des MOS-Transistors zur Folge. Generell hangt die Einsatzspannung eines Transistors vom Span- nungsunterschied zwischen einem Source-/Dram-Gebιet und dem Kanalgebiet ab. Wird der offenbarte MOS-Transistor nicht angesteuert, was m der Regel bedeutet, daß an der Gateelektro- de und wegen der Verbindung auch am Kanalgebiet 0 Volt anliegt, so ist der Spannungsunterschied zwischen dem Source- /Dram-Gebiet und dem Kanalgebiet großer als wenn der MOS- Transistor angesteuert wird, was bedeutet, daß an der Gateelektrode und damit dem Kanalgebiet die Betriebsspannung anliegt. Die Einsatzspannung des MOS-Transistors ist folglich bei Nichtansteuerung großer als bei Ansteuerung. Die große Einsatzspannung bei Nichtansteuerung des MOS-Transistors be- wirkt besonders geringe Leckstrome. Die kleine Emsatzspan- nung bei Ansteuerung des MOS-Transistors ermöglicht den Einsatz einer niedrigen Betriebsspannung.
Der Erfindung liegt das Problem zugrunde, einen MOS- Transistor anzugeben, der als vertikaler Transistor ausgestaltet ist und bei dem Floating-Body-Effekte vermieden werden. Ferner soll ein Verfahren zu dessen Herstellung angegeben werden. Es soll auch eine DRAM-Zellenanordnung, bei der ein solcher MOS-Transistor eingesetzt wird, sowie ein Verfahren zu deren Herstellung angegeben werden.
Das Problem wird gelost durch einen MOS-Transistor, mit einem oberen Source-/Dram-Gebιet, einem Kanalgebiet und einem un- teren Source-/Dram-Gebιet, die als Schichten übereinander gestapelt sind und einen Vorsprung eines Substrats bilden. Ein Gatedielektrikum grenzt mindestens an eine erste seitliche Flache des Vorsprungs an. Eine Gateelektrode grenzt an das Gatedielektrikum an. Eine leitende Struktur grenzt an die Gateelektrode und im Bereich des Kanalgebiets an eine zweite seitliche Flache des Vorsprungs an.
Das Problem wird ferner gelost durch ein Verfahren zur Herstellung eines MOS-Transistors, bei dem ein Substrat mit ei- nem Vorsprung gebildet wird. In dem Vorsprung werden ein oberes Source-/Dram-Gebιet, ein Kanalgebiet und ein unteres Source-/Draιn-Gebιet des MOS-Transistors erzeugt, die als Schichten übereinander gestapelt sind. Eine erste seitliche Flache des Vorsprungs wird mit einem Gatedielektrikum verse- hen. Eine Gateelektrode wird erzeugt, die an das Gatedielektrikum angrenzt. Es wird eine leitende Struktur erzeugt, die an die Gateelektrode und im Bereich des Kanalgebiets an eine zweite seitliche Flache des Vorsprungs angrenzt.
Da das Kanalgebiet elektrisch über die leitende Struktur mit der Gateelektrode verbunden ist, können im Kanalgebiet er- zeugte Ladungsträger abfließen. Floating-Body-Effekte werden dadurch vermieden.
Der MOS-Transistor weist außerdem eine variable Emsatzspan- nung auf, was ebenfalls auf die Verbindung des Kanalgebiets mit der Gateelektrode zurückzuführen ist. Wird der MOS- Transistor nicht angesteuert, ist eine Spannungsdifferenz zwischen dem Kanalgebiet und einem der Source-/Dram-Gebιete besonders hoch, so daß der MOS-Transistor eine besonders hohe Einsatzspannung aufweist, was zu weniger Leckstromen fuhrt. Wird der MOS-Transistor angesteuert, so ist eine Spannungs¬ differenz zwischen dem Kanalgebiet und dem Source-/Draιn- Gebiet kleiner, so daß der MOS-Transistor eine kleinere Em- satzspannung aufweist und mit einer kleinen Betriebsspannung betrieben werden kann.
Der Vorsprung kann beispielsweise einen viereckigen horizontalen Querschnitt, das heißt einen zu einer Oberflache des Substrats parallelen Querscnnitt, aufweisen. Der Querschnitt kann beispielsweise rechteckig oder quadratisch sein. Der horizontale Querschnitt kann jedoch auch beliebige andere Formen annehmen. Beispielsweise ist der horizontale Querschnitt eine Ellipse oder ein Kreis. In diesem Fall gehen die erste seitliche Flache und die zweite seitliche Flache ohne Kanten ineinander über.
Ist der horizontale Querschnitt des Vorsprungs viereckig, so liegt die erste seitliche Flache des Vorsprungs vorzugsweise der zweiten seitlichen Flache des Vorsprungs gegenüber, damit die leitende Struktur den Kanal nicht kontaktiert. Die leitende Struktur kann den Vorsprung seitlich umgeben. Um die leitende Struktur von zwei weiteren seitlichen Flachen des Vorsprungs zu trennen, werden die zwei weiteren Flachen, die sich gegenüberliegen, jeweils mit einer Isolation versehen. Damit der MOS-Transistor einen besonders kleinen Platzbedarf aufweist, ist es vorteilhaft, den MOS-Transistor folgenderma¬ ßen herzustellen:
Der Vorsprung wird mit Hilfe einer strukturierten Hilfsschicht, die als Maske dient, erzeugt. Dazu wird das Substrat selektiv zur Hilfsschicht geatzt. Das Gatedielektrikum wird so erzeugt, daß es mindestens an die erste seitliche Flache des Vorsprungs angrenzt. Vor oder nach Erzeugung des Gatedie- lektrikums wird isolierendes Material so abgeschieden, daß das isolierende Material an die zwei weiteren seitlichen Flachen des Vorsprungs angrenzt. Es wird leitendes Material so abgeschieden, daß das leitende Material an die mit dem Gatedielektrikum versehene erste seitliche Flache angrenzt. Für das Verfahren ist es unwesentlich, ob an der zweiten seitlichen Flache des Vorsprungs isolierendes Material oder leitendes Material angrenzt und ob die zweite seitliche Flache mit dem Gatedielektrikum versehen wird. Wie weiter unten erläutert, ist es zur Prozeßvereinfachung vorteilhaft, wenn lei- tendes Material an die mit dem Gatedielektrikum versehene zweite seitliche Flache des Vorsprungs angrenzt. Anschließend wird ein horizontaler Querschnitt der strukturierten Hilfsschicht von der zweiten seitlichen Flache des Vorsprungs her verkleinert. Dies kann mit Hilfe einer Maske erfolgen, die versetzt zur strukturierten Hilfsschicht angeordnet wird und mit der die Hilfsschicht geatzt wird. Anschließend wird die Hilfsschicht durch Spacer wieder vergrößert, m dem Material abgeschieden und ruckgeatzt wird. Die zuvor erfolgte Verkleinerung der strukturierten Hilfsschicht und die Dicke der Spacer sind derart aufeinander abgestimmt, daß der Spacer im Bereich der zweiten seitlichen Flache ausschließlich auf dem Vorsprung und nicht auf dem daran angrenzenden Material angeordnet ist. Der Spacer im Bereich der ersten seitlichen Flache des Vorsprungs ist auf dem leitenden Material angeordnet. Die Spacer m den Bereichen der zwei weiteren seitlichen Flachen sind auf dem isolierenden Material angeordnet. Die durch die Spacer vergrößerte Hilfsschicht dient als Maske bei einem Atzschritt, bei dem das isolierende Material und das leitende Material geatzt werden. Aus dem leitenden Material unter dem Spacer im Bereich der ersten seitlichen Flache des Vorsprungs wird dadurch die Gateelektrode gebildet. Aus dem isolierenden Material unter den Spacern m den Bereichen der zwei weiteren seitlichen Flachen des Vorsprungs werden die Isolierungen gebildet. Die zweite seitliche Flache des Vorsprungs wird beim Atzprozeß freigelegt, da der Spacer im Bereich der zweiten seitlichen Flache des Vorsprungs ausschließlich auf dem Vor- sprung angeordnet ist. Anschließend wird leitendes Material abgeschieden und ruckgeatzt, so daß die leitende Struktur erzeugt wird.
Das Abscheiden des leitenden Materials nach Erzeugung der Ga- teelektrode und das Abscheiden des isolierenden Materials kann wie folgt erfolgen:
Auf dem Substrat wird die Hilfsschicht aufgebracht. Die Hilfsschicht wird mit Hilfe einer ersten streifenformigen Maske strukturiert. Freiliegende Teile des Substrats werden mit Hilfe der ersten Maske geatzt, so daß mindestens ein streifenformiger Vorsprung des Substrats erzeugt wird. Zur Isolierung der Gateelektrode und der leitenden Struktur vom Substrat wird eine isolierende Schicht auf das Substrat auf- gebracht. Anschließend wird das Gatedielektrikum erzeugt. Das leitende Material wird abgeschieden und bis unterhalb der Hilfsschicht ruckgeatzt. Mit Hilfe einer zweiten streifenfor- migen Maske, die quer zum streifenformigen Vorsprung verlauft, wird mindestens die Hilfsschicht, das leitende Materi- al und der streifenformige Vorsprung so geatzt, daß aus dem streifenformigen Vorsprung der Vorsprung erzeugt wird. Nach diesem Prozeßschritt grenzen an die erste seitliche Flache und an die zweite seitliche Flache des Vorsprungs das Gatedielektrikum und daran das leitende Material an. Die zwei weiteren seitlichen Flachen des Vorsprungs liegen frei. Anschließend wird das isolierende Material abgeschieden, so daß es an die zwei weiteren seitlichen Flachen des Vorsprungs an- grenzt. Anschließend wird, wie oben beschrieben, die strukturierte Hilfsschicht mit Hilfe der Maske, die im folgenden als „dritte Maske" bezeichnet wird, weiter verkleinert.
Es liegt im Rahmen der Erfindung, nach Erzeugung des strei¬ fenformigen Vorsprungs und vor Erzeugung des Vorsprungs das isolierende Material abzuscheiden, und nach Erzeugung des Vorsprungs das Gatedielektrikum und das leitende Material ab¬ zuscheiden.
Um zu gewährleisten, daß die dritte Maske die strukturierte Hilfsschicht m den Bereichen der zwei weiteren seitlichen Flachen des Vorsprungs bedeckt, kann die Maske streifenformig sein und der ersten Maske entsprechen aber versetzt zur er- sten Maske liegen.
Der MOS-Transistor kann m einer DRAM-Zellenanordnung verwendet werden, die ebenfalls das Problem lost, das der Erfindung zugrunde liegt. Die DRAM-Zellenanordnung weist Speicherzellen auf, die jeweils einen MOS-Transistor mit den oben beschriebenen Merkmalen und einen mit dem MOS-Transistor verbundenen Kondensator aufweisen. Die Vorsprunge der MOS-Transistoren sind m Reihen und Spalten angeordnet. Die leitenden Strukturen und die Gateelektroden der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, sind Teile einer parallel zur Spalte verlaufenden Wortleitung.
Eine solche DRAM-Zellenanordnung kann mit folgendem Verfahren, das ebenfalls das Problem lost, das der Erfindung zu- gründe liegt, erzeugt werden:
Die erste streifenformige Maske weist mehrere im wesentlichen parallel zueinander verlaufende Streifen auf, so daß mehrere streifenformige Vorsprunge erzeugt werden. Auch die zweite Maske weist mehrere im wesentlichen parallel zueinander verlaufende Streifen auf, die quer zu den Streifen der ersten Maske verlaufen, so daß die Vorsprunge aus den streifenformi- gen Vorsprüngen erzeugt werden. Die Wortleitungen können erzeugt werden, indem nach Abscheiden und Rückätzen des leitenden Materials zur Erzeugung der leitenden Strukturen das leitende Material mit Hilfe einer vierten streifenformigen Maske, deren Streifen breiter als die Vorsprünge sind und jeweils die Vorsprünge, die entlang einer der Spalten zueinander benachbart sind, bedecken, strukturiert wird, so daß die Wortleitungen aus den leitenden Strukturen und den Gateelektroden der MOS-Transistoren bestehen.
Die leitenden Strukturen grenzen in Richtung der Spalten aneinander an.
Das untere Source-/Drain-Gebiet kann so ausgestaltet sein, daß ein Teil des unteren Source-/Drain-Gebietes seitlich unter dem Vorsprung herausragt und an eine Oberfläche des Substrats angrenzt. Ein solches unteres Source-/Drain-Gebiet kann leichter mit dem Kondensator verbunden werden.
Der Kondensator ist z.B. über dem Substrat angeordnet.
Alternativ ist im Substrat eine Vertiefung vorgesehen, die mit einem Kondensatordielektrikum des Kondensators versehen und mit einem Speicherknoten des Kondensators gefüllt ist. Das Kondensatordielektrikum bedeckt Flächen der Vertiefung nicht vollständig, damit der Speicherknoten bei einem oberen Bereich der Vertiefung an den Teil des unteren Source-/Drain- Gebietes, der unter dem Vorsprung angeordnet ist, angrenzen kann.
Damit untere Source-/Drain-Gebiete verschiedener MOS- Transistoren voneinander getrennt sind, sind im wesentlichen parallel zueinander verlaufende Isolationsgräben vorgesehen, die die unteren Source-/Drain-Gebiete, die quer zu den Isola- tionsgräben zueinander benachbart sind, voneinander trennen. Die Vertiefung ist zwischen zwei zueinander benachbarte Iso- lationsgraben angeordnet. Die Vertiefung kann vor oder nach Erzeugung der Isolationsgraben erzeugt werden.
Die Isolationsgraben werden zur Prozeßvereinfachung vorzugs- weise bei der Erzeugung der Vorsprunge erzeugt. Dazu wird bei der Erzeugung der Vorsprunge aus den streifenformigen Vor- sprungen auch das Substrat geatzt.
Die Vertiefungen der Kondensatoren der Speicherzellen können die unteren Source-/Dram-Gebιete, die entlang der Isolationsgraben zueinander benachbart sind, voneinander trennen.
Alternativ sind weitere Isolationsgraben vorgesehen, die quer zu den Isolationsgraben verlaufen.
Die unteren Source-/Dram-Gebιete können durch Strukturierung einer dotierten Schicht im Substrat erzeugt werden. Die Strukturierung erfolgt durch die Erzeugung der Isolationsgraben und der Vertiefungen bzw. der weiteren Isolationsgraben. Die dotierte Schicht kann z.B. durch tiefe Implantation des
Substrats vor Erzeugung der Vorsprunge erzeugt werden. Alternativ wird die dotierte Schicht durch Epitaxie erzeugt.
Damit der Speicherknoten nur an das zugehörige untere Source- /Dram-Gebiet und nicht an ein weiteres unteres Source-
/Dram-Gebiet einer benachbarten Speicherzelle angrenzt, kann das Kondensatordielektrikum oder eine isolierende Schutzschicht derart erzeugt werden, daß es bzw. sie nur im Bereich des zugehörigen unteren Source-/Dram-Gebιetes eine Ausspa- rung aufweist, bei der der Speicherknoten an das untere Sour- ce-/Dram-Gebιet angrenzt. Zur Erzeugung eines solchen Kon- densatordielektrikums bzw. einer solchen isolierenden Schutzschicht bedeckt das Kondensatordielektrikum bzw. die isolierende Schutzschicht zunächst den vollständigen oberen Bereich der Vertiefung. Mit Hilfe einer Maske, die einen Teil des oberen Bereichs bedeckt, wird das Kondensatordielektrikum bzw. die isolierende Schutzschicht geatzt, so daß die Ausspa- rung nur im Bereich des zugehörigen unteren Source-/Dram- Gebietes erzeugt wird.
Alternativ kann der Speicherknoten zunächst im gesamten obe- ren Bereich an das Substrat angrenzen, so daß er auch das untere Source-/Dram-Gebιet des MOS-Transistors einer benachbarten Speicherzelle angrenzt. Die weiteren Isolationsgraben werden anschließend so erzeugt, daß sie die oberen Bereiche der Vertiefungen durchtrennen aber versetzt zu den Vertiefun- gen angeordnet sind, so daß die Speicherknoten bei den oberen Bereichen der Vertiefungen nur an die zugehörigen unteren Source-/Dram-Gebιete angrenzen.
Zur Prozeßvereinfachung ist es vorteilhaft, wenn die weiteren Isolationsgraben bei der Erzeugung der Wortleitungen erzeugt werden. Dazu wird das leitende Material zur Erzeugung der leitenden Strukturen bzw. der Wortleitungen mit Hilfe einer vierten streifenformigen Maske strukturiert, wobei zusatzlich zum leitenden Material die isolierende Schicht, das Substrat, der Speicherknoten und das Kondensatordielektrikum DZW. die Schutzschicht geatzt werden.
Beim beschriebenen Verfahren werden die Isolationsgraben so erzeugt, daß sie entlang der Reihen verlaufen. Die erste seitliche Flache des Vorsprungs liegt dabei im wesentlichen m einer Ebene, m der die Richtung der Spalte liegt.
Es liegt jedoch im Rahmen der Erfindung, die Isolationsgraben so zu erzeugen, daß sie jeweils entlang einer der Spalten verlaufen.
Eine davon unabhängige Alternative besteht darin, die DRAM- Zellenanordnung so zu erzeugen, daß die erste seitliche Flache des Vorsprungs im wesentlichen m einer Ebene liegt, m der die Richtung der Reihe liegt. Zur Erhöhung der Packungsdichte ist es vorteilhaft, wenn die Vorsprunge einen horizontalen Querschnitt aufweisen, der quadratisch ist mit einer Seitenlange, die der minimalen m der verwendeten Technologie herstellbaren Strukturgroße F ent- spricht. Auch die Isolationsgraben weisen vorzugsweise eine Breite auf, die der minimalen Strukturgroße F entspricht. Dasselbe gilt für die Breite der weiteren Isolationsgraben.
Das obere Source-/Dram-Gebιet kann aus einer weiteren do- tierten Schicht erzeugt werden, die bei der Erzeugung des Vorsprungs strukturiert wird. Die weitere dotierte Schicht kann durch Implantation oder durch Epitaxie erzeugt werden. Das obere Source/Dram-Gebiet kann nach Erzeugung des Vorsprungs durch Implantation erzeugt werden.
Im folgenden wird ein Ausfuhrungsbeispiel der Erfindung anhand der Figuren naher erläutert.
Figur 1 zeigt eine Aufsicht auf ein Substrat, m der Vertie- fungen, eine erste Maske und streifenformige Vorsprunge dargestellt sind.
Figur 2 zeigt einen Querschnitt durch das Substrat, nachdem die Vertiefungen, ein Kondensatordielektrikum von Kondensatoren, Speicherknoten von Kondensatoren, die streifenformigen Vorsprunge, eine Hilfsschicht, eine isolierende Schicht, ein Gatedielektrikum von MOS- Transistoren und eine Schicht aus Polysilizium erzeugt wurden.
Figur 3 zeigt die Aufsicht auf Figur 1, nachdem eine zweite Maske, Isolationsgraben, Vorsprunge und obere Sour- ce/Dram-Gebiete (m Figur 4a dargestellt) erzeugt wurden.
Figur 4a zeigt den Querschnitt aus Figur 2, nach den Prozeßschritten aus Figur 3 und nachdem eine dritte Maske (in Figur 4b dargestellt) , Spacer, Gateelektroden der MOS-Transistoren und Isolationen (in Figur 6a dargestellt) erzeugt wurden.
Figur 4b zeigt die Aufsicht aus Figur 3 nach den Proze߬ schritten aus Figur 4a. In der Aufsicht sind die Spacer, die Hilfsschicht und die Isolationsgräben dargestellt.
Figur 5 zeigt den Querschnitt aus Figur 4a, nachdem eine weitere isolierende Schicht, eine erste leitende Schicht und eine zweite leitende Schicht erzeugt wurden.
Figur 6a zeigt die Aufsicht aus Figur 4b, nachdem eine vierte Maske, weitere Isolationsgräben, untere Source/Drain-
Gebiete der MOS-Transistoren, leitende Strukturen Wortleitungen und ein Zwischenoxid erzeugt wurden. In der Aufsicht sind die Vorsprünge, die Isolationen, die Gateelektroden, die Wortleitungen und die weite- ren Isolationsgräben dargestellt.
Figur 6b zeigt den Querschnitt aus Figur 5 nach den Prozeßschritten aus Figur 6a.
Die Figuren sind nicht maßstabsgetreu.
Im Ausführungsbeispiel ist ein Substrat 1 aus Silizium vorgesehen. Das Substrat 1 weist eine ca. 200 nm dicke untere dotierte Schicht U und eine ca. 100 nm dicke obere dotierte Schicht 0 auf, die n-dotiert sind und eine Dotierstoffkonzen- tration von ca. lO^9 cm-3 aufweisen. Das übrige Substrat 1 ist im wesentlichen p-dotiert und weist eine Dotierstoffkon- zentration von ca. 1017 cm-3 auf. Die untere Schicht U weist einen Abstand von ca. 300 nm zur oberen Schicht 0 auf. Es wird eine ca. 150 nm dicke Hilfsschicht H erzeugt, indem Siliziumnitrid m einer Dicke von ca. 150 nm abgeschieden wird.
Durch maskiertes Atzen werden im Substrat 1 ca. 7μm tiefe Vertiefungen V erzeugt, die m Spalten und Reihen angeordnet sind (siehe Figur 1) . Die Vertiefungen V weisen einen horizontalen Querschnitt auf, der im wesentlichen kreisförmig ist und einen Durchmesser von ca. 150 nm aufweist. Entlang einer Spalte zueinander benachbarter Vertiefungen V weist einen Abstand von ca. 150 nm voneinander auf. Entlang einer Reihe zueinander benachbarter Vertiefungen V weisen einen Abstand von ca. 300 nm voneinander auf.
In den Vertiefungen V wird ein Kondensatordielektrikum KD von Kondensatoren erzeugt, indem Siliziumnitrid m einer Dicke von 4nm abgeschieden wird und anschließend ca. 2nm tief aufo- xidiert wird. Anschließend werden untere Bereiche der Vertiefungen V durch Abscheiden von dotiertem Polysilizium und Ruckatzen gefüllt. Freiliegende Teile des Kondensatordielektrikums werden entfernt, so daß obere Bereiche der Vertiefungen V nicht mit dem Kondensatordielektrikum KD versehen sind.
Durch Abscheiden von weiterem dotiertem Polysilizium werden die Vertiefungen V vollständig gefüllt. In den oberen Bereichen der Vertiefungen V grenzt das dotierte Polysilizium an das Substrat 1 an. Das dotierte Polysilizium m den Vertiefungen V bildet Speicherknoten K der Kondensatoren (siehe Figur 2 ) .
Mit Hilfe einer ersten streifenformigen Maske Ml aus Photolack, deren Streifen ca. 150 nm breit sind, parallel zu den Spalten verlaufen und einen Abstand von ca. 300 nm voneinander aufweisen, wird die Hilfsschicht H strukturiert (siehe Figuren 1 und 2) . Die Streifen der ersten Maske Ml weisen einen Abstand von ca. 75nm von den Vertiefungen V auf. Die strukturierte Hilfsschicht H dient als Maske bei einem Atzschritt, bei dem Polysilizium und das Substrat selektiv zu Siliziumnitrid geatzt werden, so daß streifenformige Vorsprunge VS erzeugt werden (siehe Figuren 1 und 2) . Die streifenformigen Vorsprunge VS sind ca. 450 nm hoch. In einem HDP (High-density-plasma) -Verfahren wird S1O2 nicht-konform abgeschieden und anschließend isotrop geatzt, so daß auf einer Oberflache S des Substrats 1 eine ca. 50 nm dicke isolierende Schicht II erzeugt wird (siehe Figur 2) .
Durch thermische Oxidation wird an seitlichen Flachen der streifenformigen Vorsprunge VS ein Gatedielektrikum GD von MOS-Transistoren erzeugt (siehe Figur 2) .
Anschließend wird m situ n-dotiertes Polysilizium m einer Dicke von ca. 500 nm abgeschieden, durch chemischmechanisches Polieren planaπsiert und dann ruckgeatzt, so daß eine ca. 250 nm dicke Schicht P aus Polysilizium erzeugt wird (siehe Figur 2).
Mit Hilfe einer zweiten streifenformigen Maske M2 aus Photolack, deren Streifen ca. 150 nm breit sind, einen Abstand von ca. 150 nm voneinander aufweisen, entlang der Reihen verlaufen und die Vertiefungen V bedecken, wird Siliziumnitrid, Si- lizium, Polysilizium und S1O2 geatzt (siehe Figur 3) . Dadurch werden Isolationsgraben Gl erzeugt, die von der Oberflache S des ersten Substrats 1 aus ca. 250 nm tief m das Substrat 1 hineinreichen und folglich die untere dotierte Schicht U durchtrennen. Dabei wird auch die Hilfsschicht H struktu- riert. Ferner werden aus den streifenformigen Vorsprungen VS Vorsprunge VO erzeugt, die einen horizontalen, das heißt parallel zur Oberflache S des ersten Substrats 1 verlaufenden quadratischen Querschnitt aufweist mit einer Seitenlange von ca. 150 nm. Die Vorsprunge VO sind m Reihen und Spalten an- geordnet (siehe Figur 3) . Die Vorsprunge VO, die entlang einer Spalte zueinander benachbart sind, weisen einen Abstand von ca. 150 nm voneinander auf und werden durch die Isolati¬ onsgraben Gl voneinander getrennt.
Die Vorsprunge VO, die entlang einer Reihe zueinander benach- bart sind, weisen einen Abstand von ca. 300 nm voneinander auf. Entlang einer Reihe sind die Vertiefungen V und die Vorsprunge VO alternierend nebeneinander angeordnet. Die Vorsprunge VO weisen jeweils eine erste seitliche Flache Fl und eine gegenüberliegende zweite seitliche Flache F2 auf, an de- nen das Gatedielektrikum GD und daran die Schicht aus Polysilizium P angrenzen. Die Vorsprunge VO weisen ferner zwei weitere sich gegenüberliegende seitliche Flachen auf, an die das S1O2 m den Isolationsgraben Gl angrenzen. Die ersten seitlichen Flachen Fl der Vorsprunge VO liegen im wesentlichen je- weils m einer Ebene, m der die Richtung der zugehörigen Spalte liegt.
Aus der oberen dotierten Schicht 0 werden obere Source- /Dram-Gebiete S/DO der MOS-Transistoren erzeugt (siehe Figur 4a) .
Die Isolationsgraben Gl werden mit S1O2 gefüllt, indem S1O2 m einer Dicke von ca. 100 nm abgeschieden und chemischmechanisch planaπsiert wird, bis die Hilfsschicht H freige- legt wird.
Mit Hilfe einer dritten streifenformigen Maske M3 aus Photolack, die der ersten Maske Ml entspricht und derart versetzt zur ersten Maske Ml ist, daß sie die strukturierte Hilfs- schicht H teilweise bedeckt, werden freiliegende Teile der
Hilfsschicht H mit zum Beispiel CHF3 entfernt (siehe Figuren 4a und 4b) . Die strukturierte Hilfsschicht H wird dadurch weiter verkleinert.
Anschließend wird die Hilfsschicht H durch Spacer SP vergrößert. Die Spacer SP werden erzeugt, indem Siliziumnitrid m einer Dicke von ca. 30 nm abgeschieden und ruckgeatzt wird. Die Spacer SP, die m Bereichen der ersten seitlichen Flachen Fl der Vorsprunge VO angeordnet sind, sind auf der Schicht aus Polysilizium P angeordnet (siehe Figur 4a) . Die Spacer SP, die m den Bereichen der zweiten seitlichen Flachen F2 der Vorsprunge VO angeordnet sind, sind auf den Vorsprungen VO angeordnet (siehe Figur 4a) . Die Spacer SP, die m Bereichen der weiteren seitlichen Flachen der Vorsprunge VO angeordnet sind, sind auf dem S1O2 in den Isolationsgraben Gl angeordnet (siehe Figur 4b) .
Anschließend wird mit Hilfe der durch die Spacer SP vergrößerten Hilfsschicht H als Maske S1O2 ca. 400 nm tief geatzt. Dadurch werden unterhalb der Spacer SP, die m den Bereichen der weiteren seitlichen Flachen der Vorsprunge VO angeordnet sind, Isolationen I erzeugt (siehe Figur 6a) . In den Isolationsgraben Gl ist das S1O2 m einer Dicke von ca. 300 nm noch übrig.
Anschließend wird mit Hilfe der durch die Spacer SP vergro- ßerten Hilfsschicht H als Maske die Schicht aus Polysilizium P geatzt, bis die isolierende Schicht II freigelegt wird. Dadurch entstehen unter den Spacern SP, die m den Bereichen der ersten seitlichen Flachen Fl der Vorsprunge VO angeordnet sind, Gateelektroden GA der MOS-Transistoren (siehe Figur 4a und Figur 6a) .
Durch isotropes Atzen mit zum Beispiel HF wird das Gatedielektrikum GD an den zweiten seitlichen Flachen F2 der Vorsprunge VO entfernt.
Zur Erzeugung einer ca. 400 nm dicken weiteren isolierenden Schicht 12 wird S1O2 m einer Dicke von ca. 50 nm abgeschieden und ruckgeatzt (siehe Figur 5) . Zur Erzeugung einer ersten leitenden Schicht Ll wird m situ dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden und ruckgeatzt. Zur Erzeugung einer ca. 100 nm dicken zweiten leitenden Schicht L2 wird Wolframsilizid in einer Dicke von ca. 400nm abgeschieden und ruckgeatzt (siehe Figur 5) .
Anschließend wird eine vierte streifenformige Maske M4 aus Photolack erzeugt, deren Streifen ca. 300 nm breit sind und Abstände von ca. 150 nm voneinander aufweisen und parallel zu den Spalten verlaufen und jeweils die Vorsprunge VO, die entlang einer Spalte zueinander benachbart sind, bedecken (siehe Figur 6a) . Mit Hilfe der vierten Maske M4 werden die zweite leitende Schicht L2, die erste leitende Schicht Ll, die zweite isolierende Schicht 12, die erste isolierende Schicht II, die Speicherknoten K, die Kondensatordielektrika KD und das Substrat 1 geatzt, so daß weitere Isolationsgraben G2 erzeugt werden, die quer zu den Isolationsgraben Gl verlaufen und die oberen Bereiche der Vertiefungen V durchtrennen. Die weiteren Isolationsgraben G2 reichen ca. 250 nm von der Oberflache S des ersten Substrats 1 aus m das erste Substrat 1 hinein.
Die untere dotierte Schicht U wird durch die Erzeugung der Isolationsgraben Gl, der weiteren Isolationsgraben G2 und die Vertiefungen V strukturiert, so daß voneinander getrennte untere Source-/Dram-Gebιete S/DU der MOS-Transistoren erzeugt werden. Teile des Substrats 1, die zwischen den oberen Sour- ce-/Dram-Gebιeten S/DO und den unteren Source-/Dram- Gebieten S/DU angeordnet sind, wirken als Kanalgebiete KA der MOS-Transistoren.
Die weiteren Isolationsgraben G2 sind derart versetzt zu den Vertiefungen V angeordnet, daß die Speicherknoten K bei den oberen Bereichen der Vertiefungen V an die zugehörigen unteren Source-/Dram-Gebιete S/DU angrenzen.
Aus der zweiten leitenden Schicht L2 und der ersten leitenden Schicht Ll werden durch die Erzeugung der weiteren Isolati- onsgraben G2 leitende Strukturen L erzeugt, die jeweils einen der Vorsprunge VO umgeben, an die zugehörige zweite seitliche Flache F2 des Vorsprungs VO angrenzen, an die zugehörige Ga- teelektrode GA angrenzen und zusammen mit den Gateelektroden GA parallel zu den Spalten verlaufende Wortleitungen W bilden (siehe Figuren 6b und 6a) .
Die zweite isolierende Schicht 12 verhindert einen Kurzscnluß zwischen den unteren Source/Dram-Gebieten S/DU und den leitenden Strukturen L.
Es wird ein Zwischenoxid Z erzeugt, indem S1O2 m einer Dicke von ca. 1000 nm abgeschieden und ruckgeatzt wird, bis die
Hilfsschicht H freigelegt wird. Die zweiten Isolationsgraben G2 werden dabei mit S1O2 gefüllt (siehe Figur 6b) .
Mit herkömmlichen Verfahrensschritten werden anschließend Kontaktlocher zu den oberen Source-/Dram-Gebιeten S/DO geöffnet, darin Kontakte erzeugt und quer zu den Wortleitungen W verlaufende Bitleitungen, die an die Kontakte angrenzen, erzeugt (nicht dargestellt) .
Die leitenden Strukturen L verbinden die Kanalgebiete KA mit den zugehörigen Gateelektroden GA.
Es sind viele Variationen des Ausfuhrungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab- messungen der Schichten, Vertiefungen, Vorsprungen und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl der Materialien.

Claims

Patentansprüche
1. MOS-Transistor,
- mit einem oberen Source/Dram-Gebiet (S/DO) , einem Kanalgebiet (KA) und einem unteren Source/Dram-Gebiet (S/DU) , die als Schichten übereinander gestapelt sind und einen Vorsprung (VO) eines Substrats (1) bilden,
- mit einem Gatedielektrikum (GD) , das an eine erste seitli- ehe Flache (Fl) des Vorsprungs (VO) angrenzt,
- mit einer Gateelektrode (GA) , die an das Gatedielektrikum
(GD) angrenzt,
- bei dem eine leitende Struktur (L) im Bereich des Kanalge- biets (KA) an eine zweite seitliche Flache (F2) des Vor- sprungs (VO) angrenzt,
- bei dem die leitende Struktur (L) an die Gateelektrode (GA) angrenzt .
2. MOS-Transistor nach Anspruch 1,
- bei dem die erste seitliche Flache (Fl) des Vorsprungs (VO) der zweiten seitlichen Flache (F2) des Vorsprungs (VO) gegenüberliegt,
- bei dem der Vorsprung (VO) zwei weitere seitliche Flachen aufweist, die sich gegenüberliegen,
- bei dem die zwei weiteren seitlichen Flachen des Vorsprungs
(VO) jeweils mit einer Isolation (I) versehen sind,
- bei dem die leitende Struktur (L) den Vorsprung (VO) seitlich umgibt und durch die Isolationen (I) von den zwei wei- teren seitlichen Flachen des Vorsprungs (VO) getrennt wird.
3. DRAM-Zellenanordnung,
- mit Speicherzellen, die jeweils einen MOS-Transistor mit den Merkmalen aus den Ansprüchen 1 und 2 und einen mit dem
MOS-Transistor verbundenen Kondensator aufweisen, - bei der die Vorsprunge (VO) der MOS-Transistoren in Reihen und Spalten angeordnet sind,
- bei der die leitenden Strukturen (L) und die Gateelektroden
(GA) der MOS-Transistoren, die entlang einer der Spalten angeordnet sind, Teile einer parallel zur Spalte verlaufen¬ den Wortleitung (W) sind.
4. DRAM-Zellenanordnung nach Anspruch 3,
- bei der der Kondensator über dem Substrat (1) angeordnet ist.
5. DRAM-Zellenanordnung nach Anspruch 3,
- bei der ein Teil des unteren Source/Drain-Gebiets (S/DU) unter dem Vorsprung (VO) angeordnet ist und an eine Oberfläche (S) des Substrats (1) angrenzt,
- bei der im wesentlichen parallel zueinander verlaufende Isolationsgräben (Gl) vorgesehen sind, die untere Sour- ce/Drain-Gebiete (S/DU) , die quer zu den Isolationsgräben (Gl) zueinander benachbart sind, voneinander trennen,
- bei der im Substrat (1) zwischen zwei zueinander benachbarten Isolationsgräben (Gl) eine Vertiefung (V) vorgesehen ist, die mit einem Kondensatordielektrikum (KD) des Konden- sators versehen und mit einem Speicherknoten (K) des Kondensators gefüllt ist,
- bei der der Speicherknoten (K) bei einem oberen Bereich der Vertiefung (V) an den Teil des unteren Source/Drain-Gebiets
(S/DU) angrenzt.
6. DRAM-Zellenanordnung nach Anspruch 5, bei der die Vertiefungen (V) untere Source/Drain-Gebiete (S/DU) , die entlang der Isolationsgräben (Gl) zueinander benachbart sind, voneinander trennen.
7. DRAM-Zellenanordnung nach Anspruch 5 oder 6, - bei der weitere Isolationsgraben (G2) vorgesehen sind, die quer zu den Isolationsgraben (Gl) verlaufen, die oberen Bereiche der Vertiefungen (V) durchtrennen und derart versetzt zu den Vertiefungen (V) angeordnet sind, daß die Speicherknoten (K) bei den oberen Bereichen der Vertiefungen (V) an die zugehörigen unteren Source/Dram-Gebiete (S/DU) angrenzen und ansonsten vom Substrat (1) getrennt sind.
8. DRAM-Zellenanordnung nach einem der Ansprüche 5 bis 7,
- bei der die Isolationsgraben (Gl) jeweils entlang einer der Reihen verlaufen,
- bei der die erste seitliche Flache (Fl) im wesentlichen einer Ebene liegt, m der die Richtung der Spalte liegt.
9. Verfahren zur Herstellung eines MOS-Transistors,
- bei dem ein Substrat (1) mit einem Vorsprung (VO) gebildet wird,
- bei dem im Vorsprung (VO) em oberes Source/Dram-Gebiet (S/DO) , em Kanalgebiet (KA) und em unteres Source/Dram- Gebiet (S/DU) des MOS-Transistors erzeugt werden, die als Schichten übereinander gestapelt sind, - bei dem eine erste seitliche Flache (Fl) des Vorsprungs (VO) mit einem Gatedielektrikum (GD) versehen wird,
- bei dem eine Gateelektrode (GA) erzeugt wird, die an das Gatedielektrikum (GD) angrenzt,
- bei dem eine leitende Struktur (L) erzeugt wird, die an die Gateelektrode (GA) und im Bereich des Kanalgebiets (KA) an eine zweite seitliche Flache (F2) des Vorsprungs (VO) angrenzt .
10. Verfahren nach Anspruch 9,
- bei dem der Vorsprung (VO) so erzeugt wird, daß die erste seitliche Flache (Fl) des Vorsprungs (VO) der zweiten seit- liehen Flache (F2) des Vorsprungs (VO) gegenüberliegt, und der Vorsprung (VO) zwei weitere seitliche Flachen aufweist, die sich gegenüberliegen,
- bei dem die zwei weiteren seitlichen Flachen des Vorsprungs
(VO) jeweils mit einer Isolation (I) versehen werden,
- bei dem die leitende Struktur (L) so erzeugt wird, daß sie den Vorsprung (VO) seitlich umgibt, wobei sie durch die Isolationen (I) von den zwei weiteren seitlichen Flachen des Vorsprungs (VO) getrennt wird.
11. Verfahren nach Anspruch 10,
- bei dem auf dem Substrat (1) eine Hilfsschicht (H) aufgebracht wird, - bei dem die Hilfsschicht (H) mit Hilfe einer ersten streifenformigen Maske (Ml) strukturiert wird,
- bei dem freiliegende Teile des Substrat (1) geatzt werden, so daß mindestens e streifenformiger Vorsprung (VS) des Substrats (1) erzeugt wird, - bei dem zur Isolierung der Gateelektrode (GA) und der leitenden Struktur (L) vom Substrat (1) eine isolierende Schicht (12) auf das Substrat (1) aufgebracht wird,
- bei dem das Gatedielektrikum (GD) erzeugt wird,
- r>eι dem leitendes Material abgeschieden und bis unterhalb der Hilfsschicht (H) ruckgeatzt wird,
- bei dem mit Hilfe einer zweiten streifenformigen Maske
(M2) , die quer zum streifenformigen Vorsprung (VS) verlauft, mindestens die Hilfsschicht (H) , das leitende Material, und der streifenformige Vorsprung (VS) so geatzt wer- den, daß aus dem streifenformigen Vorsprung (VS) der Vorsprung (VO) erzeugt wird,
- bei dem isolierendes Material abgeschieden wird, so daß es an die zwei weiteren seitlichen Flachen des Vorsprungs (VO) angrenzt, - bei dem mit Hilfe einer dritten Maske (M3) , die die strukturierte Hilfsschicht (H) einem Bereich der zweiten seitlichen Flache (F2) des Vorsprungs (VO) nicht bedeckt, freiliegende Teile der Hilfsschicht (H) entfernt werden,
- bei dem die Hilfsschicht (H) durch Spacer (SP) vergrößert wird, indem Material abgeschieden und ruckgeatzt wird, so daß die Spacer (SP) im Bereich der ersten seitlichen Flache (Fl) des Vorsprungs (VO) auf leitendem Material, m Bereichen der zwei weiteren seitlichen Flachen auf dem isolierenden Material und im Bereich der zweiten seitlichen Flache (F2) auf dem Vorsprung (VO) angeordnet sind, - bei dem selektiv zur Hilfsschicht (H) das isolierende Material und das leitende Material geatzt werden, bis die isolierende Schicht (12) freigelegt wird, so daß aus dem leitenden Material unter der Hilfsschicht (H) die Gateelektrode (GA) gebildet wird, aus dem isolierenden Material unter der Hilfsschicht (H) die Isolierungen (I) gebildet werden und die zweite seitliche Flache (F2) des Vorsprungs (VO) freigelegt wird,
- bei dem leitendes Material abgeschieden und ruckgeatzt wird, so daß die leitende Struktur (L) erzeugt wird.
12. Verfahren zur Herstellung einer DRAM-Zellenanordnung
- bei dem Speicherzellen erzeugt werden, die jeweils einen mit einem Verfahren nach Anspruch 10 erzeugten MOS- Transistor und einen damit verbundenen Kondensator aufweisen,
- bei dem die erste streifenformige Maske (Ml) mehrere im wesentlichen parallel zueinander verlaufende Streifen aufweist, so daß mehrere streifenformige Vorsprunge (VS) er- zeugt werden,
- bei dem die zweite Maske (M2) mehrere im wesentlichen parallel zueinander und quer zu den Streifen der ersten Maske
(Ml) verlaufende Streifen aufweist, so daß mehrere Vorsprunge (VO) der MOS-Transistoren erzeugt werden, die m Reihen und Spalten angeordnet sind,
- bei dem nach Abscheiden und Ruckatzen des leitenden Materials zur Erzeugung der leitenden Strukturen (L) das leitende Material mit Hilfe einer vierten streifenformigen Maske (M4), deren Streifen breiter als die Vorsprünge (VO) sind und jeweils die Vorsprünge (VO) , die entlang einer der Spalten zueinander benachbart sind, bedecken, strukturiert" wird, so daß parallel zu den Spalten verlaufene Wortleitungen (W) erzeugt werden, die aus den leitenden Strukturen (L) und den Gateelektroden (GA) der MOS-Transistoren bestehen.
13. Verfahren nach Anspruch 12,
- bei dem das untere Source/Drain-Gebiet (S/DU) so erzeugt wird, daß ein Teil des unteren Source/Drain-Gebiets (S/DU) unter dem Vorsprung (VO) angeordnet ist und an eine Ober- fläche (S) des Substrats (1) angrenzt,
- bei dem bei der Erzeugung der Vorsprünge (VO) auch das Substrat (1) geätzt wird, so daß quer zu den Wortleitungen (W) verlaufende Isolationsgräben (Gl) erzeugt werden, die untere Source/Drain-Gebiete (S/DU) , die quer zu den Isolations- graben (Gl) zueinander benachbart sind, voneinander trennen,
- bei dem im Substrat (1) zwischen zwei zueinander benachbarten Isolationsgräben (Gl) eine Vertiefung (V) erzeugt wird, die mit einem Kondensatordielektrikum (KD) des Kondensators versehen und mit einem Speicherknoten (K) des Kondensators gefüllt ist, der bei einem oberen Bereich der Vertiefung (V) an den Teil des unteren Source/Drain-Gebiets (S/DU) angrenzt,
- bei dem nach Erzeugung der Kondensatoren die Wortleitungen (W) mit Hilfe der vierten streifenformigen Maske (M4 ) so erzeugt werden, daß weitere Isolationsgräben (G2) erzeugt werden, die quer zu den Isolationsgräben (Gl) verlaufen, die oberen Bereiche der Vertiefungen (V) durchtrennen und derart versetzt zu den Vertiefungen (V) angeordnet sind, daß die Speicherknoten (K) bei den oberen Bereichen der
Vertiefungen (V) an die zugehörigen unteren Source/Drain- Gebiete (S/DU) angrenzen.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787410B2 (en) 2001-02-08 2004-09-07 Sharp Kabushiki Kaisha Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE10204871A1 (de) 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
DE10226660A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Flächenoptimierte Arrayanordnung für DRAM-Speicherzellen
DE10232001A1 (de) * 2002-07-15 2004-02-05 Infineon Technologies Ag Verfahren zur Herstellung eines integrierten Halbleiterspeichers
DE10232002B4 (de) * 2002-07-15 2008-12-11 Qimonda Ag Verfahren zur selbstjustierten selektiven Kontaktierung von Gate-Elektroden vertikaler Transistoren eines integrierten Halbleiterspeichers und integrierter Halbleiterspeicher
US7288809B1 (en) 2003-12-16 2007-10-30 Spansion Llc Flash memory with buried bit lines
US7473596B2 (en) 2003-12-19 2009-01-06 Micron Technology, Inc. Methods of forming memory cells
WO2009096002A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
JP5258120B2 (ja) * 2008-01-29 2013-08-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法
US8476132B2 (en) 2008-01-29 2013-07-02 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
TWI455314B (zh) * 2011-01-03 2014-10-01 Inotera Memories Inc 具有浮置體的記憶體結構及其製法
KR20220010674A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 소자
CN116234300B (zh) * 2022-03-18 2024-02-20 北京超弦存储器研究院 动态存储单元及动态存储装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227660A (en) * 1987-11-09 1993-07-13 Hitachi, Ltd. Semiconductor device
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01227468A (ja) * 1988-03-08 1989-09-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
DE4434725C1 (de) * 1994-09-28 1996-05-30 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19723936A1 (de) * 1997-06-06 1998-12-10 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19811882A1 (de) * 1998-03-18 1999-09-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227660A (en) * 1987-11-09 1993-07-13 Hitachi, Ltd. Semiconductor device
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787410B2 (en) 2001-02-08 2004-09-07 Sharp Kabushiki Kaisha Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof

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Publication number Publication date
TW472397B (en) 2002-01-11
JP4064107B2 (ja) 2008-03-19
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DE19929211A1 (de) 2001-01-04
US20020096699A1 (en) 2002-07-25
US6521935B2 (en) 2003-02-18
DE19929211B4 (de) 2005-10-06

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