JP2003503853A - Ｍｏｓトランジスタ、ｄｒａｍセル構成体、ｍｏｓトランジスタの製造方法、およびｄｒａｍセル構成体の製造方法 - Google Patents
Ｍｏｓトランジスタ、ｄｒａｍセル構成体、ｍｏｓトランジスタの製造方法、およびｄｒａｍセル構成体の製造方法Info
- Publication number
- JP2003503853A JP2003503853A JP2001506607A JP2001506607A JP2003503853A JP 2003503853 A JP2003503853 A JP 2003503853A JP 2001506607 A JP2001506607 A JP 2001506607A JP 2001506607 A JP2001506607 A JP 2001506607A JP 2003503853 A JP2003503853 A JP 2003503853A
- Authority
- JP
- Japan
- Prior art keywords
- region
- convex portion
- adjacent
- mos transistor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 239000012212 insulator Substances 0.000 claims abstract description 105
- 238000002955 isolation Methods 0.000 claims description 127
- 239000003990 capacitor Substances 0.000 claims description 90
- 238000000034 method Methods 0.000 claims description 73
- 125000006850 spacer group Chemical group 0.000 claims description 63
- 239000004020 conductor Substances 0.000 claims description 52
- 238000003860 storage Methods 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 26
- 239000011810 insulating material Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 238000005520 cutting process Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 201
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 229920005591 polysilicon Polymers 0.000 description 38
- 229910004298 SiO 2 Inorganic materials 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000012937 correction Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 210000000746 body region Anatomy 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
ＭＯＳトランジスタは、積層されて基板の凸部を形成する上部ソース／ドレイン領域、チャネル領域、および、下部ソース／ドレイン領域を有する。ゲート絶縁体は、凸部の第１の側面領域に隣接する。ゲート電極は、ゲート絶縁体に隣接する。導電性構造は、チャネル領域において、凸部の第２の側面領域に隣接する。導電性構造は、ゲート電極に隣接する。
Description
本発明は、ＭＯＳトランジスタおよび該ＭＯＳトランジスタを有するＤＲＡМ
セル構成体に関するものである。
セル構成体に関するものである。
【０００１】
現在、ＭＯＳトランジスタは、通常、ソース・チャネル・ドレインを横方向に
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
【０００２】
ＭＯＳトランジスタは、例えば、ＤＲＡＭセル構成体、即ち、Speicherzellen
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
【０００３】
一般に、ＤＲＡＭセル構成体が高密度で封入されて製造されるように試みられ
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
【０００４】
そのようなＭＯＳトランジスタは、例えば、L.Risch等の“Vertical MOS Tran
sistors with 70 nm Channel Lengths”（ESSDERC（1995），102）に開示されて
いる。ＭＯＳトランジスタの下部ソース／ドレイン領域は、基板表面に隣接して
いる。下部ソース／ドレイン領域上には、チャネル領域と基板の凸部を形成する
上部ソース／ドレイン領域とが配されている。ＭＯＳトランジスタのゲート電極
は、凸部を側面から取り囲んでいる。特に、そのようなＭＯＳトランジスタの不
利な点は、基板から離れているチャネル領域が、チャージ電荷を蓄積し、電圧閾
値が変化することである。
sistors with 70 nm Channel Lengths”（ESSDERC（1995），102）に開示されて
いる。ＭＯＳトランジスタの下部ソース／ドレイン領域は、基板表面に隣接して
いる。下部ソース／ドレイン領域上には、チャネル領域と基板の凸部を形成する
上部ソース／ドレイン領域とが配されている。ＭＯＳトランジスタのゲート電極
は、凸部を側面から取り囲んでいる。特に、そのようなＭＯＳトランジスタの不
利な点は、基板から離れているチャネル領域が、チャージ電荷を蓄積し、電圧閾
値が変化することである。
【０００５】
S.Assaderaghi等の“Dynamic Threshold-Voltage MOSFET(DTMOS) for Ultra-L
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
【０００６】
本発明は、垂直トランジスタとして配列されるＭＯＳトランジスタの上記問題
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
【０００７】
上記の問題は、上部ソース／ドレイン領域、チャネル領域、および下部ソース
／ドレイン領域を有し、これらが互いに積層されて基板の凸部を形成するＭＯＳ
トランジスタによって解決される。ゲート絶縁体は、少なくとも、凸部の第１の
側面領域に隣接する。導電性構造は、ゲート電極と、チャネル領域で凸部におけ
る第２の側面領域とに隣接する。
／ドレイン領域を有し、これらが互いに積層されて基板の凸部を形成するＭＯＳ
トランジスタによって解決される。ゲート絶縁体は、少なくとも、凸部の第１の
側面領域に隣接する。導電性構造は、ゲート電極と、チャネル領域で凸部におけ
る第２の側面領域とに隣接する。
【０００８】
上記の問題は、さらに、凸部を有する基板を形成するＭＯＳトランジスタの製
造方法によって解決される。凸部には、ＭＯＳトランジスタの上部ソース／ドレ
イン領域、チャネル領域、および下部ソース／ドレイン領域が形成され、これら
は互いに積層されている。凸部における第１の側面領域に、ゲート絶縁体が配さ
れている。ゲート絶縁体に隣接するゲート電極が形成される。ゲート電極と、チ
ャネル領域で第２の側面領域とに隣接する導電性構造が形成される。
造方法によって解決される。凸部には、ＭＯＳトランジスタの上部ソース／ドレ
イン領域、チャネル領域、および下部ソース／ドレイン領域が形成され、これら
は互いに積層されている。凸部における第１の側面領域に、ゲート絶縁体が配さ
れている。ゲート絶縁体に隣接するゲート電極が形成される。ゲート電極と、チ
ャネル領域で第２の側面領域とに隣接する導電性構造が形成される。
【０００９】
チャネル領域は、導電性構造を介して、ゲート電極に電気的に接続されている
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
【００１０】
加えて、ＭＯＳトランジスタは、また、ゲート電極へのチャネル領域の接続に
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
【００１１】
例えば、凸部は、四角形の水平クロス部、即ち、基板表面に平行な交差部を有
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
【００１２】
凸部の水平クロス部が四角形である場合、導電性構造がチャネルを接続しない
ように、凸部の第１の側面領域と第２の側面領域とは、対向することが好ましい
。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部におけるさらなる
側面領域から隔離するために、互いに対向する２つのさらなる領域は、それぞれ
、絶縁体が配されている。
ように、凸部の第１の側面領域と第２の側面領域とは、対向することが好ましい
。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部におけるさらなる
側面領域から隔離するために、互いに対向する２つのさらなる領域は、それぞれ
、絶縁体が配されている。
【００１３】
特に小さなスペースに必要とされる上記ＭＯＳトランジスタを得るためには、
以下のようにＭＯＳトランジスタを製造することが好ましい。
以下のようにＭＯＳトランジスタを製造することが好ましい。
【００１４】
マスクとして働くパターニングされた補助層により、凸部が形成される。これ
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
【００１５】
上記ゲート電極の形成後の導電性材料の配置、および、上記絶縁性材料の配置
は、以下のようにして達成することができる。
は、以下のようにして達成することができる。
【００１６】
基板上に、上記補助層が配される。上記補助層は、第１のストリップタイプマ
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
【００１７】
上記ストリップタイプ凸部形成後、上記凸部を形成する前に上記絶縁性材料を
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
【００１８】
上記凸部の２つのさらなる側面領域内における上記パターニングされた補助層
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
【００１９】
上記ＭＯＳトランジスタは、同様に本発明の基礎となる問題点を解決するＤＲ
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電性構造および上記ゲート電極
は、上記縦列に沿って平行に延びているワードラインの一部となっている。
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電性構造および上記ゲート電極
は、上記縦列に沿って平行に延びているワードラインの一部となっている。
【００２０】
上述のＤＲＡＭセル構成体は、発明の課題である問題を解決する下記の方法で
形成することができる。
形成することができる。
【００２１】
第１のストリップタイプマスクが、互いに略平行に延びる多数の片を有するこ
とにより、多数のストリップタイプ凸部が形成される。第２のストリップタイプ
マスクが、互いに略平行に、かつ、第１のストリップタイプマスクに対して横切
るように延びる多数の片を有することにより、多数のストリップタイプ凸部から
多数の凸部が形成される。導電性材料が配置されエッチバックされた後、導電性
材料が、導電性構造を実現するため、一片が上記凸部より幅広く、縦列の１つに
沿って互いに隣接する凸部をそれぞれ覆う、第４のストリップタイプマスクを用
いることにより、上記ＭＯＳトランジスタの上記導電性構造とゲート電極とから
構成されるワードラインが形成される。
とにより、多数のストリップタイプ凸部が形成される。第２のストリップタイプ
マスクが、互いに略平行に、かつ、第１のストリップタイプマスクに対して横切
るように延びる多数の片を有することにより、多数のストリップタイプ凸部から
多数の凸部が形成される。導電性材料が配置されエッチバックされた後、導電性
材料が、導電性構造を実現するため、一片が上記凸部より幅広く、縦列の１つに
沿って互いに隣接する凸部をそれぞれ覆う、第４のストリップタイプマスクを用
いることにより、上記ＭＯＳトランジスタの上記導電性構造とゲート電極とから
構成されるワードラインが形成される。
【００２２】
上記導電性構造は、上記縦列方向に互いに隣り合っている。
【００２３】
上記下部ソース／ドレイン領域は、その一部が上記凸部の下へ、横から突き出
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
【００２４】
上記コンデンサは、例えば、上記基板上に配置されてもよい。
【００２５】
他の方法として、上記基板に凹部が形成され、その凹部にコンデンサのキャパ
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
【００２６】
異なるＭＯＳトランジスタの下部ソース／ドレイン領域は、お互いに隔離され
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
【００２７】
工程の簡略化のために、上記凹部は、上記凸部の形成中に形成されることが好
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
【００２８】
上記隔離溝に対して互いに隣り合う上記下部ソース／ドレイン領域は、上記メ
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
【００２９】
他の方法として、上記隔離溝に対して横切るように延びる隔離溝がさらに形成
される方法がある。
される方法がある。
【００３０】
上記下部ソース／ドレイン領域は、上記基板におけるドープ層のパターニング
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
【００３１】
上記ストレージノードが、関連する上記下部ソース／ドレイン領域のみと隣り
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
【００３２】
他の方法として、上記ストレージノードは上記上部領域の全体において、上記
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を通過する
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を通過する
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
【００３３】
工程の簡略化のために、上記隔離溝が上記ワードラインの形成中に形成される
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
【００３４】
上述の方法においては、上記隔離溝が上記横列に沿って延びるように形成され
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
【００３５】
しかしながら、上記隔離溝が上記縦列の１つ沿ってそれぞれ延びるように形成
されるというのも、本発明の範囲内である。
されるというのも、本発明の範囲内である。
【００３６】
独立した他の方法として、上記凸部の上記第１の側面領域が、基本的に上記横
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
【００３７】
充填密度を増加させるためには、上記凸部が、本製造方法において可能な最小
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
【００３８】
上記上部ソース／ドレイン領域は、上記凸部の形成中にパターニングされる、
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
【００３９】
以下、用いる図のスケールは、実際のスケールとは異なるものである。
【００４０】
本実施例では、シリコンよりなる基板１を用いる。上記基板１は、厚さが約２
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０19ｃｍ-3である。上記基板１の残りの領域は、
基本的にｐ型ドーピングがされており、ドープ濃度は約１０17ｃｍ-3である。上
記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置に配され
ている。
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０19ｃｍ-3である。上記基板１の残りの領域は、
基本的にｐ型ドーピングがされており、ドープ濃度は約１０17ｃｍ-3である。上
記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置に配され
ている。
【００４１】
約１５０ｎｍの厚さを有する補助層Ｈは、窒化シリコンを約１５０ｎｍの厚さ
に積層することによって形成される。
に積層することによって形成される。
【００４２】
上記基板１内には、約７μｍの深さを有する凹部Ｖが、マスクエッチングによ
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
【００４３】
コンデンサのキャパシタ絶縁体ＫＤは、４ｎｍの厚さに積層され、その後、約
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
【００４４】
上記凹部Ｖは、さらに、ドープトポリシリコンが配されて満たされている。上
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
【００４５】
フォトレジストからなる第１のストリップタイプマスクＭ１は、その片が約１
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
【００４６】
ポリシリコンと上記基板とが窒化シリコンに対して選択的にエッチングされる
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ2を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ2を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
【００４７】
ＭＯＳトランジスタのゲート絶縁体ＧＤは、熱酸化により上記ストリップタイ
プ凸部ＶＳの側面領域に形成される（図２参照）。
プ凸部ＶＳの側面領域に形成される（図２参照）。
【００４８】
その後、本来の位置に、ｎ型ドープトポリシリコンが約５００ｎｍの厚さに積
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
【００４９】
フォトレジストからなる第２のストリップタイプマスクＭ２は、約１５０ｎｍ
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ2は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ2は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
【００５０】
横列に沿って互いに隣接する上記凸部ＶＯは、それぞれ約３００ｎｍ離れて配
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ2と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ2と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
【００５１】
上記ＭＯＳトランジスタの上部ソース／ドレイン領域Ｓ／ＤＯは、上記上部ド
ープ層Ｏから形成される（図４ａ参照）。
ープ層Ｏから形成される（図４ａ参照）。
【００５２】
約１００ｎｍの厚さに積層され、上記補助層Ｈが露出するまで化学的機械研磨
が施されたＳｉＯ2によって、上記隔離溝Ｇ１は満たされる。
が施されたＳｉＯ2によって、上記隔離溝Ｇ１は満たされる。
【００５３】
フォトレジストからなる第３のストリップタイプマスクＭ３は、上記第１のマ
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
【００５４】
その後、上記補助層Ｈは、スペーサーＳＰにより拡大化される。約３０ｎｍの
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
【００５５】
上記凸部ＶＯの第１の側面領域Ｆ１の領域内に配された上記スペーサーＳＰは
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ2上に配置
される（図４ｂ参照）。
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ2上に配置
される（図４ｂ参照）。
【００５６】
その後、マスクとしてのスペーサーＳＰにより拡大化された上記補助層Ｈによ
って、ＳｉＯ2は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ2は、まだ厚さ約３００ｎｍ
残っている。
って、ＳｉＯ2は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ2は、まだ厚さ約３００ｎｍ
残っている。
【００５７】
その後、マスクとしての上記スペーサーＳＰによって拡大化された上記補助層
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
【００５８】
上記ゲート絶縁体ＧＤは、例えば、ＨＦを使用した等方性エッチングにより、
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
【００５９】
さらに約４００ｎｍの厚さを有する絶縁膜Ｉ２を形成するために、ＳｉＯ2が
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
【００６０】
その後、フォトレジストからなる第４のストリップタイプマスクＭ４が形成さ
れる。上記第４のストリップタイプマスクＭ４のストリップは、約３００ｎｍの
幅を有し、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、そ
れぞれが縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（
図６ａ参照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁
層Ｉ２、上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁
体ＫＤおよび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、こ
れにより、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ
１に対して横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさら
なる隔離溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで
拡張している。
れる。上記第４のストリップタイプマスクＭ４のストリップは、約３００ｎｍの
幅を有し、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、そ
れぞれが縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（
図６ａ参照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁
層Ｉ２、上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁
体ＫＤおよび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、こ
れにより、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ
１に対して横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさら
なる隔離溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで
拡張している。
【００６１】
上記下部ドープ層Ｕは上記隔離溝Ｇ１、上記さらなる隔離溝Ｇ２および上記凹
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
【００６２】
上記さらなる隔離溝Ｇ２は、上記ストレージノードＫが、上記凹部Ｖの下部領
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
【００６３】
導電性構造Ｌは、上記のさらなる隔離溝Ｇ２を形成することにより、上記第２
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
【００６４】
上記第２の絶縁層Ｉ２は、上記下部ソース／ドレイン領域Ｓ／ＤＵおよび上記
導電層Ｌ間の漏電を防止する。
導電層Ｌ間の漏電を防止する。
【００６５】
中間酸化物Ｚは、ＳｉＯ2が約１０００ｎｍの厚さに積層され、補助層Ｈが露
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ2で満たされている（図６ｂ参照）。
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ2で満たされている（図６ｂ参照）。
【００６６】
そして、従来からの方法により、上部ソース／ドレイン領域Ｓ／ＤＯにコンタ
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
【００６７】
上記導電構造Ｌは、上記チャネル領域ＫＡを関連する上記ゲート電極ＧＡと接
続する。
続する。
【００６８】
上記の実施例には、本発明の範囲内で同様に実施できる多くの変形例が存在す
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
【図１】
図１は、凹部、第１のマスクおよびストリップタイプ凸部を示す基板の平面図
である。
である。
【図２】
図２は、凹部、コンデンサのキャパシタ絶縁体、コンデンサのストレージノー
ド、ストリップタイプ凸部、補助層、絶縁層、ＭＯＳトランジスタのゲート絶縁
体、および、ポリシリコンでできた層を形成した後の基板の断面図である。
ド、ストリップタイプ凸部、補助層、絶縁層、ＭＯＳトランジスタのゲート絶縁
体、および、ポリシリコンでできた層を形成した後の基板の断面図である。
【図３】
図３は、（図４に示す）第２のマスク、隔離溝、凸部、および、上部ソース／
ドレイン領域を形成した後の図１の平面図である。
ドレイン領域を形成した後の図１の平面図である。
【図４】
図４ａは、図２由来の断面図であり、図３に示す工程を経て、（図４ｂに示す
）第３のマスク、（図６ａに示す）スペーサー、ＭＯＳトランジスタのゲート電
極、および、絶縁体を形成した後のものを示す。 図４ｂは、図４ａに示す工程を経た後の図３由来の平面図であり、スペーサー
、補助層、および、隔離溝を示す。
）第３のマスク、（図６ａに示す）スペーサー、ＭＯＳトランジスタのゲート電
極、および、絶縁体を形成した後のものを示す。 図４ｂは、図４ａに示す工程を経た後の図３由来の平面図であり、スペーサー
、補助層、および、隔離溝を示す。
【図５】
図５は、さらなる絶縁層、第１の導電層、および、第２の導電層を形成した後
の図４ａ由来の断面図である。
の図４ａ由来の断面図である。
【図６】
図６ａは、図４ｂ由来の平面図であり、第４のマスク、さらなる隔離溝、ＭＯ
Ｓトランジスタの下部ソース／ドレイン領域、導電性構造、ワードライン、およ
び、中間酸化物を形成した後の、凸部、絶縁体、ゲート電極、ワードライン、お
よび、さらなる隔離溝を示す。 図６ｂは、図６ａに示す工程を経た後の、図５由来の断面図である。
Ｓトランジスタの下部ソース／ドレイン領域、導電性構造、ワードライン、およ
び、中間酸化物を形成した後の、凸部、絶縁体、ゲート電極、ワードライン、お
よび、さらなる隔離溝を示す。 図６ｂは、図６ａに示す工程を経た後の、図５由来の断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年６月２６日（２００１．６．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
本発明は、ＭＯＳトランジスタおよび該ＭＯＳトランジスタを有するＤＲＡМ
セル構成体に関するものである。
セル構成体に関するものである。
【０００１】
現在、ＭＯＳトランジスタは、通常、ソース・チャネル・ドレインを横方向に
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
【０００２】
ＭＯＳトランジスタは、例えば、ＤＲＡＭセル構成体、即ち、Speicherzellen
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
【０００３】
一般に、ＤＲＡＭセル構成体が高密度で封入されて製造されるように試みられ
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
【０００４】
そのようなＭＯＳトランジスタは、例えば、L.Risch等の“Vertical MOS Tran
sistors with 70 nm Channel Lengths”（ESSDERC（1995），102）に開示されて
いる。ＭＯＳトランジスタの下部ソース／ドレイン領域は、基板表面に隣接して
いる。下部ソース／ドレイン領域上には、チャネル領域と基板の凸部を形成する
上部ソース／ドレイン領域とが配されている。ＭＯＳトランジスタのゲート電極
は、凸部を側面から取り囲んでいる。特に、そのようなＭＯＳトランジスタの不
利な点は、基板から離れているチャネル領域が、チャージ電荷を蓄積し、電圧閾
値が変化することである。
sistors with 70 nm Channel Lengths”（ESSDERC（1995），102）に開示されて
いる。ＭＯＳトランジスタの下部ソース／ドレイン領域は、基板表面に隣接して
いる。下部ソース／ドレイン領域上には、チャネル領域と基板の凸部を形成する
上部ソース／ドレイン領域とが配されている。ＭＯＳトランジスタのゲート電極
は、凸部を側面から取り囲んでいる。特に、そのようなＭＯＳトランジスタの不
利な点は、基板から離れているチャネル領域が、チャージ電荷を蓄積し、電圧閾
値が変化することである。
【０００５】
ＵＳ5,907,170は、オープンビットラインを有するＤＲＡＭ、即ち、垂直選択
トランジスタおよび近接するコンデンサを含むメモリーセルに関する。選択トラ ンジスタは、下部ソース／ドレイン領域、ボディ領域、上部ソース／ドレイン領 域の連続した層により構成されて柱状に形成されている。トランジスタを制御す るゲートは、上記柱の一方の側面に形成されている。その反対側の側面には、ボ ディラインに接続されたボディコンタクトがボディ領域に配されている。ゲート はワードラインに接続されている。ワードラインとボディラインとは、セル構成 体全体を別個に配線されており、ワードラインおよびボディラインを駆動するロ ーデコーダーに接続される。
トランジスタおよび近接するコンデンサを含むメモリーセルに関する。選択トラ ンジスタは、下部ソース／ドレイン領域、ボディ領域、上部ソース／ドレイン領 域の連続した層により構成されて柱状に形成されている。トランジスタを制御す るゲートは、上記柱の一方の側面に形成されている。その反対側の側面には、ボ ディラインに接続されたボディコンタクトがボディ領域に配されている。ゲート はワードラインに接続されている。ワードラインとボディラインとは、セル構成 体全体を別個に配線されており、ワードラインおよびボディラインを駆動するロ ーデコーダーに接続される。
【０００６】
ＵＳ5,559,368には、動的閾値電圧で形成されたＭＯＳフィールド効果トラン
ジスタが開示されている。このために、ボディコンタクトおよびゲートは、互い に電気的に接続されており、従って、非常に低い閾値電圧が実現できる。これを 実行するために、上記文書に記載の平坦なフィールド効果トランジスタにおいて 、コンタクトホールがチャネル幅の端部に形成され、ゲートとボディ領域との間 の電気導電性接続を実現している。
ジスタが開示されている。このために、ボディコンタクトおよびゲートは、互い に電気的に接続されており、従って、非常に低い閾値電圧が実現できる。これを 実行するために、上記文書に記載の平坦なフィールド効果トランジスタにおいて 、コンタクトホールがチャネル幅の端部に形成され、ゲートとボディ領域との間 の電気導電性接続を実現している。
【０００７】
S.Assaderaghi等の“Dynamic Threshold-Voltage MOSFET(DTMOS) for Ultra-L
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
【０００８】
本発明は、垂直トランジスタとして配列されるＭＯＳトランジスタの上記問題
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
【０００９】
上記の問題は、上部ソース／ドレイン領域、チャネル領域、および下部ソース
／ドレイン領域を有し、これらが互いに積層されて基板の凸部を形成するＭＯＳ
トランジスタによって解決される。ゲート絶縁体は、少なくとも、凸部の第１の
側面領域に隣接する。導電性構造は、ゲート電極と、チャネル領域で凸部におけ
る第２の側面領域とに隣接する。
／ドレイン領域を有し、これらが互いに積層されて基板の凸部を形成するＭＯＳ
トランジスタによって解決される。ゲート絶縁体は、少なくとも、凸部の第１の
側面領域に隣接する。導電性構造は、ゲート電極と、チャネル領域で凸部におけ
る第２の側面領域とに隣接する。
【００１０】
上記の問題は、さらに、凸部を有する基板を形成するＭＯＳトランジスタの製
造方法によって解決される。凸部には、ＭＯＳトランジスタの上部ソース／ドレ
イン領域、チャネル領域、および下部ソース／ドレイン領域が形成され、これら
は互いに積層されている。凸部における第１の側面領域に、ゲート絶縁体が配さ
れている。ゲート絶縁体に隣接するゲート電極が形成される。ゲート電極と、チ
ャネル領域で第２の側面領域とに隣接する導電性構造が形成される。
造方法によって解決される。凸部には、ＭＯＳトランジスタの上部ソース／ドレ
イン領域、チャネル領域、および下部ソース／ドレイン領域が形成され、これら
は互いに積層されている。凸部における第１の側面領域に、ゲート絶縁体が配さ
れている。ゲート絶縁体に隣接するゲート電極が形成される。ゲート電極と、チ
ャネル領域で第２の側面領域とに隣接する導電性構造が形成される。
【００１１】
チャネル領域は、導電性構造を介して、ゲート電極に電気的に接続されている
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
【００１２】
加えて、ＭＯＳトランジスタは、また、ゲート電極へのチャネル領域の接続に
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
【００１３】
例えば、凸部は、四角形の水平クロス部、即ち、基板表面に平行な交差部を有
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
【００１４】
凸部の水平クロス部が四角形である場合、導電性構造がチャネルを接続しない
ように、凸部の第１の側面領域と第２の側面領域とは、対向することが好ましい
。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部におけるさらなる
側面領域から隔離するために、互いに対向する２つのさらなる領域は、それぞれ
、絶縁体が配されている。
ように、凸部の第１の側面領域と第２の側面領域とは、対向することが好ましい
。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部におけるさらなる
側面領域から隔離するために、互いに対向する２つのさらなる領域は、それぞれ
、絶縁体が配されている。
【００１５】
特に小さなスペースに必要とされる上記ＭＯＳトランジスタを得るためには、
以下のようにＭＯＳトランジスタを製造することが好ましい。
以下のようにＭＯＳトランジスタを製造することが好ましい。
【００１６】
マスクとして働くパターニングされた補助層により、凸部が形成される。これ
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
【００１７】
上記ゲート電極の形成後の導電性材料の配置、および、上記絶縁性材料の配置
は、以下のようにして達成することができる。
は、以下のようにして達成することができる。
【００１８】
基板上に、上記補助層が配される。上記補助層は、第１のストリップタイプマ
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
【００１９】
上記ストリップタイプ凸部形成後、上記凸部を形成する前に上記絶縁性材料を
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
【００２０】
上記凸部の２つのさらなる側面領域内における上記パターニングされた補助層
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
【００２１】
上記ＭＯＳトランジスタは、同様に本発明の基礎となる問題点を解決するＤＲ
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電性構造および上記ゲート電極
は、上記縦列に沿って平行に延びているワードラインの一部となっている。
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電性構造および上記ゲート電極
は、上記縦列に沿って平行に延びているワードラインの一部となっている。
【００２２】
上述のＤＲＡＭセル構成体は、発明の課題である問題を解決する下記の方法で
形成することができる。
形成することができる。
【００２３】
第１のストリップタイプマスクが、互いに略平行に延びる多数の片を有するこ
とにより、多数のストリップタイプ凸部が形成される。第２のストリップタイプ
マスクが、互いに略平行に、かつ、第１のストリップタイプマスクに対して横切
るように延びる多数の片を有することにより、多数のストリップタイプ凸部から
多数の凸部が形成される。導電性材料が配置されエッチバックされた後、導電性
材料が、導電性構造を実現するため、一片が上記凸部より幅広く、縦列の１つに
沿って互いに隣接する凸部をそれぞれ覆う、第４のストリップタイプマスクを用
いることにより、上記ＭＯＳトランジスタの上記導電性構造とゲート電極とから
構成されるワードラインが形成される。
とにより、多数のストリップタイプ凸部が形成される。第２のストリップタイプ
マスクが、互いに略平行に、かつ、第１のストリップタイプマスクに対して横切
るように延びる多数の片を有することにより、多数のストリップタイプ凸部から
多数の凸部が形成される。導電性材料が配置されエッチバックされた後、導電性
材料が、導電性構造を実現するため、一片が上記凸部より幅広く、縦列の１つに
沿って互いに隣接する凸部をそれぞれ覆う、第４のストリップタイプマスクを用
いることにより、上記ＭＯＳトランジスタの上記導電性構造とゲート電極とから
構成されるワードラインが形成される。
【００２４】
上記導電性構造は、上記縦列方向に互いに隣り合っている。
【００２５】
上記下部ソース／ドレイン領域は、その一部が上記凸部の下へ、横から突き出
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
【００２６】
上記コンデンサは、例えば、上記基板上に配置されてもよい。
【００２７】
他の方法として、上記基板に凹部が形成され、その凹部にコンデンサのキャパ
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
【００２８】
異なるＭＯＳトランジスタの下部ソース／ドレイン領域は、お互いに隔離され
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
【００２９】
工程の簡略化のために、上記凹部は、上記凸部の形成中に形成されることが好
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
【００３０】
上記隔離溝に対して互いに隣り合う上記下部ソース／ドレイン領域は、上記メ
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
【００３１】
他の方法として、上記隔離溝に対して横切るように延びる隔離溝がさらに形成
される方法がある。
される方法がある。
【００３２】
上記下部ソース／ドレイン領域は、上記基板におけるドープ層のパターニング
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
【００３３】
上記ストレージノードが、関連する上記下部ソース／ドレイン領域のみと隣り
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
【００３４】
他の方法として、上記ストレージノードは上記上部領域の全体において、上記
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を通過する
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を通過する
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
【００３５】
工程の簡略化のために、上記隔離溝が上記ワードラインの形成中に形成される
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
【００３６】
上述の方法においては、上記隔離溝が上記横列に沿って延びるように形成され
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
【００３７】
しかしながら、上記隔離溝が上記縦列の１つ沿ってそれぞれ延びるように形成
されるというのも、本発明の範囲内である。
されるというのも、本発明の範囲内である。
【００３８】
独立した他の方法として、上記凸部の上記第１の側面領域が、基本的に上記横
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
【００３９】
充填密度を増加させるためには、上記凸部が、本製造方法において可能な最小
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
【００４０】
上記上部ソース／ドレイン領域は、上記凸部の形成中にパターニングされる、
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
【００４１】
以下、用いる図のスケールは、実際のスケールとは異なるものである。
【００４２】
本実施例では、シリコンよりなる基板１を用いる。上記基板１は、厚さが約２
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０１９ｃｍ−３である。上記基板１の残りの領域
は、基本的にｐ型ドーピングがされており、ドープ濃度は約１０１７ｃｍ−３で
ある。上記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置
に配されている。
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０１９ｃｍ−３である。上記基板１の残りの領域
は、基本的にｐ型ドーピングがされており、ドープ濃度は約１０１７ｃｍ−３で
ある。上記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置
に配されている。
【００４３】
約１５０ｎｍの厚さを有する補助層Ｈは、窒化シリコンを約１５０ｎｍの厚さ
に積層することによって形成される。
に積層することによって形成される。
【００４４】
上記基板１内には、約７μｍの深さを有する凹部Ｖが、マスクエッチングによ
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
【００４５】
コンデンサのキャパシタ絶縁体ＫＤは、４ｎｍの厚さに積層され、その後、約
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
【００４６】
上記凹部Ｖは、さらに、ドープトポリシリコンが配されて満たされている。上
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
【００４７】
フォトレジストからなる第１のストリップタイプマスクＭ１は、その片が約１
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
【００４８】
ポリシリコンと上記基板とが窒化シリコンに対して選択的にエッチングされる
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ２を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ２を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
【００４９】
ＭＯＳトランジスタのゲート絶縁体ＧＤは、熱酸化により上記ストリップタイ
プ凸部ＶＳの側面領域に形成される（図２参照）。
プ凸部ＶＳの側面領域に形成される（図２参照）。
【００５０】
その後、本来の位置に、ｎ型ドープトポリシリコンが約５００ｎｍの厚さに積
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
【００５１】
フォトレジストからなる第２のストリップタイプマスクＭ２は、約１５０ｎｍ
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ２は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ２は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
【００５２】
横列に沿って互いに隣接する上記凸部ＶＯは、それぞれ約３００ｎｍ離れて配
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ２と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ２と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
【００５３】
上記ＭＯＳトランジスタの上部ソース／ドレイン領域Ｓ／ＤＯは、上記上部ド
ープ層Ｏから形成される（図４ａ参照）。
ープ層Ｏから形成される（図４ａ参照）。
【００５４】
約１００ｎｍの厚さに積層され、上記補助層Ｈが露出するまで化学的機械研磨
が施されたＳｉＯ２によって、上記隔離溝Ｇ１は満たされる。
が施されたＳｉＯ２によって、上記隔離溝Ｇ１は満たされる。
【００５５】
フォトレジストからなる第３のストリップタイプマスクＭ３は、上記第１のマ
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
【００５６】
その後、上記補助層Ｈは、スペーサーＳＰにより拡大化される。約３０ｎｍの
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
【００５７】
上記凸部ＶＯの第１の側面領域Ｆ１の領域内に配された上記スペーサーＳＰは
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ２上に配置
される（図４ｂ参照）。
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ２上に配置
される（図４ｂ参照）。
【００５８】
その後、マスクとしてのスペーサーＳＰにより拡大化された上記補助層Ｈによ
って、ＳｉＯ２は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ２は、まだ厚さ約３００ｎｍ
残っている。
って、ＳｉＯ２は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ２は、まだ厚さ約３００ｎｍ
残っている。
【００５９】
その後、マスクとしての上記スペーサーＳＰによって拡大化された上記補助層
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
【００６０】
上記ゲート絶縁体ＧＤは、例えば、ＨＦを使用した等方性エッチングにより、
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
【００６１】
さらに約４００ｎｍの厚さを有する絶縁膜Ｉ２を形成するために、ＳｉＯ２が
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
【００６２】
その後、フォトレジストからなる第４のストリップタイプマスクＭ４が形成さ
れる。上記第４のストリップタイプマスクＭ４のストリップは、約３００ｎｍの
幅を有し、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、そ
れぞれが縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（
図６ａ参照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁
層Ｉ２、上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁
体ＫＤおよび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、こ
れにより、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ
１に対して横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさら
なる隔離溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで
拡張している。
れる。上記第４のストリップタイプマスクＭ４のストリップは、約３００ｎｍの
幅を有し、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、そ
れぞれが縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（
図６ａ参照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁
層Ｉ２、上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁
体ＫＤおよび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、こ
れにより、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ
１に対して横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさら
なる隔離溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで
拡張している。
【００６３】
上記下部ドープ層Ｕは上記隔離溝Ｇ１、上記さらなる隔離溝Ｇ２および上記凹
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
【００６４】
上記さらなる隔離溝Ｇ２は、上記ストレージノードＫが、上記凹部Ｖの下部領
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
【００６５】
導電性構造Ｌは、上記のさらなる隔離溝Ｇ２を形成することにより、上記第２
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
【００６６】
上記第２の絶縁層Ｉ２は、上記下部ソース／ドレイン領域Ｓ／ＤＵおよび上記
導電層Ｌ間の漏電を防止する。
導電層Ｌ間の漏電を防止する。
【００６７】
中間酸化物Ｚは、ＳｉＯ２が約１０００ｎｍの厚さに積層され、補助層Ｈが露
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ２で満たされている（図６ｂ参照）。
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ２で満たされている（図６ｂ参照）。
【００６８】
そして、従来からの方法により、上部ソース／ドレイン領域Ｓ／ＤＯにコンタ
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
【００６９】
上記導電構造Ｌは、上記チャネル領域ＫＡを関連する上記ゲート電極ＧＡと接
続する。
続する。
【００７０】
上記の実施例には、本発明の範囲内で同様に実施できる多くの変形例が存在す
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年９月１４日（２００１．９．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１２】
上記下部ソース／ドレイン領域（Ｓ／ＤＵ）は、該下部ソース／ドレイン領域 （Ｓ／ＤＵ）の一部が、上記凸部（ＶＯ）の下方に配され、上記基板（１）の表 面（Ｓ）に隣接するように形成され、
上記凸部（ＶＯ）を形成している間に、基板（１）もまたエッチングされるこ とにより、上記ワードライン（Ｗ）に対して横切るように延びる隔離溝（Ｇ１） が形成され、上記隔離溝（Ｇ１）を横切るように互いに隣り合う上記下部ソース ／ドレイン領域（Ｓ／ＤＵ）は、隔離溝により互いから隔離されており、
上記基板（１）において、２つの隣り合う隔離溝（Ｇ１）の間に、上記コンデ ンサのキャパシタ絶縁体（ＫＤ）が配されて、凹部（Ｖ）の上部領域における上 記下部ソース／ドレイン領域（Ｓ／ＤＵ）の部分に隣接する上記コンデンサのス トレージノード（Ｋ）が満たされた凹部（Ｖ）が配され、
上記コンデンサの形成後、上記ワードライン（Ｗ）は、上記第４のストリップ タイプマスク（Ｍ４）を用いて、上記隔離溝（Ｇ１）に対して横切るように延び 、上記凹部（Ｖ）の上部領域を切り取り、上記ストレージノード（Ｋ）が、上記 凹部（Ｖ）の上部領域において関連する上記下部ソース／ドレイン領域（Ｓ／Ｄ Ｕ）に隣接するように上記凹部（Ｖ）に対してオフセット配置された、さらなる 隔離溝（Ｇ２）が形成されるようにして形成されることを特徴とする請求項１１ に記載のＤＲＡＭセル構成体の製造方法。
【手続補正書】
【提出日】平成１３年１２月２６日（２００１．１２．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】 ＭＯＳトランジスタ、ＤＲＡＭセル構成体、ＭＯＳトランジス
タの製造方法、およびＤＲＡＭセル構成体の製造方法
タの製造方法、およびＤＲＡＭセル構成体の製造方法
【特許請求の範囲】
【発明の詳細な説明】
本発明は、ＭＯＳトランジスタおよび該ＭＯＳトランジスタを有するＤＲＡМ
セル構成体に関するものである。
セル構成体に関するものである。
【０００１】
現在、ＭＯＳトランジスタは、通常、ソース・チャネル・ドレインを横方向に
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
配列する平坦なシリコン技術に用いられるものとして知られている。この場合、
達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングお
よびアライメントにおける公差に依存する。
【０００２】
ＭＯＳトランジスタは、例えば、ＤＲＡＭセル構成体、即ち、Speicherzellen
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯ
Ｓトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲ
ＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセル
の情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワ
ードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介
して読み出されるように、コンデンサはトランジスタに接続されている。
【０００３】
一般に、ＤＲＡＭセル構成体が高密度で封入されて製造されるように試みられ
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
ている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に
他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成す
ることは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独
立して要求される小さな領域を有することができる。
【０００４】
そのようなＭＯＳトランジスタは、例えば、L.Risch等の“Vertical MOS Tran
sistors with 70 nm Channel Lengths”（ESSDERC（1995），European Solid St ate Device Research Conference（ESSDERC）の会報，Gil-Sur-Yette，フランス ，101〜104ページ） に開示されている。ＭＯＳトランジスタの下部ソース／ドレ
イン領域は、基板表面に隣接している。下部ソース／ドレイン領域上には、チャ
ネル領域と基板の凸部を形成する上部ソース／ドレイン領域とが配されている。
ＭＯＳトランジスタのゲート電極は、凸部を側面から取り囲んでいる。特に、そ
のようなＭＯＳトランジスタの不利な点は、基板から離れているチャネル領域が
、チャージ電荷を蓄積し、電圧閾値が変化することである。
sistors with 70 nm Channel Lengths”（ESSDERC（1995），European Solid St ate Device Research Conference（ESSDERC）の会報，Gil-Sur-Yette，フランス ，101〜104ページ） に開示されている。ＭＯＳトランジスタの下部ソース／ドレ
イン領域は、基板表面に隣接している。下部ソース／ドレイン領域上には、チャ
ネル領域と基板の凸部を形成する上部ソース／ドレイン領域とが配されている。
ＭＯＳトランジスタのゲート電極は、凸部を側面から取り囲んでいる。特に、そ
のようなＭＯＳトランジスタの不利な点は、基板から離れているチャネル領域が
、チャージ電荷を蓄積し、電圧閾値が変化することである。
【０００５】
ＵＳ5,907,170は、オープンビットラインを有するＤＲＡＭ、即ち、垂直選択
トランジスタおよび近接するコンデンサを含むメモリーセルに関する。選択トラ
ンジスタは、下部ソース／ドレイン領域、ボディ領域、上部ソース／ドレイン領
域の連続した層により構成されて柱状に形成されている。トランジスタを制御す
るゲートは、上記柱の一方の側面に形成されている。その反対側の側面には、ボ
ディラインに接続されたボディコンタクトがボディ領域に配されている。ゲート
はワードラインに接続されている。ワードラインとボディラインとは、セル構成
体全体を別個に配線されており、ワードラインおよびボディラインを駆動するロ
ーデコーダーに接続される。
トランジスタおよび近接するコンデンサを含むメモリーセルに関する。選択トラ
ンジスタは、下部ソース／ドレイン領域、ボディ領域、上部ソース／ドレイン領
域の連続した層により構成されて柱状に形成されている。トランジスタを制御す
るゲートは、上記柱の一方の側面に形成されている。その反対側の側面には、ボ
ディラインに接続されたボディコンタクトがボディ領域に配されている。ゲート
はワードラインに接続されている。ワードラインとボディラインとは、セル構成
体全体を別個に配線されており、ワードラインおよびボディラインを駆動するロ
ーデコーダーに接続される。
【０００６】
ＵＳ5,559,368には、動的閾値電圧で形成されたＭＯＳフィールド効果トラン
ジスタが開示されている。このために、ボディコンタクトおよびゲートは、互い
に電気的に接続されており、従って、非常に低い閾値電圧が実現できる。これを
実行するために、上記文書に記載の平坦なフィールド効果トランジスタにおいて
、コンタクトホールがチャネル幅の端部に形成され、ゲートとボディ領域との間
の電気導電性接続を実現している。
ジスタが開示されている。このために、ボディコンタクトおよびゲートは、互い
に電気的に接続されており、従って、非常に低い閾値電圧が実現できる。これを
実行するために、上記文書に記載の平坦なフィールド効果トランジスタにおいて
、コンタクトホールがチャネル幅の端部に形成され、ゲートとボディ領域との間
の電気導電性接続を実現している。
【０００７】
S.Assaderaghi等の“Dynamic Threshold-Voltage MOSFET(DTMOS) for Ultra-L
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
ow Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(19
97),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接
続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下
では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソ
ース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソ
ース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりド
ープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャ
ネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、
トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソ
ース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示された
ＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなって
おり、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、
ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが
駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よ
りも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場
合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動し
ていない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳト
ランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を
用いることができる。
【０００８】
本発明は、垂直トランジスタとして配列されるＭＯＳトランジスタの上記問題
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避す
ることにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について
述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および
該ＤＲＡＭセル構成体の製造方法についても述べる。
【０００９】
上記の問題は、請求項１に挙げた特徴を有するＭＯＳトランジスタによって解
決される。
決される。
【００１０】
上記の問題は、さらに、請求項８に挙げた特徴を有するＭＯＳトランジスタの
製造方法によって解決される。
製造方法によって解決される。
【００１１】
チャネル領域は、導電性構造を介して、ゲート電極に電気的に接続されている
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
ため、チャネル領域において生成されたチャージキャリアは、流出することがで
きる。これにより、フローティングボディ効果を回避することができる。
【００１２】
加えて、ＭＯＳトランジスタは、また、ゲート電極へのチャネル領域の接続に
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チ
ャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これに
より、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を
有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレ
イン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな
電圧閾値を有し、小さな駆動電圧で駆動することができる。
【００１３】
例えば、凸部は、四角形の水平クロス部、即ち、基板表面に平行な交差部を有
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロ
ス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円
形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されて
エッジはない。
【００１４】
凸部の水平クロス部が四角形である場合、導電層または導電性構造がチャネル
を接続しないように、凸部の第１の側面領域と第２の側面領域とは、対向するこ
とが好ましい。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部にお
けるさらなる側面領域から隔離するために、互いに対向する２つのさらなる領域
は、それぞれ、絶縁体が配されている。
を接続しないように、凸部の第１の側面領域と第２の側面領域とは、対向するこ
とが好ましい。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部にお
けるさらなる側面領域から隔離するために、互いに対向する２つのさらなる領域
は、それぞれ、絶縁体が配されている。
【００１５】
特に小さなスペースに必要とされる上記ＭＯＳトランジスタを得るためには、
以下のようにＭＯＳトランジスタを製造することが好ましい。
以下のようにＭＯＳトランジスタを製造することが好ましい。
【００１６】
マスクとして働くパターニングされた補助層により、凸部が形成される。これ
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
により、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部
の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上
記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つ
のさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上
記第１の側面領域に隣接するように、導電性材料が配される。上記の方法におい
ては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接する
か否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されてい
るか否かということは重要ではない。さらに以下に説明するように、導電性材料
が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っ
ていれば、工程の簡略化のために好都合である。その後、上記パターニングされ
た補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。
これは、上記パターニングされた補助層に対してオフセット位置に配置されたマ
スクを用いて上記補助層をエッチングすることにより可能となる。その後、材料
が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する
。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置
され、上記凸部に隣接する材料には配置されないように、前もって行われた上記
パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減
少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記ス
ペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記
スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化さ
れた上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエ
ッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面
領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成さ
れる。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上
記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内に
おける上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第
２の側面領域は、このエッチングの間露出している。その後、導電性材料が配さ
れてエッチバックされ、これにより、導電性構造が形成される。
【００１７】
上記ゲート電極の形成後の導電性材料の配置、および、上記絶縁性材料の配置
は、以下のようにして達成することができる。
は、以下のようにして達成することができる。
【００１８】
基板上に、上記補助層が配される。上記補助層は、第１のストリップタイプマ
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
スクを用いてパターニングされる。上記基板の露出している部分が、上記第１の
マスクによりエッチングされ、これにより、基板上に少なくとも１つのストリッ
プタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板か
ら絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成
される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバック
が施される。上記ストリップタイプ凸部に対して横断するように延びた第２のス
トリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイ
プ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および
、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸
部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣
接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つ
のさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に
隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パ
ターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスク
の使用によりさらに減少する。
【００１９】
上記ストリップタイプ凸部形成後、上記凸部を形成する前に上記絶縁性材料を
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電
性材料を形成することも、本発明の範囲に含まれる。
【００２０】
上記凸部の２つのさらなる側面領域内における上記パターニングされた補助層
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはス
トリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセ
ット位置に配置されるようにしてもよい。
【００２１】
上記ＭＯＳトランジスタは、同様に本発明の基礎となる問題点を解決するＤＲ
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電層および上記ゲート電極は、
上記縦列に沿って平行に延びているワードラインの一部となっている。
ＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリ
ーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有
し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトラン
ジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配
置されている、上記ＭＯＳトランジスタの上記導電層および上記ゲート電極は、
上記縦列に沿って平行に延びているワードラインの一部となっている。
【００２２】
上述のＤＲＡＭセル構成体は、請求項１１に挙げた特徴を有する方法により製 造する
ことができる。
【００２３】
上記導電性構造は、上記縦列方向に互いに隣り合っている。
【００２４】
上記下部ソース／ドレイン領域は、その一部が上記凸部の下へ、横から突き出
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース
／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
【００２５】
上記コンデンサは、例えば、上記基板上に配置されてもよい。
【００２６】
他の方法として、上記基板に凹部が形成され、その凹部にコンデンサのキャパ
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
シタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たさ
れる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸
部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上
記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
【００２７】
異なるＭＯＳトランジスタの下部ソース／ドレイン領域は、お互いに隔離され
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
るように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって
、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は
、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置
される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
【００２８】
工程の簡略化のために、上記凹部は、上記凸部の形成中に形成されることが好
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部
を形成する間に、エッチングされる。
【００２９】
上記隔離溝に対して互いに隣り合う上記下部ソース／ドレイン領域は、上記メ
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
モリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
【００３０】
他の方法として、上記隔離溝に対して横切るように延びる隔離溝がさらに形成
される方法がある。
される方法がある。
【００３１】
上記下部ソース／ドレイン領域は、上記基板におけるドープ層のパターニング
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
によって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部
の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層
は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、
形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層
が形成される方法もある。
【００３２】
上記ストレージノードが、関連する上記下部ソース／ドレイン領域のみと隣り
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わ
ないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソ
ース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成
することも可能である。この場合、上記ストレージノードは、上記下部ソース／
ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のよう
な絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層
は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマス
クにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これに
より上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウト
が形成される。
【００３３】
他の方法として、上記ストレージノードは上記上部領域の全体において、上記
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を切り取る
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合う
メモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣
接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を切り取る
が、上記凸部に対してオフセット位置に配置されるように形成される。これによ
り、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部
ソース／ドレイン領域のみと隣り合う。
【００３４】
工程の簡略化のために、上記隔離溝が上記ワードラインの形成中に形成される
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
ことが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成の
ための導電性材料が、第４のストリップタイプマスクによってパターニングされ
、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるい
は、上記保護層が、上記導電性材料に加えてエッチングされる。
【００３５】
上述の方法においては、上記隔離溝が上記横列に沿って延びるように形成され
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
る。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面
に存在する。
【００３６】
しかしながら、上記隔離溝が上記縦列の１つ沿ってそれぞれ延びるように形成
されるというのも、本発明の範囲内である。
されるというのも、本発明の範囲内である。
【００３７】
独立した他の方法として、上記凸部の上記第１の側面領域が、基本的に上記横
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法
がある。
【００３８】
充填密度を増加させるためには、上記凸部が、本製造方法において可能な最小
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有すること
が好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有するこ
とが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
【００３９】
上記上部ソース／ドレイン領域は、上記凸部の形成中にパターニングされる、
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋
め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソ
ース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができ
る。
【００４０】
以下、用いる図のスケールは、実際のスケールとは異なるものである。
【００４１】
本実施例では、シリコンよりなる基板１を用いる。上記基板１は、厚さが約２
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０19ｃｍ-3である。上記基板１の残りの領域は、
基本的にｐ型ドーピングがされており、ドープ濃度は約１０17ｃｍ-3である。上
記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置に配され
ている。
００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏと
を有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングが
されており、ドープ濃度は約１０19ｃｍ-3である。上記基板１の残りの領域は、
基本的にｐ型ドーピングがされており、ドープ濃度は約１０17ｃｍ-3である。上
記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置に配され
ている。
【００４２】
約１５０ｎｍの厚さを有する補助層Ｈは、窒化シリコンを約１５０ｎｍの厚さ
に積層することによって形成される。
に積層することによって形成される。
【００４３】
上記基板１内には、約７μｍの深さを有する凹部Ｖが、マスクエッチングによ
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
って形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図
１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。
縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されてい
る。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離
れて配されている。
【００４４】
コンデンサのキャパシタ絶縁体ＫＤは、４ｎｍの厚さに積層され、その後、約
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されて
いる。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エ
ッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、こ
れにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる
。
【００４５】
上記凹部Ｖは、さらに、ドープトポリシリコンが配されて満たされている。上
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接してい
る。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージ
ノードＫを形成する（図２参照）。
【００４６】
フォトレジストからなる第１のストリップタイプマスクＭ１は、その片が約１
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配され
ているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈ
はパターニングされる（図１および図２参照）。上記第１のストリップタイプマ
スクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
【００４７】
ポリシリコンと上記基板とが窒化シリコンに対して選択的にエッチングされる
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ2を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
エッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての
役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１およ
び図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する
。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ2を不均一に積層し、そして、
等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が
上記基板１の表面に形成される（図２参照）。
【００４８】
ＭＯＳトランジスタのゲート絶縁体ＧＤは、熱酸化により上記ストリップタイ
プ凸部ＶＳの側面領域に形成される（図２参照）。
プ凸部ＶＳの側面領域に形成される（図２参照）。
【００４９】
その後、本来の位置に、ｎ型ドープトポリシリコンが約５００ｎｍの厚さに積
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。
これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成され
る（図２参照）。
【００５０】
フォトレジストからなる第２のストリップタイプマスクＭ２は、約１５０ｎｍ
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ2は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
の幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横
列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマス
クＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよび
ＳｉＯ2は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成さ
れる。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深
さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この
場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０
ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方
形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。
上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り
合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて
配されている。
【００５１】
横列に沿って互いに隣接する上記凸部ＶＯは、それぞれ約３００ｎｍ離れて配
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ2と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されてい
る。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２
を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシ
リコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離
溝Ｇ１においてＳｉＯ2と隣接するさらなる２つの側面領域を有する。上記凸部
ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の
同方向の面に位置する。
【００５２】
上記ＭＯＳトランジスタの上部ソース／ドレイン領域Ｓ／ＤＯは、上記上部ド
ープ層Ｏから形成される（図４ａ参照）。
ープ層Ｏから形成される（図４ａ参照）。
【００５３】
約１００ｎｍの厚さに積層され、上記補助層Ｈが露出するまで化学的機械研磨
が施されたＳｉＯ2によって、上記隔離溝Ｇ１は満たされる。
が施されたＳｉＯ2によって、上記隔離溝Ｇ１は満たされる。
【００５４】
フォトレジストからなる第３のストリップタイプマスクＭ３は、上記第１のマ
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
スクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上
記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリ
ップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われてい
ない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去され
る（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈ
は、さらにサイズが小さくなる。
【００５５】
その後、上記補助層Ｈは、スペーサーＳＰにより拡大化される。約３０ｎｍの
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰ
は形成される。
【００５６】
上記凸部ＶＯの第１の側面領域Ｆ１の領域内に配された上記スペーサーＳＰは
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ2上に配置
される（図４ｂ参照）。
、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯ
の第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ
上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に
配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ2上に配置
される（図４ｂ参照）。
【００５７】
その後、マスクとしてのスペーサーＳＰにより拡大化された上記補助層Ｈによ
って、ＳｉＯ2は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ2は、まだ厚さ約３００ｎｍ
残っている。
って、ＳｉＯ2は、４００ｎｍの深さまでエッチングされる。結果として、絶縁
体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成さ
れる（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ2は、まだ厚さ約３００ｎｍ
残っている。
【００５８】
その後、マスクとしての上記スペーサーＳＰによって拡大化された上記補助層
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエ
ッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の
範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲ
ート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
【００５９】
上記ゲート絶縁体ＧＤは、例えば、ＨＦを使用した等方性エッチングにより、
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
【００６０】
さらに約４００ｎｍの厚さを有する絶縁膜Ｉ２を形成するために、ＳｉＯ2が
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ
１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さ
で積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電
層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層
され、エッチバックが施される（図５に参照）。
【００６１】
その後、フォトレジストからなる第４のストリップタイプマスクＭ４が形成さ
れる。上記第４のストリップタイプマスクＭ４の片は、約３００ｎｍの幅を有し
、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、それぞれが
縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（図６ａ参
照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁層Ｉ２、
上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁体ＫＤお
よび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、これにより
、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ１に対し
て横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさらなる隔離
溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで拡張して
いる。
れる。上記第４のストリップタイプマスクＭ４の片は、約３００ｎｍの幅を有し
、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、それぞれが
縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（図６ａ参
照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁層Ｉ２、
上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁体ＫＤお
よび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、これにより
、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ１に対し
て横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさらなる隔離
溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで拡張して
いる。
【００６２】
上記下部ドープ層Ｕは上記隔離溝Ｇ１、上記さらなる隔離溝Ｇ２および上記凹
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの
下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上
部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵと
の間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域Ｋ
Ａとして作用する。
【００６３】
上記さらなる隔離溝Ｇ２は、上記ストレージノードＫが、上記凹部Ｖの下部領
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記
凹部Ｖに対して、オフセット配置される。
【００６４】
導電性構造Ｌは、上記のさらなる隔離溝Ｇ２を形成することにより、上記第２
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部Ｖ
Ｏを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲー
ト電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延
びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
【００６５】
上記第２の絶縁層Ｉ２は、上記下部ソース／ドレイン領域Ｓ／ＤＵおよび上記
導電層Ｌ間の漏電を防止する。
導電層Ｌ間の漏電を防止する。
【００６６】
中間酸化物Ｚは、ＳｉＯ2が約１０００ｎｍの厚さに積層され、補助層Ｈが露
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ2で満たされている（図６ｂ参照）。
出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝
Ｇ２は、上記の工程を経て、ＳｉＯ2で満たされている（図６ｂ参照）。
【００６７】
そして、従来からの方法により、上部ソース／ドレイン領域Ｓ／ＤＯにコンタ
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
クトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷ
および隣接する上記接点に対して横断して延びるビットラインを形成する（図示
せず）。
【００６８】
上記導電構造Ｌは、上記チャネル領域ＫＡを関連する上記ゲート電極ＧＡと接
続する。
続する。
【００６９】
上記の実施例には、本発明の範囲内で同様に実施できる多くの変形例が存在す
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
る。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選
択することができる。材料の選択についても、同様に適用することができる。
【図面の簡単な説明】
【図１】
図１は、凹部、第１のマスクおよびストリップタイプ凸部を示す基板の平面図
である。
である。
【図２】
図２は、凹部、コンデンサのキャパシタ絶縁体、コンデンサのストレージノー
ド、ストリップタイプ凸部、補助層、絶縁層、ＭＯＳトランジスタのゲート絶縁
体、および、ポリシリコンでできた層を形成した後の基板の断面図である。
ド、ストリップタイプ凸部、補助層、絶縁層、ＭＯＳトランジスタのゲート絶縁
体、および、ポリシリコンでできた層を形成した後の基板の断面図である。
【図３】
図３は、（図４に示す）第２のマスク、隔離溝、凸部、および、上部ソース／
ドレイン領域を形成した後の図１の平面図である。
ドレイン領域を形成した後の図１の平面図である。
【図４】
図４ａは、図２由来の断面図であり、図３に示す工程を経て、（図４ｂに示す
）第３のマスク、（図６ａに示す）スペーサー、ＭＯＳトランジスタのゲート電
極、および、絶縁体を形成した後のものを示す。 図４ｂは、図４ａに示す工程を経た後の図３由来の平面図であり、スペーサー
、補助層、および、隔離溝を示す。
）第３のマスク、（図６ａに示す）スペーサー、ＭＯＳトランジスタのゲート電
極、および、絶縁体を形成した後のものを示す。 図４ｂは、図４ａに示す工程を経た後の図３由来の平面図であり、スペーサー
、補助層、および、隔離溝を示す。
【図５】
図５は、さらなる絶縁層、第１の導電層、および、第２の導電層を形成した後
の図４ａ由来の断面図である。
の図４ａ由来の断面図である。
【図６】
図６ａは、図４ｂ由来の平面図であり、第４のマスク、さらなる隔離溝、ＭＯ
Ｓトランジスタの下部ソース／ドレイン領域、導電性構造、ワードライン、およ
び、中間酸化物を形成した後の、凸部、絶縁体、ゲート電極、ワードライン、お
よび、さらなる隔離溝を示す。 図６ｂは、図６ａに示す工程を経た後の、図５由来の断面図である。
Ｓトランジスタの下部ソース／ドレイン領域、導電性構造、ワードライン、およ
び、中間酸化物を形成した後の、凸部、絶縁体、ゲート電極、ワードライン、お
よび、さらなる隔離溝を示す。 図６ｂは、図６ａに示す工程を経た後の、図５由来の断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴィラー，ヨーゼフ
ドイツ連邦共和国 85521 リーメルリン
ク フリードリヒ フレーベル シュトラ
ーセ 62
Ｆターム(参考） 5F083 AD06 AD17 JA19 JA32 JA35
Claims (13)
- 【請求項１】 積層されて基板（１）の凸部（ＶＯ）を形成する上部ソース／ドレイン領域（
Ｓ／ＤＯ）、チャネル領域（ＫＡ）、および下部ソース／ドレイン領域（Ｓ／Ｄ
Ｕ）と、 上記凸部（ＶＯ）の第１の側面領域（Ｆ１）に隣接するゲート絶縁体（ＧＤ）
と、 上記ゲート絶縁体（ＧＤ）に隣接するゲート電極（ＧＡ）とを有し、 上記チャネル領域（ＫＡ）において導電性構造（Ｌ）が、上記凸部（ＶＯ）の
第２の側面領域（Ｆ２）と隣接し、 上記導電性構造（Ｌ）は、上記ゲート電極（ＧＡ）と隣接していることを特徴
とするＭＯＳトランジスタ。 - 【請求項２】 上記凸部（ＶＯ）の上記第１の側面領域（Ｆ１）は、上記凸部（ＶＯ）の上記
第２の側面領域（Ｆ２）に対向しており、 上記凸部（ＶＯ）は、互いに対向する２つのさらなる側面領域を有し、 上記凸部（ＶＯ）の上記２つのさらなる側面領域には、それぞれ、絶縁体（Ｉ
）が配され、 上記導電性構造（Ｌ）は、上記凸部（ＶＯ）を側面から取り囲み、上記絶縁体
（Ｉ）により上記凸部（ＶＯ）の上記２つのさらなる側面領域から隔離されてい
ることを特徴とする請求項１に記載のＭＯＳトランジスタ。 - 【請求項３】 請求項１または２に記載のＭＯＳトランジスタを各々有するメモリーセルと、
上記ＭＯＳトランジスタに接続されたコンデンサとを有し、 上記ＭＯＳトランジスタの上記凸部（ＶＯ）は、縦横に配列され 縦列の１つに沿って配された上記ＭＯＳトランジスタの上記導電性構造（Ｌ）
および上記ゲート電極（ＧＡ）は、縦列に平行に延びるワードライン（Ｗ）の一
部であることを特徴とするＤＲＡＭセル構成体。 - 【請求項４】 コンデンサが、上記基板（１）上に配されていることを特徴とする請求項３に
記載のＤＲＡＭセル構成体。 - 【請求項５】 上記下部ソース／ドレイン領域（Ｓ／ＤＵ）の一部は、上記凸部（ＶＯ）の下
方に配され、上記基板（１）の表面（Ｓ）に隣接し、 互いに略平行に延びる隔離溝（Ｇ１）が配され、上記隔離溝（Ｇ１）を横切る
ように互いに隣り合う上記下部ソース／ドレイン領域（Ｓ／ＤＵ）は、隔離溝に
より互いから隔離されており、 上記基板（１）において、２つの隣り合う隔離溝（Ｇ１）の間に、上記コンデ
ンサのキャパシタ絶縁体（ＫＤ）が配されて上記コンデンサのストレージノード
（Ｋ）が満たされた凹部（Ｖ）が配され、 上記ストレージノード（Ｋ）は、上記凹部（Ｖ）の上部領域において、上記下
部ソース／ドレイン領域（Ｓ／ＤＵ）の一部に隣接することを特徴とする請求項
３に記載のＤＲＡＭセル構成体。 - 【請求項６】 上記隔離溝（Ｇ１）に沿って互いに隣り合う上記下部ソース／ドレイン領域（
Ｓ／ＤＵ）は、上記凹部（Ｖ）により互いに隔離されていることを特徴とする請
求項５に記載のＤＲＡＭセル構成体。 - 【請求項７】 上記隔離溝（Ｇ１）に対して横切るように延び、上記凹部（Ｖ）の上部領域を
切り取り、上記ストレージノード（Ｋ）が関連する上記下部ソース／ドレイン領
域（Ｓ／ＤＵ）と上記凹部（Ｖ）の上部領域において隣接することにより、上記
凹部（Ｖ）に対してオフセット配置され、上記基板（１）からは隔離されている
隔離溝（Ｇ２）がさらに配されていることを特徴とする請求項５または６に記載
のＤＲＡＭセル構成体。 - 【請求項８】 上記隔離溝（Ｇ１）は、それぞれ、横列のうちの１つに沿って延びており、 上記第１の側面領域（Ｆ１）は、縦列方向において略平坦に配されていること
を特徴とする請求項５ないし７のいずれか１項に記載のＤＲＡＭセル構成体。 - 【請求項９】 凸部（ＶＯ）を有する基板（１）が形成され、 ＭＯＳトランジスタの上部ソース／ドレイン領域（Ｓ／ＤＯ）と、チャネル領
域（ＫＡ）と、下部ソース／ドレイン領域（Ｓ／ＤＵ）とが上記凸部（ＶＯ）に
おいて形成され、上記領域はそれらが積層されており、 上記凸部（ＶＯ）の第１の側面領域（Ｆ１）には、ゲート絶縁体（ＧＤ）が配
され、 上記ゲート絶縁体（ＧＤ）に隣接するゲート電極（ＧＡ）が形成され、 上記ゲート電極（ＧＡ）と、上記チャネル領域（ＫＡ）における上記凸部（Ｖ
Ｏ）の第２の側面領域（Ｆ２）とに隣接し、互いに導電接続されるように、導電
層（Ｌ）は形成され、パターニングされることを特徴とするＭＯＳトランジスタ
の製造方法。 - 【請求項１０】 上記凸部（ＶＯ）の上記第１の側面領域（Ｆ１）が、上記凸部（ＶＯ）の第２
の側面領域（Ｆ２）と対向し、上記凸部（ＶＯ）は、対向する２つのさらなる側
面領域を有するように凸部（ＶＯ）を形成し、 上記凸部（ＶＯ）の上記２つのさらなる側面領域には、それぞれ、絶縁体（Ｉ
）が配され、 上記導電層（Ｌ）は、上記凸部（ＶＯ）を側面から取り囲むようにパターニン
グされ、上記絶縁体（Ｉ）により上記凸部（ＶＯ）の上記２つのさらなる側面領
域から隔離されていることを特徴とする請求項９に記載のＭＯＳトランジスタの
製造方法。 - 【請求項１１】 上記基板（１）上に補助層（Ｈ）が配され、 上記補助層（Ｈ）は、第１のストリップタイプマスク（Ｍ１）によってパター
ニングされ、 上記基板（１）の露出している部分がエッチングされることにより、上記基板
（１）における少なくとも１つのストリップタイプ凸部（ＶＳ）が形成され、 ゲート電極（ＧＡ）と上記基板（１）の導電性構造（Ｌ）とを絶縁するための
絶縁層（Ｉ２）を、上記基板（１）上に形成し、 ゲート絶縁体（ＧＤ）を形成し、 導電性材料は、堆積されて、上記補助層（Ｈ）の下方の先端までエッチバック
され、 上記ストリップタイプ凸部（ＶＳ）に対して横切るように延びる第２のストリ
ップタイプマスク（Ｍ２）によって、少なくとも、上記補助層（Ｈ）と、上記導
電性材料と、上記ストリップタイプ凸部（ＶＳ）とは、上記凸部（ＶＯ）が上記
ストリップタイプ凸部（ＶＳ）から形成されるようにエッチングされ、 絶縁性材料が、上記凸部（ＶＯ）の上記２つのさらなる側面領域に隣接するよ
うに配されており、 上記凸部（ＶＯ）の第２の側面領域（Ｆ２）において、パターニングされた上
記補助層（Ｈ）を覆わない第３のマスク（Ｍ３）を用いて、上記補助層（Ｈ）の
露出している部分は、取り除かれ、 上記補助層（Ｈ）が、配されてエッチバックされた材料によるスペーサー（Ｓ
Ｐ）により拡大化されることにより、上記スペーサー（ＳＰ）は、上記凸部（Ｖ
Ｏ）の上記第１の側面領域（Ｆ１）の導電性材料上、上記２つのさらなる側面領
域における上記絶縁体上および上記第２の側面領域（Ｆ２）における上記凸部（
ＶＯ）上に配され、 上記補助層（Ｈ）に関する上記絶縁性材料と導電性材料とが、上記絶縁層（Ｉ
２）が露出するまで、選択的にエッチングされることにより、上記ゲート電極（
ＧＡ）は、上記補助層（Ｈ）の下方に導電性材料により形成され、上記絶縁体（
Ｉ）は、上記補助層（Ｈ）の下方に導電性材料により形成され、上記凸部（ＶＯ
）の上記第２の側面領域（Ｆ２）は露出され、 上記導電層（Ｌ）は、導電性材料が配されてエッチバックされることにより形
成されることを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。 - 【請求項１２】 請求項１０に記載の方法により製造されたＭＯＳトランジスタおよびそれに接
続されたコンデンサをそれぞれが有するメモリーセルが形成され、 上記第１のストリップタイプマスク（Ｍ１）が、互いに略平行に延びる複数の
片を有することで、複数のストリップタイプ凸部（ＶＳ）が形成され、 上記第２のマスク（Ｍ２）が、互いに略平行に、かつ、上記第１のマスク（Ｍ
１）に対して横切るように延びる複数の片を有することにより、ＭＯＳトランジ
スタの縦横に配列される複数の凸部（ＶＯ）が形成され、 上記導電層（Ｌ）を形成する導電性材料が配置されエッチバックされた後、上
記導電性材料が、片が上記凸部（ＶＯ）より幅広く、縦列の１つに沿って互いに
隣接する上記凸部（ＶＯ）をそれぞれ覆う、第４のストリップタイプマスク（Ｍ
４）を用いてパターニングされることにより、縦列方向に平行に延び、上記ＭＯ
Ｓトランジスタの上記導電性構造（Ｌ）と上記ゲート電極（ＧＡ）とを含むワー
ドライン（Ｗ）が形成されることを特徴とするＤＲＡＭセル構成体の製造方法。 - 【請求項１３】 上記下部ソース／ドレイン領域（Ｓ／ＤＵ）は、該下部ソース／ドレイン領域
（Ｓ／ＤＵ）の一部が、上記凸部（ＶＯ）の下方に配され、上記基板（１）の表
面（Ｓ）に隣接するように形成され、 上記凸部（ＶＯ）を形成している間に、基板（１）もまたエッチングされるこ
とにより、上記ワードライン（Ｗ）に対して横切るように延びる隔離溝（Ｇ１）
が形成され、上記隔離溝（Ｇ１）を横切るように互いに隣り合う上記下部ソース
／ドレイン領域（Ｓ／ＤＵ）は、隔離溝により互いから隔離されており、 上記基板（１）において、２つの隣り合う隔離溝（Ｇ１）の間に、上記コンデ
ンサのキャパシタ絶縁体（ＫＤ）が配されて、凹部（Ｖ）の上部領域における上
記下部ソース／ドレイン領域（Ｓ／ＤＵ）の部分に隣接する上記コンデンサのス
トレージノード（Ｋ）が満たされた凹部（Ｖ）が配され、 上記コンデンサの形成後、上記ワードライン（Ｗ）は、上記第４のストリップ
タイプマスク（Ｍ４）を用いて、上記隔離溝（Ｇ１）に対して横切るように延び
、上記凹部（Ｖ）の上部領域を切り取り、上記ストレージノード（Ｋ）が、上記
凹部（Ｖ）の上部領域において関連する上記下部ソース／ドレイン領域（Ｓ／Ｄ
Ｕ）に隣接するように上記凹部（Ｖ）に対してオフセット配置された、さらなる
隔離溝（Ｇ２）が形成されるようにして形成されることを特徴とする請求項１２
に記載のＤＲＡＭセル構成体の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19929211A DE19929211B4 (de) | 1999-06-25 | 1999-06-25 | Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung |
| DE19929211.6 | 1999-06-25 | ||
| PCT/DE2000/001740 WO2001001481A1 (de) | 1999-06-25 | 2000-05-29 | Mos-transistor sowie dram-zellenanordnung und verfahren zu deren herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003503853A true JP2003503853A (ja) | 2003-01-28 |
| JP4064107B2 JP4064107B2 (ja) | 2008-03-19 |
Family
ID=7912564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001506607A Expired - Fee Related JP4064107B2 (ja) | 1999-06-25 | 2000-05-29 | Ｍｏｓトランジスタ、ｄｒａｍセル構成体、およびｍｏｓトランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6521935B2 (ja) |
| JP (1) | JP4064107B2 (ja) |
| DE (1) | DE19929211B4 (ja) |
| TW (1) | TW472397B (ja) |
| WO (1) | WO2001001481A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009096470A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
| US8476132B2 (en) | 2008-01-29 | 2013-07-02 | Unisantis Electronics Singapore Pte Ltd. | Production method for semiconductor device |
| JP5258120B2 (ja) * | 2008-01-29 | 2013-08-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002237575A (ja) | 2001-02-08 | 2002-08-23 | Sharp Corp | 半導体装置及びその製造方法 |
| DE10125967C1 (de) * | 2001-05-29 | 2002-07-11 | Infineon Technologies Ag | DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| DE10204871A1 (de) * | 2002-02-06 | 2003-08-21 | Infineon Technologies Ag | Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren |
| DE10226660A1 (de) * | 2002-06-14 | 2004-01-08 | Infineon Technologies Ag | Flächenoptimierte Arrayanordnung für DRAM-Speicherzellen |
| DE10232001A1 (de) * | 2002-07-15 | 2004-02-05 | Infineon Technologies Ag | Verfahren zur Herstellung eines integrierten Halbleiterspeichers |
| DE10232002B4 (de) * | 2002-07-15 | 2008-12-11 | Qimonda Ag | Verfahren zur selbstjustierten selektiven Kontaktierung von Gate-Elektroden vertikaler Transistoren eines integrierten Halbleiterspeichers und integrierter Halbleiterspeicher |
| US7288809B1 (en) | 2003-12-16 | 2007-10-30 | Spansion Llc | Flash memory with buried bit lines |
| US7473596B2 (en) | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
| TWI455314B (zh) * | 2011-01-03 | 2014-10-01 | Inotera Memories Inc | 具有浮置體的記憶體結構及其製法 |
| KR20220010674A (ko) | 2020-07-17 | 2022-01-26 | 삼성전자주식회사 | 반도체 소자 |
| CN116234300B (zh) * | 2022-03-18 | 2024-02-20 | 北京超弦存储器研究院 | 动态存储单元及动态存储装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227660A (en) * | 1987-11-09 | 1993-07-13 | Hitachi, Ltd. | Semiconductor device |
| JPH01227468A (ja) * | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5252849A (en) * | 1992-03-02 | 1993-10-12 | Motorola, Inc. | Transistor useful for further vertical integration and method of formation |
| US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
| DE4434725C1 (de) * | 1994-09-28 | 1996-05-30 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19723936A1 (de) * | 1997-06-06 | 1998-12-10 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US6072209A (en) * | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| DE59814170D1 (de) * | 1997-12-17 | 2008-04-03 | Qimonda Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19811882A1 (de) * | 1998-03-18 | 1999-09-23 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
-
1999
- 1999-06-25 DE DE19929211A patent/DE19929211B4/de not_active Expired - Fee Related
-
2000
- 2000-05-29 WO PCT/DE2000/001740 patent/WO2001001481A1/de active Application Filing
- 2000-05-29 JP JP2001506607A patent/JP4064107B2/ja not_active Expired - Fee Related
- 2000-06-23 TW TW089112432A patent/TW472397B/zh not_active IP Right Cessation
-
2001
- 2001-12-26 US US10/027,524 patent/US6521935B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009096470A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
| WO2009096002A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
| US8476132B2 (en) | 2008-01-29 | 2013-07-02 | Unisantis Electronics Singapore Pte Ltd. | Production method for semiconductor device |
| JP5258120B2 (ja) * | 2008-01-29 | 2013-08-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6521935B2 (en) | 2003-02-18 |
| US20020096699A1 (en) | 2002-07-25 |
| DE19929211A1 (de) | 2001-01-04 |
| TW472397B (en) | 2002-01-11 |
| WO2001001481A1 (de) | 2001-01-04 |
| JP4064107B2 (ja) | 2008-03-19 |
| DE19929211B4 (de) | 2005-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7329916B2 (en) | DRAM cell arrangement with vertical MOS transistors | |
| KR910009786B1 (ko) | 반도체 메모리장치 및 제법 | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| JP4149498B2 (ja) | 集積回路装置およびその製造方法 | |
| US8384152B2 (en) | Semiconductor device having trench gate VDMOSFET and method of manufacturing the same | |
| JP3583982B2 (ja) | デュアル・ゲート電界効果トランジスタの製造方法 | |
| US20010039091A1 (en) | Non-volatile semiconductor memory device having vertical transistors and fabrication method therefor | |
| JP2004538660A (ja) | トレンチキャパシタ、縦型選択トランジスタ、および、それらの間に形成された環状接触領域を備えた、メモリーセル | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JP2003503853A (ja) | Ｍｏｓトランジスタ、ｄｒａｍセル構成体、ｍｏｓトランジスタの製造方法、およびｄｒａｍセル構成体の製造方法 | |
| KR100415975B1 (ko) | 전계 효과 제어 트랜지스터 및 그의 제조 방법 | |
| US6940129B2 (en) | Double gate MOS transistors | |
| US6504200B2 (en) | DRAM cell configuration and fabrication method | |
| JP2009094484A (ja) | 半導体装置および半導体装置の製造方法 | |
| TW200406044A (en) | Floating gate memory structures and fabrication methods | |
| JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
| JP3665614B2 (ja) | Ｄｒａｍセル装置の製法 | |
| CN113053943B (zh) | 半导体结构及其形成方法 | |
| JPS6276563A (ja) | 不揮発性半導体記憶装置 | |
| JP3764177B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR19990006541A (ko) | 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법 | |
| KR100487852B1 (ko) | 하나 이상의 커패시터 및 이것에 접속된 하나 이상의트랜지스터를 구비한 회로 장치 | |
| KR100466688B1 (ko) | 부동체 효과가 없는 ｓｏｉ ｄｒａｍ | |
| US6593614B1 (en) | Integrated circuit configuration having at least one transistor and one capacitor, and method for fabricating it | |
| JP3685997B2 (ja) | 集積回路装置に適した凹部を備えた基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060508 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071030 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |