JPS6276563A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6276563A JPS6276563A JP21575885A JP21575885A JPS6276563A JP S6276563 A JPS6276563 A JP S6276563A JP 21575885 A JP21575885 A JP 21575885A JP 21575885 A JP21575885 A JP 21575885A JP S6276563 A JPS6276563 A JP S6276563A
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- impurity
- region
- memory device
- floating gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は小面積化を可能とする浮遊ゲート型不揮発性半
導体記ｍ装置に関する。
導体記ｍ装置に関する。
［従来の技術］
従来のＦＡＭＯ８型の浮遊ゲートを用いた不揮発性半導
体記憶装置では、個々の記憶素子を構成するソース、チ
ャンネル、ドレイン、浮遊ゲート、制御ゲート等は半導
体基板の表面に横方向に配列されて形成されている。こ
のために半導体基板上の１個の記憶素子の占める面積が
大きく高集積化に難点があった。
体記憶装置では、個々の記憶素子を構成するソース、チ
ャンネル、ドレイン、浮遊ゲート、制御ゲート等は半導
体基板の表面に横方向に配列されて形成されている。こ
のために半導体基板上の１個の記憶素子の占める面積が
大きく高集積化に難点があった。
［本発明によって解決される問題点］
本発明は集積度の高い不揮発性半導体記憶装置を提供す
ることを目的とする。
ることを目的とする。
［問題点を解決するための手段］
本発明の不揮発性半導体記憶装置は、表面部に作動層を
もつ第１導電型の半導体基板と、該半導体基板の内部に
埋め込まれ、該作ｖＪ層の下方に形成されたドレイン領
域およびソース領域の一方となる第２導電型の不純物埋
込層と、該作動層の表面から該不純物埋込層の内部に達
する縦方向に伸びる絶縁物隔壁と、 該絶縁物隔壁に接し、該不純物埋込層と対応する該作動
層の表面部に形成された該ドレイン領域および該ソース
領域の他方となる第２導電型の不純物領域と、 該不純物埋込層および該不純物領域の間の該作ａｍ内に
縦方向に形成されるチャンネルｆＲ１ｉＩｔと一定厚さ
の絶縁膜を隔てて該絶縁物隔壁内に縦方向に形成された
浮遊ゲートと、該浮遊ゲートと一定厚さの絶縁膜を隔て
て該絶縁物隔壁内に形成された制御ゲートとを有するこ
とを特徴とするものである。
もつ第１導電型の半導体基板と、該半導体基板の内部に
埋め込まれ、該作ｖＪ層の下方に形成されたドレイン領
域およびソース領域の一方となる第２導電型の不純物埋
込層と、該作動層の表面から該不純物埋込層の内部に達
する縦方向に伸びる絶縁物隔壁と、 該絶縁物隔壁に接し、該不純物埋込層と対応する該作動
層の表面部に形成された該ドレイン領域および該ソース
領域の他方となる第２導電型の不純物領域と、 該不純物埋込層および該不純物領域の間の該作ａｍ内に
縦方向に形成されるチャンネルｆＲ１ｉＩｔと一定厚さ
の絶縁膜を隔てて該絶縁物隔壁内に縦方向に形成された
浮遊ゲートと、該浮遊ゲートと一定厚さの絶縁膜を隔て
て該絶縁物隔壁内に形成された制御ゲートとを有するこ
とを特徴とするものである。
即ち本発明の不揮発性半導体記憶装置は個々の記憶素子
を構成するドレイン、チャンネル、ソース、浮遊ゲート
、制御ゲートが半導体基板の厚さ方向即ち縦方向に配設
されている。このために記憶素子の集積密度が高くなる
。
を構成するドレイン、チャンネル、ソース、浮遊ゲート
、制御ゲートが半導体基板の厚さ方向即ち縦方向に配設
されている。このために記憶素子の集積密度が高くなる
。
本発明の不揮発性半導体記憶装置を構成する４く導体基
板はＰ型、Ｎ型のいずれでもよく、半導体基板の型を本
発明では第１導電型と称する。
板はＰ型、Ｎ型のいずれでもよく、半導体基板の型を本
発明では第１導電型と称する。
この半導体基板の表面部は作動層を構成する。
この作動層は半導体基板自体の表面部で構成してもまた
、同じ第１導電型のエピタキシャル居で形成してもよい
。作動層のＩｆさは２〜１０μ。その不純物濃度は１Ｘ
１０ ’ ５〜５ｘ１０ ’ ６ｃｍ−３程度のもので
ある。
、同じ第１導電型のエピタキシャル居で形成してもよい
。作動層のＩｆさは２〜１０μ。その不純物濃度は１Ｘ
１０ ’ ５〜５ｘ１０ ’ ６ｃｍ−３程度のもので
ある。
第２導電型の不純物埋込層は半導体基板の内部、作動層
の下方に形成される。ここで第２導電型とは第１導電型
と対象をなす導電型の意味である。
の下方に形成される。ここで第２導電型とは第１導電型
と対象をなす導電型の意味である。
即ち第１導電型がＰ型の場合に第２導電型はＮ型となる
。
。
絶縁物隔壁は作動層の表面から不純物埋込層にまで達す
るもので、実質上作動層を各作動領域に区画する。
るもので、実質上作動層を各作動領域に区画する。
浮遊ゲート及び制御ゲートはこの絶縁物隔壁の中に形成
されている。浮遊ゲートはチャンネル領域が形成される
作動領域部から一定厚さく５００〜ｉ ｏｏｏ人）の絶
縁膜を隔てた縦方向に伸びる板状のものである。なお、
浮遊グー１−と半導体基板との間の絶縁物膜の厚さを、
トンネル効果の生じる程度の厚さく酸化物の場合７０〜
２００人）とすることによりＥＥＰＲＯＭとすることが
できる。この浮遊グー１−は通常多結晶シリコンで形成
される。
されている。浮遊ゲートはチャンネル領域が形成される
作動領域部から一定厚さく５００〜ｉ ｏｏｏ人）の絶
縁膜を隔てた縦方向に伸びる板状のものである。なお、
浮遊グー１−と半導体基板との間の絶縁物膜の厚さを、
トンネル効果の生じる程度の厚さく酸化物の場合７０〜
２００人）とすることによりＥＥＰＲＯＭとすることが
できる。この浮遊グー１−は通常多結晶シリコンで形成
される。
浮遊ゲートのその隣りにある作動領域と反対側の部分の
絶縁物隔壁内に制御ゲートが形成されている。この制御
ゲートも通常多結晶シリコンで形成される。
絶縁物隔壁内に制御ゲートが形成されている。この制御
ゲートも通常多結晶シリコンで形成される。
１個の作動領域に対して２個、４個等の複数個の浮遊ゲ
ート、制御ゲートを設けることができる。
ート、制御ゲートを設けることができる。
各浮遊ゲート、制御ゲートは縦方向に並列して配列する
ことが必要である。
ことが必要である。
絶縁物隔壁に接し、かつ不純物埋込層の上方の作動領域
表面部分にソース領域、ドレイン領域の他方となる不純
物領域が形成される。この不純物領域と不純物埋込層の
間で浮遊ゲートに隣接した作ｖＪｇ（作動領域）にチャ
ンネル領域が形成される。
表面部分にソース領域、ドレイン領域の他方となる不純
物領域が形成される。この不純物領域と不純物埋込層の
間で浮遊ゲートに隣接した作ｖＪｇ（作動領域）にチャ
ンネル領域が形成される。
又不純物埋込層と基板表面との導電性を確保するために
、チャンネル領域以外の作動層（作動領域）の部分ある
いは絶縁物隔壁内に基板表面より不純物埋込層に達する
導電柱を設けることができる。この導電柱は多結晶シリ
コンで構成でさ−る１、なお、１個の作動領域に複数子
の記憶素子を形成する場合には作動領域の表面部に形成
されている不純物領域を各々チャンネルストッパで分離
する必要がある。なお作動領域の表面および各不←ｎ物
領域は絶縁物層で被覆され、この絶縁物層を貫通する部
分にアルミニウム′心極が形成される。なお、ドレイン
、ソースとなるいずれかの電極とその電極が隣接する不
純物領域との間に薄いトンネル効果が生じる程度の絶縁
膜を設番プることもできる。
、チャンネル領域以外の作動層（作動領域）の部分ある
いは絶縁物隔壁内に基板表面より不純物埋込層に達する
導電柱を設けることができる。この導電柱は多結晶シリ
コンで構成でさ−る１、なお、１個の作動領域に複数子
の記憶素子を形成する場合には作動領域の表面部に形成
されている不純物領域を各々チャンネルストッパで分離
する必要がある。なお作動領域の表面および各不←ｎ物
領域は絶縁物層で被覆され、この絶縁物層を貫通する部
分にアルミニウム′心極が形成される。なお、ドレイン
、ソースとなるいずれかの電極とその電極が隣接する不
純物領域との間に薄いトンネル効果が生じる程度の絶縁
膜を設番プることもできる。
このトンネル絶縁膜はソースとドレイン間のカットオフ
時には漏れ電流をなくし、ハイインピーダンスとなる。
時には漏れ電流をなくし、ハイインピーダンスとなる。
なお、絶縁膜としてはＳ！０２膜が一般的であるが、そ
の他△ｌ ｚ０３、Ｓｔ ３Ｎ４およびそれらの複合膜
を使用することができる。
の他△ｌ ｚ０３、Ｓｔ ３Ｎ４およびそれらの複合膜
を使用することができる。
［本発明装置の作用］
本発明の不揮発性半導体記憶装置Ａ置では、不純物埋込
層および作動領域に形成された不純物領域のいずれか一
方をソース、他方をドレインとするものである。、浮遊
ゲートへの書き込みは書き込みたい部分の浮遊ゲートに
隣接する制御グー１〜にプラス電圧を加え、かつドレイ
ン間に高電圧を付加し、アバランシェ電流を流す。そし
てアバランシェ現象で生じた励起された電子が絶縁膜を
通り抜け、浮遊ゲートに流入して蓄積される。浮遊ゲー
トはその全周囲を酸化物膜等の絶縁膜で囲まれているた
め、浮遊ゲート中の電子は逃げ出すことなく浮遊ゲート
内に保持される。すなわち不揮発性となる。
層および作動領域に形成された不純物領域のいずれか一
方をソース、他方をドレインとするものである。、浮遊
ゲートへの書き込みは書き込みたい部分の浮遊ゲートに
隣接する制御グー１〜にプラス電圧を加え、かつドレイ
ン間に高電圧を付加し、アバランシェ電流を流す。そし
てアバランシェ現象で生じた励起された電子が絶縁膜を
通り抜け、浮遊ゲートに流入して蓄積される。浮遊ゲー
トはその全周囲を酸化物膜等の絶縁膜で囲まれているた
め、浮遊ゲート中の電子は逃げ出すことなく浮遊ゲート
内に保持される。すなわち不揮発性となる。
浮遊ゲートの消去は、半導体基板表面に紫外線を照射す
ることによりなされる。この紫外線により浮遊ゲート中
の電子が励起され絶縁膜を通り抜け、浮遊ゲートが消去
される。なお、浮遊ゲートと不純物埋込層との間の絶縁
膜がトンネル効果を生じる程度の薄いものである場合に
は、消去したい浮遊ゲートに隣接するＩＩＩＩｊＩＩＩ
］ゲートのみを低い電位とし、他の制御ゲート、ソース
、ドレインおよび基板を高い電位にすることにより、低
い電位の制御グー１〜に隣接する浮遊ゲートから電子が
トンネル絶縁膜を介して流れる。これにより、浮遊ゲー
トの消去ができる。
ることによりなされる。この紫外線により浮遊ゲート中
の電子が励起され絶縁膜を通り抜け、浮遊ゲートが消去
される。なお、浮遊ゲートと不純物埋込層との間の絶縁
膜がトンネル効果を生じる程度の薄いものである場合に
は、消去したい浮遊ゲートに隣接するＩＩＩＩｊＩＩＩ
］ゲートのみを低い電位とし、他の制御ゲート、ソース
、ドレインおよび基板を高い電位にすることにより、低
い電位の制御グー１〜に隣接する浮遊ゲートから電子が
トンネル絶縁膜を介して流れる。これにより、浮遊ゲー
トの消去ができる。
［実施例１］
本発明の第１実施例の不揮発性半導体記憶装置の要部断
面を第１図〜第３図に示す。第１図および第２図は縦方
向の断面であり、第３図は第１図のＡ−Ａ矢視断面であ
る。なお、第１図および第２図は第３図のＢ−８矢視断
面図、Ｃ−Ｃ矢視断面図に相当する。この装置はＰ型シ
リコン基板１と、このシリコン基板１の一定範囲に形成
されたＮ型の不純物埋込ＩＨ２１，２２と、シリコン基
板１およびこれら不純物埋込層２１．２２の表面に形成
されたＰ型のエピタキシセル層３、このエピタキシャル
層３を各作動領域３１に区画する酸化物！Ｉ！７１等で
構成されている。酸化物壁４は一定間隔をへだでて直列
する複数の堤状に基板表面部に形成された隣り合う堤状
部の間の作動層を横切る方向に設けられた隔壁部とで構
成されている。これにより酸化物壁４により作ｔｌＪｍ
が各作ｖＪ領域３１．３２．３３に区画される。酸化物
層４内の隔Ｉｋ部内で各作ｖＪ領域に面した側と一定Ｊ
９さく４０ｏ−ｉｏｏｏ人）の酸化膜４１をへだでて浮
遊ゲ〜１−５１．５２６よび５３．５４が形成されてい
る。そして各隔壁部の中央部で両側の制御ゲート５１と
５２６よび５３と５４の間に酸化膜４２を介して制御ゲ
ート６１．６２が形成されている。
面を第１図〜第３図に示す。第１図および第２図は縦方
向の断面であり、第３図は第１図のＡ−Ａ矢視断面であ
る。なお、第１図および第２図は第３図のＢ−８矢視断
面図、Ｃ−Ｃ矢視断面図に相当する。この装置はＰ型シ
リコン基板１と、このシリコン基板１の一定範囲に形成
されたＮ型の不純物埋込ＩＨ２１，２２と、シリコン基
板１およびこれら不純物埋込層２１．２２の表面に形成
されたＰ型のエピタキシセル層３、このエピタキシャル
層３を各作動領域３１に区画する酸化物！Ｉ！７１等で
構成されている。酸化物壁４は一定間隔をへだでて直列
する複数の堤状に基板表面部に形成された隣り合う堤状
部の間の作動層を横切る方向に設けられた隔壁部とで構
成されている。これにより酸化物壁４により作ｔｌＪｍ
が各作ｖＪ領域３１．３２．３３に区画される。酸化物
層４内の隔Ｉｋ部内で各作ｖＪ領域に面した側と一定Ｊ
９さく４０ｏ−ｉｏｏｏ人）の酸化膜４１をへだでて浮
遊ゲ〜１−５１．５２６よび５３．５４が形成されてい
る。そして各隔壁部の中央部で両側の制御ゲート５１と
５２６よび５３と５４の間に酸化膜４２を介して制御ゲ
ート６１．６２が形成されている。
作動頭［３１，３２，３３の上面部にはＮ型の不純物領
域７１．７２．７３．７４が形成されている。また、１
個の作動領域内に形成された２個の不純物領域の上部に
はそれぞれＰ型不純物領域としたチャンネルストッパ７
５．７６．７７が設けられている。制御ゲート６１．６
２はそれぞれ配線パターン（図示せず）に結線され、そ
の表面に形成された保護絶縁膜４３に被覆されている。
域７１．７２．７３．７４が形成されている。また、１
個の作動領域内に形成された２個の不純物領域の上部に
はそれぞれＰ型不純物領域としたチャンネルストッパ７
５．７６．７７が設けられている。制御ゲート６１．６
２はそれぞれ配線パターン（図示せず）に結線され、そ
の表面に形成された保護絶縁膜４３に被覆されている。
不純物領域７１．７２．７３．７４は保護絶縁膜４３に
設けたコンタクト穴を介して電極（図示せず）に結線さ
れている。また、各不純物層２１．２２は酸化物層４に
縦方向に設けられた多結晶シリコンよりなる導電柱２５
．２６で基板表面部に導かれ、配線パターン゛（図示せ
ず）に結線されている。
設けたコンタクト穴を介して電極（図示せず）に結線さ
れている。また、各不純物層２１．２２は酸化物層４に
縦方向に設けられた多結晶シリコンよりなる導電柱２５
．２６で基板表面部に導かれ、配線パターン゛（図示せ
ず）に結線されている。
本実施例の不揮発性半導体記憶装置は以上のように構成
されている。
されている。
次に第４図〜第７図により本実施例の不揮発性半導体記
憶装置の製造方法を説明する。まず、第４図に示すよう
に（１００）Ｐ型のシリコン基板１（６〜８０ｃｍ）に
第五属の元素（Ａｓ、Ｐ。
憶装置の製造方法を説明する。まず、第４図に示すよう
に（１００）Ｐ型のシリコン基板１（６〜８０ｃｍ）に
第五属の元素（Ａｓ、Ｐ。
ｓｂ＞を拡散させＮ型の不純物埋込層２１．２２を所定
の領域に形成する。その後Ｐ型で１×１０’ ５ｃｍ−
３〜５ｘ１０ ’ ５ｃｍ−３のエピタキシャルＷ１３
を４〜１０μｍの厚さで成長させる。
の領域に形成する。その後Ｐ型で１×１０’ ５ｃｍ−
３〜５ｘ１０ ’ ５ｃｍ−３のエピタキシャルＷ１３
を４〜１０μｍの厚さで成長させる。
次に各領域を電気的に分離させるため、シリコン基板１
とエピタキシャル層３に溝はり後ＣＶＤ法で５ｉＯｚを
形成してアイソレーションをおこない酸化物層４を形成
する。その後約１０００℃のスチーム雰囲気中の酸化で
エピタキシャル層３の表面に０．８〜１．０μｍの熱酸
化１！（８１０２）を形成する。そして一般に用いられ
るホトリソグラフィ、エツチング手法により、制御ゲー
ト６１．６２および浮遊ゲート５１．５２．５３．５４
を形成するための溝を形成する予定領域にレジストパタ
ーンを形成し、次にこのレジストパターンをマスクとし
て反応性イオンエツチング又はイオンミリング、反応性
イオンミリング等で異方性のエツチングを行なって上記
熱酸化膜を部分的にエツチングし、引き続きエピタキシ
トル層３を選択的に異方性エツチングを行ない、エツチ
ングの底部が不純物埋込層２に到達するまでエツチング
を進め予定した溝を形成する。
とエピタキシャル層３に溝はり後ＣＶＤ法で５ｉＯｚを
形成してアイソレーションをおこない酸化物層４を形成
する。その後約１０００℃のスチーム雰囲気中の酸化で
エピタキシャル層３の表面に０．８〜１．０μｍの熱酸
化１！（８１０２）を形成する。そして一般に用いられ
るホトリソグラフィ、エツチング手法により、制御ゲー
ト６１．６２および浮遊ゲート５１．５２．５３．５４
を形成するための溝を形成する予定領域にレジストパタ
ーンを形成し、次にこのレジストパターンをマスクとし
て反応性イオンエツチング又はイオンミリング、反応性
イオンミリング等で異方性のエツチングを行なって上記
熱酸化膜を部分的にエツチングし、引き続きエピタキシ
トル層３を選択的に異方性エツチングを行ない、エツチ
ングの底部が不純物埋込層２に到達するまでエツチング
を進め予定した溝を形成する。
次にレジストパターンを除去して溝内部を１０００℃〜
１０５０℃のドライ酸素中で熱酸化し、溝の内壁面と底
面を５００〜１０００人酸化し、次にこの熱酸化膜を除
去する。この酸化、除去を行なうことによって反応性イ
オンエツチングでの汚れ、エツチング面の荒れを除去し
、引き続き形成する予定の熱酸化膜の絶縁耐圧の向上及
び熱安定性が１ｑられる。上記のように熱酸化膜を除去
した後、再酸化を１０００℃〜１０５０℃のドライ酸素
中で行ない溝の内壁面と側面に５００〜１０００人の熱
酸化Ｉｔ！Ｊ４１（第５図）を形成する。これにより作
り領域３１．３２．３３（第５図）が区画される。
１０５０℃のドライ酸素中で熱酸化し、溝の内壁面と底
面を５００〜１０００人酸化し、次にこの熱酸化膜を除
去する。この酸化、除去を行なうことによって反応性イ
オンエツチングでの汚れ、エツチング面の荒れを除去し
、引き続き形成する予定の熱酸化膜の絶縁耐圧の向上及
び熱安定性が１ｑられる。上記のように熱酸化膜を除去
した後、再酸化を１０００℃〜１０５０℃のドライ酸素
中で行ない溝の内壁面と側面に５００〜１０００人の熱
酸化Ｉｔ！Ｊ４１（第５図）を形成する。これにより作
り領域３１．３２．３３（第５図）が区画される。
次にＬＰＣＶＤ法により全面にひ素又はリンを多聞に含
むＮ小型多結晶シリコン基板を熱酸化膜４１が形成され
た溝が埋まるように堆積する。この状態を第５図に示す
。
むＮ小型多結晶シリコン基板を熱酸化膜４１が形成され
た溝が埋まるように堆積する。この状態を第５図に示す
。
次に、反応性イオンエツチング等により作動領域３１．
３２．３３の表面に形成した熱酸化Ｆ！４１等の表面が
部分的に現われるまで上面の多結晶シリコン層をエッチ
バッグ法により除去する。引き続き上記の溝を形成した
方法と同様の方法で多結晶シリコン層５をエツチングし
て第２の溝６０および導電柱２５．２６を形成するため
の穴（図示せず）を形成する。これにより浮遊ゲート５
１．５２．５３．５４が形成される。次に、形成された
穴の部分を再び上記と同様に溝６０の表面を酸化して熱
酸化膜４２を形成する。この状態を第６図に示す。引続
きＳ電柱となる領域の底面の熱酸化膜を（他の部分をレ
ジストでおおい）除去する。
３２．３３の表面に形成した熱酸化Ｆ！４１等の表面が
部分的に現われるまで上面の多結晶シリコン層をエッチ
バッグ法により除去する。引き続き上記の溝を形成した
方法と同様の方法で多結晶シリコン層５をエツチングし
て第２の溝６０および導電柱２５．２６を形成するため
の穴（図示せず）を形成する。これにより浮遊ゲート５
１．５２．５３．５４が形成される。次に、形成された
穴の部分を再び上記と同様に溝６０の表面を酸化して熱
酸化膜４２を形成する。この状態を第６図に示す。引続
きＳ電柱となる領域の底面の熱酸化膜を（他の部分をレ
ジストでおおい）除去する。
つづいて第７図に示すように溝６０および穴を埋めるよ
うにしてＮ 型の第２多結晶シリコン層６を形成づる。
うにしてＮ 型の第２多結晶シリコン層６を形成づる。
そしてこの第２多結晶シリコン層６を部分的にエツチン
グ除去して、制御ゲート６１．６２、Ｓ電柱２５．２６
（第２図）および配線パターン（図示せず）を形成する
。そしてＮ＋の不純物領域７１．７２．７３．７４を形
成するため不純物を所定領域にイオン注入で形成する。
グ除去して、制御ゲート６１．６２、Ｓ電柱２５．２６
（第２図）および配線パターン（図示せず）を形成する
。そしてＮ＋の不純物領域７１．７２．７３．７４を形
成するため不純物を所定領域にイオン注入で形成する。
次に配線パターン等の表面に３ｔＱ２を堆積して保護絶
縁膜４３を形成する。その後電気的接続をとるためのコ
ンタクト穴を形成する。
縁膜４３を形成する。その後電気的接続をとるためのコ
ンタクト穴を形成する。
次いでコンタクト穴の部分に一般に用いられるアルミ蒸
着層を形成し、ホトリソグラフィー、エツチングにより
配線層を含む電極８１１．８２．８３．８４（第１図）
を形成する。このようにして第１図に示す木実２例の不
揮発性半導体記憶装置を製造する。
着層を形成し、ホトリソグラフィー、エツチングにより
配線層を含む電極８１１．８２．８３．８４（第１図）
を形成する。このようにして第１図に示す木実２例の不
揮発性半導体記憶装置を製造する。
また第２の溝６０の形成を行なう前に所謂選択酸化法（
ＬＯＣＯ８法）等により表面の平滑化を行なうとともに
、本実施例では示さなかった所謂通常のＭＯＳ ｔ−ラ
ンジスタをエピタキシャル層３領域に形成することもで
きる。
ＬＯＣＯ８法）等により表面の平滑化を行なうとともに
、本実施例では示さなかった所謂通常のＭＯＳ ｔ−ラ
ンジスタをエピタキシャル層３領域に形成することもで
きる。
以上のように形成した装置は本実施例では所謂ＥＰＲＯ
Ｍとして使用される。
Ｍとして使用される。
本実施例の動作の一例を第８図に示す。この第８図は書
き込み動作を示すもので、出き込みたい浮遊ゲート５３
の部分に容量結合している制御ゲ−ト６２にプラス（＋
）電圧を加える。そして浮遊ゲート５３の対応する８３
に（十）電圧を印加し、ソース２２はアースする。これ
により、浮遊ゲート５３に隣接する作動領域３２の不純
物領域７３で形成されたドレインに７バランシエ電流が
流れ、アバランシェ電流を構成する一部の励起された電
子が熱酸化膜４１を通り、浮遊ゲート５３に流れ込み電
子が蓄積され浮遊ゲートが形成される。
き込み動作を示すもので、出き込みたい浮遊ゲート５３
の部分に容量結合している制御ゲ−ト６２にプラス（＋
）電圧を加える。そして浮遊ゲート５３の対応する８３
に（十）電圧を印加し、ソース２２はアースする。これ
により、浮遊ゲート５３に隣接する作動領域３２の不純
物領域７３で形成されたドレインに７バランシエ電流が
流れ、アバランシェ電流を構成する一部の励起された電
子が熱酸化膜４１を通り、浮遊ゲート５３に流れ込み電
子が蓄積され浮遊ゲートが形成される。
本実施例の場合、ドレインとソースとの間にＮチャンネ
ルが形成され、ドレインとソースとの間の導通がなされ
る。浮遊ゲート５３に電子が書き込まれていると、Ｎチ
ャンネルが形成されにくい。
ルが形成され、ドレインとソースとの間の導通がなされ
る。浮遊ゲート５３に電子が書き込まれていると、Ｎチ
ャンネルが形成されにくい。
すなわちしきい値が高くなる。制御ゲートに電子が注入
されていない場合はＮチャンネルが形成されやすく、い
わゆるしきい値が低い。このしきい値の高い低いにより
Ｏレベルおよびルベルの記憶が可能となる。
されていない場合はＮチャンネルが形成されやすく、い
わゆるしきい値が低い。このしきい値の高い低いにより
Ｏレベルおよびルベルの記憶が可能となる。
本実施例のＥＰＲＯＭを消去するには、制御ゲートに紫
外線とかＸ線を照射し、紫外線、Ｘ線で制御ゲート中の
電子を励起して制御ゲートより電子を逃し、ｉ制御ゲー
トを消去できる。なお、この場合電気的に制御ゲートの
消去はできない。
外線とかＸ線を照射し、紫外線、Ｘ線で制御ゲート中の
電子を励起して制御ゲートより電子を逃し、ｉ制御ゲー
トを消去できる。なお、この場合電気的に制御ゲートの
消去はできない。
（実施例２）
本発明の第２実論例の不揮発性半導体記憶装置の要部縦
断面図を第９図に示す。なお、この実施例の不揮発性半
導体記憶装置は第１実施例の不揮発性半導体記憶装置と
大部分同一の構造をもち、第９図は第１実施例の第１図
に相当する。また、図面上では本第２実施例の図面とし
て、第１実施例の第２図、第３図をそのまま使用できる
。
断面図を第９図に示す。なお、この実施例の不揮発性半
導体記憶装置は第１実施例の不揮発性半導体記憶装置と
大部分同一の構造をもち、第９図は第１実施例の第１図
に相当する。また、図面上では本第２実施例の図面とし
て、第１実施例の第２図、第３図をそのまま使用できる
。
第２実施例では、各不純物理込唐２１．２２と各浮遊ゲ
ートの境界にある酸化物層を７０〜２００人のトンネル
電流が流れる程度の酸化物の厚さいわゆるトンネル酸化
膜４７１としたものである。
ートの境界にある酸化物層を７０〜２００人のトンネル
電流が流れる程度の酸化物の厚さいわゆるトンネル酸化
膜４７１としたものである。
このトンネル酸化膜４４の形成は、上記した第１実施例
の熱酸化膜４１が形成された後、反応性イオンエツチン
グで異方性エツチングにより溝の底面の酸化膜部分のみ
をエツチング除去する。そして不純物埋込層２１．２２
が表出した表面にアルゴンで希釈したドライ酸素中で酸
化し、７０〜２００大のトンネル酸化膜４４を形成する
ものである。
の熱酸化膜４１が形成された後、反応性イオンエツチン
グで異方性エツチングにより溝の底面の酸化膜部分のみ
をエツチング除去する。そして不純物埋込層２１．２２
が表出した表面にアルゴンで希釈したドライ酸素中で酸
化し、７０〜２００大のトンネル酸化膜４４を形成する
ものである。
本実施例の不揮発性半導体記憶装置はトンネル酸化膜４
４を通して電子を浮遊ゲート５１．５２．５３．５４か
ら流出できるためＥＥＰＲＯＭとなる。
４を通して電子を浮遊ゲート５１．５２．５３．５４か
ら流出できるためＥＥＰＲＯＭとなる。
［発明の効果コ
本発明の不揮発性半導体記憶装置ではソースおよびドレ
インの一方を半導体基板の内部に埋め込んだ不純物埋込
層として構成し、ソース、チャンネルおよびドレインを
基板の縦（深さ）方向に形成している。また、制御ゲー
トおよび浮遊ゲートも縦方向に形成されている。このた
め記憶素子の集積密度が高い。
インの一方を半導体基板の内部に埋め込んだ不純物埋込
層として構成し、ソース、チャンネルおよびドレインを
基板の縦（深さ）方向に形成している。また、制御ゲー
トおよび浮遊ゲートも縦方向に形成されている。このた
め記憶素子の集積密度が高い。
第１図、第２図および第３図は本発明の第１実施例の不
揮発性半導体記憶装置を示し、第１図および第２図は夫
々その要部１断面図、第３図は第１図のＡ−Ａ矢視断面
図、第４図ないし第７図は第１実施例の不揮発性半導体
記憶装置を製造するときの主要工程ごとの装置の要部を
示す断面図であり、第４図はエピタキシャル層を形成し
た時の断面図、第５図は浮遊ゲートを形成するための多
結晶シリコン層を形成したときの断面図、第６図は制御
Ｉｌゲートを形成するための第２の溝を形成したときの
断面図、第７図は第２の溝に第２の多結晶シリコン層を
形成したときの断面図、第８図は第１実施例の不揮発性
半導体記憶装置の作動状態にあける書き込み時の配線を
示す断面図、第９図は第２実施例の不揮発性半導体記憶
装置の要部縦断面図である。 １・・・基板 ２１．２２・・・不純物埋込層
２５．２６・・・導電柱 ３・・・エピタキシャル層
３１．３２．３３・・・作動領域 ４・・・酸化物層 ４４・・・トンネル酸化膜５１
．５２．５３．５４・・・浮遊ゲート６１．６２、・・
・制御ゲート ７１．７２．７３．７４・・・不純物領域７５．７６．
７７・・・チャンネルストツバ第′図 ７３ 第７図 第８図
揮発性半導体記憶装置を示し、第１図および第２図は夫
々その要部１断面図、第３図は第１図のＡ−Ａ矢視断面
図、第４図ないし第７図は第１実施例の不揮発性半導体
記憶装置を製造するときの主要工程ごとの装置の要部を
示す断面図であり、第４図はエピタキシャル層を形成し
た時の断面図、第５図は浮遊ゲートを形成するための多
結晶シリコン層を形成したときの断面図、第６図は制御
Ｉｌゲートを形成するための第２の溝を形成したときの
断面図、第７図は第２の溝に第２の多結晶シリコン層を
形成したときの断面図、第８図は第１実施例の不揮発性
半導体記憶装置の作動状態にあける書き込み時の配線を
示す断面図、第９図は第２実施例の不揮発性半導体記憶
装置の要部縦断面図である。 １・・・基板 ２１．２２・・・不純物埋込層
２５．２６・・・導電柱 ３・・・エピタキシャル層
３１．３２．３３・・・作動領域 ４・・・酸化物層 ４４・・・トンネル酸化膜５１
．５２．５３．５４・・・浮遊ゲート６１．６２、・・
・制御ゲート ７１．７２．７３．７４・・・不純物領域７５．７６．
７７・・・チャンネルストツバ第′図 ７３ 第７図 第８図
Claims (3)
- （１）表面部に作動層をもつ第１導電型の半導体基板と
、 該半導体基板の内部に埋め込まれ、該作動層の下方に形
成されたドレイン領域およびソース領域の一方となる第
２導電型の不純物埋込層と、該作動層の表面から該不純
物埋込層の内部に達する縦方向に伸びる絶縁物隔壁と、 該絶縁物隔壁に接し、該不純物埋込層と対応する該作動
層の表面部に形成された該ドレイン領域および該ソース
領域の他方となる第２導電型の不純物領域と、 該不純物埋込層および該不純物領域の間の該作動層内に
縦方向に形成されるチャンネル領域と一定厚さの絶縁膜
を隔てて該絶縁物隔壁内に縦方向に形成された浮遊ゲー
トと、該浮遊ゲートと一定厚さの絶縁膜を隔てて該絶縁
物隔壁内に形成された制御ゲートとを有することを特徴
とする不揮発性半導体記憶装置。 - （２）浮遊ゲートと半導体基板との間はトンネル効果を
生じる程度の厚さの絶縁膜で隔てられている特許請求の
範囲第１項記載の不揮発性半導体記憶装置 - （３）チャンネル領域を除く作動層には該作動領域の表
面と不純物埋込層の間を電気的に接続する他結晶シリコ
ンよりなる導電柱が形成されている特許請求の範囲第１
項記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21575885A JPS6276563A (ja) | 1985-09-28 | 1985-09-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21575885A JPS6276563A (ja) | 1985-09-28 | 1985-09-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276563A true JPS6276563A (ja) | 1987-04-08 |
| JPH0574949B2 JPH0574949B2 (ja) | 1993-10-19 |
Family
ID=16677738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21575885A Granted JPS6276563A (ja) | 1985-09-28 | 1985-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276563A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269363A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS63284867A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体記憶装置 |
| US5049956A (en) * | 1989-07-13 | 1991-09-17 | Kabushiki Kaisha Toshiba | Memory cell structure of semiconductor memory device |
| EP0485018A2 (en) * | 1990-11-08 | 1992-05-13 | Koninklijke Philips Electronics N.V. | Electrically erasable and programmable read only memory with trench structure |
| US5258634A (en) * | 1991-05-17 | 1993-11-02 | United Microelectronics Corporation | Electrically erasable read only memory cell array having elongated control gate in a trench |
| EP0601747A2 (en) * | 1992-11-26 | 1994-06-15 | Nec Corporation | Nonvolatile memory device and method for manufacturing same |
| US5350937A (en) * | 1991-10-08 | 1994-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile memory device having a floating gate |
| US5675161A (en) * | 1995-03-28 | 1997-10-07 | Thomas; Mammen | Channel accelerated tunneling electron cell, with a select region incorporated, for high density low power applications |
| KR100490654B1 (ko) * | 1997-12-30 | 2006-08-18 | 주식회사 하이닉스반도체 | 수직형이이피롬셀및그제조방법 |
| JP2006521024A (ja) * | 2003-03-20 | 2006-09-14 | フリースケール セミコンダクター インコーポレイテッド | 多ビット不揮発性記憶デバイス及びその形成方法 |
-
1985
- 1985-09-28 JP JP21575885A patent/JPS6276563A/ja active Granted
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269363A (ja) * | 1986-05-19 | 1987-11-21 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS63284867A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体記憶装置 |
| US5049956A (en) * | 1989-07-13 | 1991-09-17 | Kabushiki Kaisha Toshiba | Memory cell structure of semiconductor memory device |
| EP0485018A2 (en) * | 1990-11-08 | 1992-05-13 | Koninklijke Philips Electronics N.V. | Electrically erasable and programmable read only memory with trench structure |
| KR100247258B1 (ko) * | 1990-11-08 | 2000-03-15 | 요트.게.아. 롤페즈 | Eeprom 셀 |
| US5258634A (en) * | 1991-05-17 | 1993-11-02 | United Microelectronics Corporation | Electrically erasable read only memory cell array having elongated control gate in a trench |
| US5350937A (en) * | 1991-10-08 | 1994-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile memory device having a floating gate |
| US5633519A (en) * | 1991-10-08 | 1997-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Non-volatile floating gate semiconductor device |
| EP0601747A3 (en) * | 1992-11-26 | 1995-01-18 | Nippon Electric Co | Non-volatile semiconductor device and method of manufacture. |
| EP0601747A2 (en) * | 1992-11-26 | 1994-06-15 | Nec Corporation | Nonvolatile memory device and method for manufacturing same |
| US5675161A (en) * | 1995-03-28 | 1997-10-07 | Thomas; Mammen | Channel accelerated tunneling electron cell, with a select region incorporated, for high density low power applications |
| KR100490654B1 (ko) * | 1997-12-30 | 2006-08-18 | 주식회사 하이닉스반도체 | 수직형이이피롬셀및그제조방법 |
| JP2006521024A (ja) * | 2003-03-20 | 2006-09-14 | フリースケール セミコンダクター インコーポレイテッド | 多ビット不揮発性記憶デバイス及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574949B2 (ja) | 1993-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |