KR20080061259A - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
(과제)
용량 접합에 의해 전하 축적부에 대향하는 실리콘 기판 부분에 전계를 발생시킴과 함께, 당해 부분의 임계값 전압을 낮춤으로써 충분한 채널 전류를 얻는다.
(해결 수단)
대(臺) 형상의 스텝부 (21b) 가 형성된 반도체 기판 (21) 과, 제 1 웰 (32) 과, 스텝부 상에 게이트 산화막 (36) 을 개재시켜 설치된 게이트 전극 (38) 과, 불순물 확산 영역 (28) 과, 제 2 웰 (34a 및 34b) 과, 전하 축적부 (40) 를 구비하여 구성된다. 제 1 웰은, 스텝부 상면의 표층 영역에 형성된 제 1 도전형 영역이다. 제 2 웰은, 제 1 웰과 불순물 확산 영역 사이에, 평탄 영역의 불순물 확산 영역에 인접하는 영역으로부터 스텝부 측면의 표층 영역에 걸쳐서 형성된 제 1 웰보다 불순물 농도가 낮은 제 1 도전형 영역이다. 전하 축적부는, 제어 전극을 사이에 두는 위치에, 보텀 산화막 (42a), 전하 축적막 (44a), 톱 산화막 (46a) 및 플로팅 전극 (48a) 을 순차로 적층하여 구성되어 있다.
반도체 기억 장치, SONOS, 스텝부, 전하 축적막
Description
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래 이용되고 있는 반도체 기억 장치에는, SONOS (Silicon/Oxide/Nitride/Oxide/Silicon) 구조의 반도체 불휘발성 메모리가 있다 (예를 들어, 특허 문헌 1 참조).
도 9 를 참조하여, 특허 문헌 1 에 개시되어 있는, 종래의 SONOS 구조의 반도체 불휘발성 메모리 (이하, SONOS 메모리라고 하는 경우도 있다) 에 대해 설명한다. 도 9 는, 종래의 SONOS 메모리에 대해 설명하기 위한 개략적인 단면도이며, 1 개의 메모리 셀을 나타내고 있다.
SONOS 메모리 (110) 는, 소자 분리 영역 (도시를 생략한다) 으로 분리된, 액티브 영역 (124) 의 실리콘 기판 (120) 상에 순차로 형성된, 터널 산화막이라고도 하는 보텀 산화막 (142), 전하 축적막 (144), 및 블로킹 산화막이라고도 하는 톱 산화막 (146) 을 구비하고 있다.
이 SONOS 메모리 (110) 는, 추가로 톱 산화막 (146) 상에 게이트 전극 (138) 을 구비하고 있다. 실리콘 기판 (120) 의 표층 영역 중, 게이트 전극 (138) 을 사이에 두는 영역에는, 제 1 및 제 2 불순물 확산 영역 (128a 및 128b) 이 형성되어 있다. 이 제 1 및 제 2 불순물 확산 영역 (128a 및 128b) 은, 각각 소스 및 드레인, 또는 드레인 및 소스 각각으로서 기능한다. 이하의 설명에서는, 제 1 불순물 확산 영역 (128a) 을 드레인으로 하고, 제 2 불순물 확산 영역 (128b) 을 소스로 하여 이용하는 예에 대해 설명한다. 또한, 드레인 및 소스를, 각각 제 1 및 제 2 불순물 확산 영역 (128a 및 128b) 과 동일한 부호를 붙여 각각 설명한다.
전하 축적막 (144) 에 대한 전자의 주입은, 소스 (128b) 및 실리콘 기판 (120) 을 접지하고, 게이트 전극 (138) 및 드레인 (128a) 에 정전압을 인가함으로써 실시한다. 이 때, 실리콘 기판 (120) 의 게이트 전극 (138) 하의 영역에 형성되는 채널을 주행해 온 전자가, 드레인 (128a) 근방의 횡방향의 강한 전계에 의해, 고에너지 상태, 즉 핫 일렉트론이 된다. 이 핫 일렉트론이, 게이트 전극 (138) 과 실리콘 기판 (120) 사이의 전계에 의해, 전하 축적막 (144) 에 주입된다.
전하 축적막 (144) 에 전자가 축적되어 있는 상태를 "1" 로 하고, 한편, 전자가 축적되어 있지 않은 상태를 "0" 으로 하여 데이터를 구별한다.
전자가 주입된 전하 축적막 (144) 은, 전계 효과에 의해 바로 아래의 실리콘 기판 (120) 에 정전하를 야기하고, 그 결과, 채널 저항이 높아진다. 이 때문에, 전자가 주입되면, 전자가 주입되어 있지 않은 경우에 비해, 채널 저항이 높아져 채널 전류가 작아진다. 이 채널 전류의 대소에 따라, 전자의 축적 유무, 즉 "0" 과 "1" 이 구별된다.
데이터 판독시의 채널 전류의 대소는, 소스 (128b) 측의 저항, 즉 전하 축적막 (144) 의 소스 (128b) 측에 있어서의 전자의 축적 유무에 강하게 지배된다. 전하 축적막 (144) 은, 전자를 국소적으로 축적할 수 있기 때문에, 데이터의 기록에 있어서는, 전하 축적막 (144) 의 드레인 (128a) 측 및 소스 (128b) 측을 구별하여 전하를 축적시킬 수 있다. 이 SONOS 메모리에서는, 소스와 드레인을 교체하여 기능시킴으로써, 1 개의 메모리 셀당 2 비트의 정보를 기억할 수 있다.
소자의 미세화에 따라, MOSFET 의 게이트 길이가 짧아지면, SONOS 메모리의 전하 축적막 (144) 중의 2 지점의 전하가 축적되는 부분의 거리가 짧아진다. 이 때문에, 2 지점이 서로 간섭하여 2 비트 동작이 곤란하게 되는 경우가 있다.
이 곤란을 해결하기 위해, 1 개의 트랜지스터의 게이트 전극의 양측에 사이드 월 형상의 전하 축적부를 형성하는 사이드 월형 반도체 불휘발성 메모리 (이하, 사이드 월형 메모리라고 하는 경우도 있다) 가 제안되어 있다 (예를 들어, 특허 문헌 2 참조).
도 10 을 참조하여, 특허 문헌 2 에 개시된 사이드 월형 메모리의 종래예에 대해 설명한다. 도 10 은, 사이드 월형 메모리의 종래예의 개략적인 단면도이며, 1 개의 메모리 셀을 나타내고 있다.
사이드 월형 메모리 (210) 는, 실리콘 기판 (220) 에, MOS 형 트랜지스터 (MOSFET) 를 구비하고 있다. MOSFET 는, 게이트 전극 (238) 과, 제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 과, 제 1 및 제 2 저항 변화부 (227a 및 227b) 를 구비하고 있다.
게이트 전극 (238) 은, 실리콘 기판 (220) 상에 게이트 산화막 (236) 을 개재시켜 설치되어 있다.
제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 은, 게이트 전극 (238) 을 사이에 두는 위치에, 예를 들어 n 형 불순물이 확산되어 형성되어 있다. 이 제 1 및 제 2 불순물 확산 영역 (2228a 및 228b) 은, 각각 MOSFET 의 소스 및 드레인으로서 기능하는 영역이다. 이하의 설명에서는, 제 1 불순물 확산 영역 (228a) 을 드레인으로 하고, 제 2 불순물 확산 영역 (228b) 을 소스로 하여 이용하는 예 에 대해 설명한다. 또한, 드레인 및 소스를, 각각 제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 과 동일한 부호를 붙여 설명한다.
제 1 및 제 2 저항 변화부 (227a 및 227b) 는, 제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 과, 게이트 전극 (238) 하측의 영역 부분 사이에 각각 설치되는 실리콘 기판 (220) 의 영역 부분이다. 제 1 및 제 2 저항 변화부 (227a 및 227b) 는, 제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 과 동일한 n 형 불순물이 확산되는 영역이다. 또한, 제 1 및 제 2 저항 변화부 (227a 및 227b) 의 불순물 농도는, 제 1 및 제 2 불순물 확산 영역 (228a 및 228b) 보다 낮다.
이 사이드 월형 메모리는, 제 1 저항 변화부 (227a) 상에, 제 1 전하 축적부 (240a) 를 구비함과 함께, 제 2 저항 변화부 (227b) 상에, 제 2 전하 축적부 (240b) 를 구비하고 있다. 제 1 및 제 2 전하 축적부 (240a 및 240b) 는, 각각 보텀 산화막 (242a 및 242b) 과, 전하 축적막 (244a 및 244b) 과, 톱 산화막 (246a 및 246b) 이 순차로 적층된, 전하를 축적 가능한 적층 구조이다.
사이드 월형 메모리 (210) 는, 제 1 및 제 2 전하 축적부 (240a 및 240b) 의 각각에 전자가 축적되어 있는지의 여부에 따라, 실리콘 기판 (220) 의 표층 영역 중, 제 1 및 제 2 전하 축적부 (240a 및 240b) 하측의 영역 부분 중에 형성되어 있는 제 1 및 제 2 저항 변화부 (227a 및 227b) 의 저항을 변화시킨다. 주입된 전자가 축적되어 있는 상태를 "1" 로 하고, 한편, 전자가 축적되어 있지 않은 상태를 "0" 으로 하여 데이터를 구별한다.
예를 들어, 제 1 전하 축적부 (240a) 에 대한 전자의 주입은, 소스 (228b) 및 실리콘 기판 (220) 을 접지하고, 게이트 전극 (238) 및 드레인 (228a) 에 정전압을 인가함으로써 실시한다. 이 때, 채널을 주행해 온 전자가, 드레인 (228a) 근방에서 드레인 (228a) 을 향하는 강한 전계에 의해, 고에너지 상태, 즉 핫 일렉트론이 된다. 이 핫 일렉트론이, 게이트 전극 (238) 을 향하는 방향의 전계에 의해, 제 1 전하 축적부 (240a) 에 주입된다.
제 1 전하 축적부 (240a) 에 대한 정보의 판독은, 실리콘 기판 (220) 및 드레인 (228a) 을 접지하고, 게이트 전극 (238) 및 소스 (228b) 에 정전압을 인가함으로써 실시한다.
제 1 전하 축적부 (240a) 에 전자가 축적되어 있는 경우에는, 제 1 전하 축적부 (240a) 에 축적된 전자는, 그 바로 아래의 제 1 저항 변화부 (227a) 에 정전하를 야기시킨다. 이 야기된 정전하에 의해, 제 1 전하 축적부 (240a) 하측의 제 1 저항 변화부 (227a) 의 저항값이 상승하고, 소스-드레인간 전류 (채널 전류) 가 저하된다. 한편, 제 1 전하 축적부 (240a) 에 전자가 축적되어 있지 않은 경우에는, 제 1 저항 변화부 (227a) 의 저항값은 상승하지 않기 때문에, 채널 전류는 저하되지 않는다. 이 채널 전류의 대소에 따라, 전하의 축적 유무, 즉 "0" 과 "1" 의 데이터가 구별된다.
사이드 월형 메모리에 대해서도, 소스와 드레인에 인가하는 전압을 교체함으로써, 1 개의 메모리 셀당 2 비트의 정보를 기억할 수 있다.
그러나, 특허 문헌 2 에 개시되어 있는 사이드 월형 메모리에서는, 소자의 미세화에 따라 메모리 셀 면적을 더욱 작게 할 때, 사이드 월 폭을 충분히 확보하는 것이 곤란하게 되는 경우가 있다. 사이드 월 폭을 충분히 확보할 수 없는 경우, 단 (短) 채널 효과의 영향을 받을 우려가 있다.
그래서, 전하 축적부의 일부가, 게이트 산화막과 실리콘 기판의 계면보다 아래에 존재하는 구조가 제안되어 있다 (예를 들어, 특허 문헌 3 또는 4 참조). 이 특허 문헌 3 또는 4 에 개시되어 있는 구조에 의하면, 소자의 미세화에 따라 메모리 셀 면적이 작아진 경우, 실질적인 채널 길이를 실리콘 기판의 연직 방향을 따라 확보할 수 있다.
또, 전하 축적부에 폴리실리콘 전극을 구비하고, 용량 접합에 의해 전하 축적부에 전하를 주입하는 기술이 제안되어 있다 (예를 들어, 특허 문헌 5 참조).
[특허 문헌 1] 일본 공개특허공보 2002-184873호
[특허 문헌 2] 일본 공개특허공보 2005-64295호
[특허 문헌 3] 일본 공개특허공보 2004-186663호
[특허 문헌 4] 일본 공개특허공보 평5-343674호
[특허 문헌 5] 일본 특허 제3630491호 명세서
그러나, 상기 서술한 특허 문헌 3 또는 4 에 개시되어 있는 반도체 기억 장치에서는, 전하 축적부에 대향하는 실리콘 기판 부분에 충분한 전계가 발생하지 않아 충분한 크기의 채널 전류를 얻는 것이 어려운 경우가 있다. 충분한 크기의 채널 전류가 얻어지지 않는 경우에는, "0" 과 "1" 의 판별이 곤란하게 된다.
본 발명은, 상기 서술한 문제점을 감안하여 이루어진 것으로, 본 발명의 목적은, 용량 접합에 의해 전하 축적부에 대향하는 실리콘 기판 부분에 전계를 발생시키는 구성으로 함과 함께, 당해 실리콘 기판 부분의 임계값 전압을 낮춤으로써, 충분한 채널 전류를 흘릴 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 서술한 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는, 일방의 주표면측에 대 (臺) 형상의 스텝부가 형성된 반도체 기판과, 제 1 웰과, 스텝부 상에 게이트 산화막을 개재시켜 설치된 제어 전극과, 제 1 및 제 2 불순물 확산 영역과, 제 2 웰과, 제 1 및 제 2 전하 축적부를 구비하여 구성된다.
제 1 웰은, 스텝부 상면의 표층 영역에 형성된 제 1 도전형 불순물이 고농도로 주입되어 있는 영역이다.
제 1 및 제 2 불순물 확산 영역은, 반도체 기판 일방의 주표면측의 표층 영역 중, 스텝부를 사이에 두는 위치에 형성된 한 쌍의 불순물 확산 영역으로서, 제 1 도전형과는 상이한 제 2 도전형의 영역이다.
제 2 웰은, 제 1 웰과 제 1 및 제 2 불순물 확산 영역 사이에, 불순물 확산 영역에 인접하는 영역으로부터 스텝부 측면의 표층 영역에 걸쳐서 형성된, 제 1 웰보다 불순물 농도가 낮은 영역이다.
제 1 및 제 2 전하 축적부는, 스텝부를 사이에 두는 위치에 스텝부 및 제어 전극에 인접하여 각각 형성되어 있고, 보텀 산화막, 전하 축적막, 톱 산화막 및 플로팅 전극을 순차로 적층하여 구성되어 있다.
본 발명의 반도체 기억 장치에 의하면, 전하 축적부가 플로팅 전극을 구비하고 있으므로, 제어 전극에 전압을 인가하면, 플로팅 전극의 전위는, 용량 결합에 의해 제어 전극과 실리콘 기판 사이의 전위가 된다.
여기에서, 전하 축적부에 대향하는 반도체 기판의 표층 영역에, 제 2 웰, 즉, 제어 전극 하에 형성된 제 1 웰과 동일한 도전형이고 또한 불순물 농도가 낮은 영역이 형성되어 있다. 제 2 웰은, 임계값 전압이 낮고, 이 때문에, 용량 결합에 의해 발생한 플로팅 전극의 전위에 의해 채널이 형성된다.
이 결과, 본 발명의 반도체 기억 장치에 의하면, 정보의 판독시에 충분한 채널 전류를 흘릴 수 있다.
이하, 도면을 참조하여, 본 발명의 실시형태에 대해 설명하는데, 각 구성 요소의 형상, 크기 및 배치 관계에 대해서는 본 발명을 이해할 수 있을 정도로 개략 적으로 나타낸 것에 지나지 않는다. 또, 이하, 본 발명의 바람직한 구성예에 대해 설명하는데, 각 구성 요소의 조성 (재질) 및 수치적 조건 등은, 단순한 적합예에 지나지 않는다. 따라서, 본 발명은 이하의 실시형태에 한정되지 않는다. 또한, 이하의 도면에서는, 평면도에 대해 일부 해칭 등을 부여하고 있는데, 필요한 영역 부분을 강조해 두는 것에 지나지 않으며, 이들 해칭 등은 조금도 단면을 나타내는 것은 아니다.
(반도체 기억 장치)
도 1 을 참조하여, 본 발명의 반도체 기억 장치로서 반도체 불휘발성 메모리에 대해 설명한다. 도 1 은, 반도체 불휘발성 메모리를 설명하기 위한 개략도이다. 도 1(A) 는, 본 발명의 반도체 기억 장치의 레이아웃의 일부분을 확대하여 나타내는 도면이다. 이 반도체 기억 장치에는, 복수개의 메모리 셀이 행렬 형상으로 배열되어 있다. 도 1(B) 는, 본 발명의 반도체 불휘발성 메모리의 하나의 메모리 셀 (도 1(A) 중, B 로 나타내는 부분) 의 구조를 개략적으로 나타내는 도면으로서, 도 1(A) 의 A-A 선을 따라 자른 절단 단면을 확대하여 나타내고 있다.
또한, 반도체 기판으로서 실리콘 기판을 이용할 수 있고, 이하의 설명에서는, 실리콘 기판을 이용하는 예에 대해 설명한다.
실리콘 기판 (21) 의 일방의 주표면 (22a) 측에, 제 1 방향, 즉 게이트 길이 방향을 따르는 방향으로 연장되고, 평행하게 또한 등간격으로 복수의 소자 분리막 (29) 이 형성되어 있다. 소자 분리막 (29) 은, 예를 들어 STI (Shallow Trench Isolation) 법 또는 LOCOS (Local Oxidation of Silicon) 법에 의해 형성된다. 또한, 이 소자 분리막 (29) 이 형성되어 있는 영역을 소자 분리 영역 (23) 이라고 한다. 또, 소자 분리 영역 (23) 사이의 영역을 액티브 영역 (24) 이라고 한다.
각 메모리 셀의 반도체 불휘발성 메모리 (10) 는, 실리콘 기판 (21) 에 형성된 MOS 형 전계 효과 트랜지스터 (MOSFET) 를 구비하고 있다. MOSFET 는, 제어 전극으로서의 게이트 전극 (38) 과, 불순물 확산 영역 (28) 을 구비하고 있다.
게이트 전극 (38) 을 사이에 두는 위치에 제 1 및 제 2 전하 축적부 (40a 및 40b) 가 형성되어 있다. 1 개의 메모리 셀에 대해 2 개의 전하 축적부, 즉 제 1 및 제 2 전하 축적부 (40a 및 40b) 를 구비하고 있으므로, 2 비트의 정보의 기록이 가능하게 된다. 여기에서, 게이트 전극 (38) 을 워드선 (WL) 으로서 기능시켜도 된다.
또한, 불순물 확산 영역 (28) 은, 제 1 및 제 2 불순물 확산 영역 (28a 및 28b) 을 포함하고 있고, 따라서, 이하의 설명에서는, 이들을 대표하여 불순물 확산 영역 (28) 이라고 한다. 마찬가지로, 제 1 및 제 2 전하 축적부 (40a 및 40b) 를 대표하여 전하 축적부 (40) 라고 하는 경우도 있다.
본 발명의 실시형태의 구성예에 의하면, 실리콘 기판 (21) 의 제 1 주표면 (22a) 측에는, 대 형상의 스텝부 (21b) 가 형성되어 있다. 이 스텝부 (21b) 가 형성되어 있는 영역을 스텝 영역 (25) 이라고 하고, 스텝 영역 (25) 사이의 영역을 평탄 영역 (26) 이라고 한다. 스텝부 (21b) 는, 하지부 (21a) 상에 평탄 영역 (26) 의 상면 (22aa) 으로부터 상방으로 돌출하여 형성되어 있다. 즉, 스텝 영역 (25) 의 상면 (22ab) 은, 평탄 영역 (26) 의 상면 (22aa) 보다, 타방의 주표면 (22b) 으로부터의 위치가 높다. 이 스텝부 (21b) 의 형성은, 예를 들어 실리콘 기판 (21) 의 제 1 주표면 (22a) 측으로부터 트렌치 에칭을 실시하여, 평탄 영역 (26) 에 대응하는 실리콘 기판 (21) 부분을 파내려 가 주표면의 위치를 낮게 함으로써 실시된다. 스텝부 (21b) 의 측면 (22c) 은, 바람직하게는 상면 (22aa 및 22ab) 에 대해 수직인 면으로 하는 것이 좋다.
스텝부 (21b) 상면 (22ab) 의 표층 영역에는, 제 1 도전형 불순물이 고농도로 주입되어 있는 제 1 웰 (32) 이 형성되어 있다. 여기에서는 제 1 도전형을 p 형으로 한 예에 대해 설명한다. 즉, 제 1 웰 (32) 은, 예를 들어 붕소 (B) 등의 p 형 불순물이 고농도로 주입된 영역이다.
게이트 전극 (38) 은, 폴리실리콘으로 형성되고, 실리콘 기판 (21) 의 일방의 주표면 (22a) 상, 즉, 여기에서는 스텝부 (21b) 상에, 게이트 산화막 (36) 을 개재시켜 설치되어 있다. 또, 게이트 전극 (38) 을, 예를 들어 폴리실리콘막과 금속 실리사이드막을 순차로 적층한, 이른바 폴리사이드 구조로 해도 된다.
한 쌍의 제 1 및 제 2 불순물 확산 영역 (28a 및 28b) 은, 실리콘 기판 (21) 의 일방의 주표면 (22a) 측의 표층 영역에 형성되어 있다. 이들 불순물 확산 영역 (28) 은, 평탄 영역 (26) 의 상면 (22aa) 으로부터 실리콘 기판 (21) 의 하지부 (21a) 중에 형성된 영역이다. 또한, 반도체 불휘발성 메모리 (10) 를 상방으로부터 평면적으로 본 경우, 이들 불순물 확산 영역 (28) 은, 게이트 전극 (38) 을 게이트 길이 방향으로 사이에 두는 양측의 서로 대향하는 위치의, 실리콘 기판 (21) 의 평탄 영역 (26) 부분에 형성되어 있다. 불순물 확산 영역 (28) 은, 실 리콘 기판 (21) 의 도전형과는 상이한 제 2 도전형 영역이고, 여기에서는, n 형 불순물이 고농도로 확산되어 있는 영역 (n+ 영역) 이다. 불순물 확산 영역 (28) 은, MOSFET 의 동작시에는 주전극 영역, 즉 드레인 또는 소스로서 기능한다.
제 1 웰 (32) 과 제 1 및 제 2 불순물 확산 영역 (28a 및 28b) 사이에, 불순물 확산 영역 (28) 에 인접하는 평탄 영역 (26) 의 영역 부분으로부터 스텝부 (21b) 측면 (22c) 의 표층 영역에 걸쳐서 제 2 웰 (34a (34aa, 34ab) 및 34b (34ba, 34bb)) 이 형성되어 있다. 제 2 웰 (34a 및 34b) 은, 제 1 웰 (32) 보다 불순물 농도가 낮은 영역이다.
제 1 전하 축적부 (40a) 는, 실리콘 기판 (21) 상의, 실리콘 기판 (21) 의 일방의 주표면 (22a) 측을 평면적으로 본 경우, 제 1 불순물 확산 영역 (28a) 과 게이트 전극 (38) 및 스텝부 (21b) 사이에 놓이고, 또한 게이트 전극 (38) 에 인접, 즉 직접 접하여 형성되어 있다. 제 1 전하 축적부 (40a) 는, 보텀 산화막 (42a), 전하 축적막 (44a), 톱 산화막 (46a) 및 플로팅 전극 (48a) 이 순차로 주로 채널 길이 방향에 적층된 적층 구조 (이하, ONO 적층 절연막이라고 한다) 이다.
보텀 산화막 (42a) 은, 예를 들어 열산화법에 의해 형성된 실리콘 산화막이고, 실리콘 기판 (21) 의 평탄 영역 (26) 상으로부터 스텝부 (21b), 게이트 산화막 (36) 및 게이트 전극 (38) 의 측벽 상에 걸쳐서, 5∼10㎚ 정도의 균일한 두께 또한 L 자층의 형태로 형성되어 있다. 전하 축적막 (44a) 은, 예를 들어 감압 CVD 법으로 형성된 실리콘 질화막이고, 보텀 산화막 (42a) 상에, 5∼10㎚ 정도의 균일 한 두께 또한 L 자층의 형태로 형성되어 있다. 톱 산화막 (46a) 은, 예를 들어 감압 CVD 법으로 형성된 실리콘 산화막이고, 전하 축적막 (44a) 상에, 2∼10㎚ 정도의 균일한 두께 또한 L 자층의 형태로 형성된다. 플로팅 전극 (48a) 은, 톱 산화막 (46a) 상에, 스텝부 (21b) 의 측면에 평행한 10∼30㎚ 정도의 균일한 두께의 평판 형상으로 형성되어 있다. 플로팅 전극 (48a) 은, 예를 들어 인을 3×1020/㎠ 이상 도프한 폴리실리콘으로 형성할 수 있다.
제 2 전하 축적부 (40b) 는, 실리콘 기판 (21) 상의, 실리콘 기판 (21) 의 일방의 주표면 (22a) 측을 평면적으로 본 경우, 제 2 불순물 확산 영역 (28b) 과 게이트 전극 (38) 및 스텝부 (21b) 사이에 놓이고, 또한 게이트 전극 (38) 에 인접하여 형성되어 있다. 제 2 전하 축적부 (40b) 는, 제 1 전하 축적부 (40a) 와 마찬가지로 ONO 적층 절연막으로 구성되고, 또한 스텝부 (21b) 및 게이트 전극 (38) 에 대해서 제 1 전하 축적부 (40a) 와 대칭적으로 형성되어 있다.
전하 축적부 (40) 에 주입된 캐리어는, 이 ONO 적층 절연막 중, 주로 전하 축적막 (44a 및 44b) 에 축적된다. 또한, 전하 축적부 (40) 의 재질 및 구성은, 메모리의 용도에 따라 임의로 바람직하게 선택할 수 있다. 예를 들어, 보텀 산화막 (42) 및 톱 산화막 (46) 사이에, 전하 축적막 (44a 및 44b) 으로서, 실리콘 질화막, 산화 알루미늄막 및 산화 하프늄막의 절연막군에서 선택된 1 종 또는 2 종 이상의 절연막이 끼인 구조로 할 수 있다.
여기에서는, 반도체 기판에 제 1 도전형의 제 1 웰 및 제 2 웰로서 p 형 웰 을 구비하는 경우에 대해 설명했지만, 이 예에 조금도 한정되는 것은 아니다. 예를 들어, 제 1 도전형을 n 형으로 하고, 제 2 도전형을 p 형으로 해도 된다.
도 2 를 참조하여, 본 발명의 반도체 불휘발성 메모리에 있어서의 전하 축적 유무의 판별 방법에 대해 설명한다. 도 2 는, 도 1 을 참조하여 설명한 반도체 불휘발성 메모리에 있어서의 전하 축적 유무의 판별 방법을 설명하기 위한 모식도이다.
여기에서는, 제 2 전하 축적부 (40b) 로부터 정보를 판독하는 예에 대해 설명한다. 이 경우, 실리콘 기판 (21) 및 소스 (28b) 를 접지하고, 게이트 전극 (38) 및 드레인 (28a) 에 정전압을 인가함으로써 전자의 축적 유무를 판별한다 (도 1 참조). 게이트 전극 (38) 에 정 (正) 의 게이트 전압 (Vg) 을 인가하면, 게이트 전극 (38) 과 플로팅 전극 (48a 및 48b) 사이의 정전 용량 (Cg) 과, 플로팅 전극 (48a 및 48b) 과 실리콘 기판 (21) 사이의 정전 용량 (Cs) 의 용량 결합에 의해, 플로팅 전극 (48a 및 48b) 의 전위가 제어 전극과 실리콘 기판 (21) 사이의 정전위 (Vf (=Cg/(Cs＋Cg)×Vg)) 가 된다.
제 2 전하 축적부 (40b) 에 전자가 축적되어 있지 않은 경우에는, 제 2 전하 축적부 (40b) 에 포함되는 플로팅 전극 (48b) 에 발생한 정전위 (Vf) 에 의해, 소스 (28b) 측의 제 2 웰 (34b) 부분이 반전되기 쉬워져 충분한 크기의 채널 전류가 흐른다.
한편, 제 2 전하 축적부 (40b) 에 전자가 축적되어 있는 경우에는, 플로팅 전극 (48b) 에 발생한 정전위 (Vf) 에 의한 전계는, 제 2 전하 축적부 (40b) 에 축 적되어 있는 전자에 의해 종단되고, 이 결과, 제 2 웰 (34b) 부분은 반전되기 어려워지고, 즉 채널 전류의 크기가 작아진다.
이 채널 전류의 전류값의 대소에 따라, 전하의 축적 유무, 즉 "0" 과 "1" 의 데이터가 구별된다.
여기에서, 제 1 전하 축적부 (40a) 에 전하가 축적되어 있는 경우에는, 제 1 전하 축적부 (40a) 에 포함되는 플로팅 전극 (48a) 에 발생한 정전위에 의한 전계는, 제 1 전하 축적부 (40a) 에서 종단되고, 제 1 전하 축적부 (40a) 에 인접하는 제 2 웰 (34a) 부분은 반전되기 어려워진다. 그러나, 드레인 (28a) 측에서는 공핍층이 확대되므로, 제 1 전하 축적부 (40a) 에서의 전하의 축적 유무는, 채널 전류의 대소에 영향을 주지 않는다.
또한, 소스와 드레인에 인가하는 전압을 교체함으로써, 1 개의 메모리 셀당 2 비트의 정보를 기억할 수 있다.
트렌치의 깊이는, 용량 접합의 비 및 트렌치를 형성하기 위한 에칭 처리 시간을 고려하여 정할 수 있다.
보텀 산화막 (42a 및 42b), 전하 축적막 (44a 및 44b), 및 톱 산화막 (46a 및 46b) 의 두께가 각각 5㎚ 정도인 경우에는, 플로팅 전극 (48a 및 48b) 에 대향하는 스텝부 (21b) 의 측면 (22c) 에 형성된 제 2 웰 (34a 및 34b) 의 길이를 충분히 확보하기 위해, 스텝부 (21b) 의 높이 (ts) 를 30∼50㎚ 정도로 하는 것이 바람직하다. 게이트 길이 (W) 가 150㎚ 일 때, 플로팅 전극 (48a 및 48b) 의 두께를 10∼30㎚ 로 하면, 게이트 용량 (Cg) 의 전체 용량 (Cs＋Cg) 에 대한 비 (Cg/(Cs＋Cg)) 는 75∼90% 정도가 된다. 또한, 용량비는 이 범위에 한정되지 않는다. 제 2 웰 (34) 의 불순물 농도가 낮은 것 등, 임계값 전압이 낮은 경우에는 용량비를 더욱 작게 해도 된다.
상기 서술한 바와 같이, 본 발명의 반도체 기억 장치에 의하면, 전하 축적부가 플로팅 전극을 구비하고 있으므로, 제어 전극에 전압을 인가하면, 플로팅 전극의 전위는, 용량 결합에 의해 제어 전극과 실리콘 기판 사이의 전위가 된다.
여기에서, 전하 축적부에 대향하는 반도체 기판의 표층 영역에 제 2 웰, 즉, 제어 전극 하에 형성된 제 1 웰과 동일한 도전형이고 또한 불순물 농도가 낮은 영역이 형성되어 있다. 제 2 웰은, 임계값 전압이 낮고, 이 때문에, 용량 결합에 의해 발생한 플로팅 전극의 전위에 의해 채널이 형성된다.
이 결과, 본 발명의 반도체 기억 장치에 의하면, 정보의 판독시에 충분한 채널 전류를 흘릴 수 있다.
(반도체 기억 장치의 제조 방법)
도 3∼8 을 참조하여, 본 발명의 반도체 불휘발성 메모리의 제조 방법에 대해 설명한다.
도 3∼8 은, 반도체 불휘발성 메모리의 제조 방법을 설명하기 위한 공정도이다. 도 3(A) 는, 소자 분리막이 형성된 실리콘 기판의 개략적인 평면도이다. 도 3(B) 는, 도 3(A) 의 X-X' 선을 따라 자른 절단 단면을 나타내는 도면이다. 도 3(C) 는, 도 3(A) 의 Y-Y' 선을 따라 자른 절단 단면을 나타내는 도면이다.
도 4(A)∼(C), 도 5(A)∼(B), 도 6, 도 7(A)∼(B) 및 도 8(A)∼(B) 는 모두 도 3(B) 에 대응하는 주요부의 절단 단면을 나타내고 있다.
먼저, 일방의 주표면 (20a) 측에 제 1 도전형, 여기에서는 p 형 불순물이 고농도로 주입되어 형성되어 있는 제 1 웰 (31) 을 구비하는 실리콘 기판 (20) 을 준비한다. 이 실리콘 기판 (20) 의 일방의 주표면 (20a) 측에, 예를 들어 STI 법에 의해 소자 분리막 (29) 을 형성해 둔다. 또한, 소자 분리막 (29) 을, LOCOS 법에 의해 형성해도 된다. 여기에서는, 소자 분리막 (29) 은, 제 1 방향으로 연장되는 띠형상으로, 일정 폭 및 일정 간격으로 서로 평행하게 복수 형성되는 예에 대해 설명한다.
다음으로, 실리콘 기판 (20) 의 일방의 주표면 (20a) 상에, 제 1 방향에 직교하는 제 2 방향으로 연장하여 띠형상의 스텝 영역 (25) 을 설정한다. 또 스텝 영역 (25) 을 사이에 두는 영역을 평탄 영역 (26) 으로서 설정한다. 여기에서는, 평행 또한 등간격으로 띠형상의 스텝 영역 (25) 을 설정한다. 이 때, 스텝 영역 (25) 사이의 영역이 평탄 영역 (26) 으로서 설정된다 (도 3(A), (B) 및 (C)).
다음으로, 실리콘 기판 (20) 의 일방의 주표면 (20a) 상에, 제 1 실리콘 산화막 (35), 제 1 도전막 (37) 및 제 1 실리콘 질화막 (39) 을 순차로 적층한다.
제 1 실리콘 산화막 (35) 은, 실리콘 기판 (20) 의 일방의 주표면 (20a) 상에, 예를 들어 열산화에 의해 형성된다. 제 1 도전막 (37) 은, 제 1 실리콘 산화막 (35) 상에, 예를 들어 CVD 법에 의해 폴리실리콘을 퇴적함으로써 형성된다. 여기에서, 폴리실리콘의 퇴적과 동시에 또는 퇴적 후에 불순물이 도프됨으로써, 전기 전도성이 얻어진다. 또한, 제 1 도전막 (37) 으로서, 예를 들어 폴리실리콘막 상에 텅스텐 실리사이드막 등의 금속 실리사이드막을 형성한 폴리사이드 구조를 이용해도 된다. 다음으로, 제 1 도전막 (37) 상에, 예를 들어 CVD 법에 의해 제 1 실리콘 질화막 (39) 을 형성한다 (도 4(A)).
다음으로, 제 1 실리콘 질화막 (39) 을 패터닝하여 스텝 영역 (25) 을 덮는 질화막 마스크 (39a) 를 형성한다. 이 질화막 마스크 (39a) 의 형성은, 임의로 바람직한 종래 주지된 포토리소그래피 및 드라이 에칭에 의해 실시된다. 이 드라이 에칭에 의해, 제 1 실리콘 질화막 (39) 의 평탄 영역 (26) 부분이 제거되고, 스텝 영역 (25) 의 제 1 실리콘 질화막 (39) 이 질화막 마스크 (39a) 로서 잔존한다 (도 4(B)).
다음으로, 질화막 마스크 (39a) 를 에칭 마스크로서 이용한 드라이 에칭을 실시함으로써, 제 1 도전막 (37) 을 패터닝하여 게이트 전극 (38) 을 형성한다. 이 에칭에 의해, 평탄 영역 (26) 의 제 1 도전막 (37) 이 제거되고, 스텝 영역 (25) 의 제 1 도전막이 게이트 전극 (38) 으로서 잔존한다.
다음으로, 질화막 마스크 (39a) 및 게이트 전극 (38) 을 에칭 마스크로서 이용한 에칭을 실시한다.
이 에칭에서는, 제 1 실리콘 산화막 (35) 의 평탄 영역 (26) 부분을 제거하여 실리콘 기판 (20) 을 노출한다. 이 때, 스텝 영역 (25) 에 잔존하는 제 1 실리콘 산화막 부분이 게이트 산화막 (36) 이 된다.
또한, 질화막 마스크 (39a) 및 게이트 전극 (38) 을 에칭 마스크로서 이용한 드라이 에칭에 의해, 실리콘 기판 (20) 의 일방의 주표면 (22a) 측에 트렌치 (홈) 를 형성한다. 트렌치의 저면은, 실리콘 기판 (도 4(C) 중, 부호 20 으로 나타내는 부분) 의 주표면 (도 4(C) 중, 부호 20a 로 나타내는 부분) 에 평행한 평탄면이다.
실리콘 기판 (20) 의 평탄 영역 (26) 에 있어서의 상면 (22aa) 은, 스텝 영역 (25) 에 있어서의 상면 (22ab) 의 위치보다 하측에 위치한다. 스텝 영역의, 평탄 영역 (26) 의 상면 (22aa) 으로부터 상방으로 돌출된, 실리콘 기판 (21) 부분을 스텝부 (21b) 라고 한다.
또한, 이 드라이 에칭을 실리콘 기판 (20) 의 주표면 (22a) 에 수직인 방향으로부터의 이방성 에칭에 의해 실시하면, 스텝부 (21b) 의 측면 (22c) 은, 실리콘 기판 (20) 의 주표면 (22a) 에 대해서 직각이 된다.
이 드라이 에칭에 의해, 평탄 영역 (26) 의 제 1 웰은 완전하게 제거되고, 스텝부 (21b) 의 상면 (22ab) 의 표층 영역에 제 1 웰 (32) 이 잔존한다 (도 5(A)).
다음으로, 실리콘 기판 (20) 의 평탄 영역 (26) 의 상면 (22aa) 상과, 스텝부 (21b), 게이트 산화막 (36) 및 게이트 전극 (38) 의 측면 상에, 예를 들어 열산화법에 의해 제 2 실리콘 산화막 (41) 을 형성한다.
다음으로, 실리콘 기판 (20) 의 평탄 영역 (26) 의 상면 (22aa) 으로부터 스텝부 (21b) 의 측면 (22c) 에 걸쳐서, p 형 불순물을 주입한다. 스텝부 (21b) 의 측면 (22c) 에 불순물을 주입하기 위해, 이 불순물의 주입은, 주표면 (22a) 의 연직 방향으로부터 기울어진 방향 (도면 중, 화살표 I 로 나타낸다) 으로부터 실시된다. 이 불순물 주입에 의해, 제 2 웰 (33) (33a, 33b) 이 형성되고, 채널이 형성되기 위한 임계값 전압이 원하는 값으로 설정된다 (도 5(B)).
다음으로, 제 2 실리콘 산화막 (41) 상에, 제 2 실리콘 질화막 (43) 및 제 3 실리콘 산화막 (45) 및 제 2 도전막을, 예를 들어 CVD 법에 의해 순차로 형성한다. 제 2 도전막은, 제 3 실리콘 산화막 (45) 상에, 예를 들어 폴리실리콘을 퇴적하여 형성된다. 여기에서, 폴리실리콘의 퇴적과 동시에 또는 퇴적 후에 불순물이 도프됨으로써, 전기 전도성이 얻어진다.
다음으로, 제 2 도전막을 에칭하여 플로팅 전극 (48) 을 형성한다. 제 2 도전막의 에칭을 제 1 주표면 (22a) 에 대해서 연직 방향으로부터의 이방성 에칭으로 실시하면, 스텝부 (21b), 게이트 산화막 (36) 및 게이트 전극 (38) 의 측면 상의 제 2 도전막이, 플로팅 전극 (48) 으로서 잔존한다. 또한, 나중의 공정에서 컨택트를 형성할 때 플로팅 전극 (48) 과 컨택트가 단락되는 것을 방지하기 위해, 이 에칭에서는, 플로팅 전극 (48) 의 제 1 주표면 (22a) 에 대해서 연직 방향의 위치를, 게이트 전극 (38) 의 상면보다 낮게 하는 것이 좋다 (도 6).
다음으로, 제 3 실리콘 산화막 (45) 상에, 예를 들어 CVD 법에 의해 플로팅 전극 (48) 을 덮는 제 3 실리콘 질화막을 형성한다.
제 3 실리콘 질화막을 형성한 후, 제 3 실리콘 질화막의 전체면에 대해서, 실리콘 기판 (21) 의 주표면 (21a) 의 연직 방향으로부터 이방성 드라이 에칭을 실시한다. 이 에칭에 의해, 실리콘 질화막이 사이드 월 형상으로 잔존한다. 이 잔존한 도전막 부분이 SW 질화막 (50) 이 된다.
또, SW 질화막 (50) 을 형성하는 에칭시, SW 질화막 (50) 사이의 제 2 실리콘 산화막 (41), 제 2 실리콘 질화막 (43) 및 제 3 실리콘 산화막 (45) 이 제거된다. 이 결과, SW 질화막 (50) 사이의 실리콘 기판 (21) 의 주표면 (21a) 이 노출된다.
게이트 전극 (38) 에 인접하여 사이드 월 형상으로 형성된, 보텀 산화막 (42), 전하 축적막 (44), 톱 산화막 (46), 플로팅 전극 (48) 및 SW 질화막 (50) 을 구비하는 부분을 전하 축적부 (40) 라고 한다 (도 7(A)).
다음으로, 이방성 에칭에 의해 노출된 실리콘 기판 (21) 에 대해서, 제 1 도전형과는 상이한 제 2 도전형 불순물의 주입 및 확산을 실시함으로써, 불순물 확산 영역을 형성한다.
여기에서는, 질화막 마스크 (39a) 와 전하 축적부 (40) 를 마스크로서 이용하여, 제 2 도전형으로서 n 형 불순물을 반도체 기판 (21) 의 주표면 (21a) 에 대해서, 연직 방향으로부터 주입한다 (도 7(B) 중, 화살표 Ⅱ 로 나타낸다). 예를 들어, 불순물로서 As 를 1×1015 개/㎠ 정도의 농도로 주입한 후, 활성화를 위한 열처리를 실시한다. As 의 주입 및 열처리에 의해, 반도체 기판 (21) 의 전하 축적부 (40) 사이의 부분에 불순물 확산 영역 (28) 이 형성된다.
다음으로, CVD 법에 의해, 제 4 실리콘 산화막 (60) 을 형성한 후, 예를 들어 CMP 법에 의해 평탄화한다. 제 4 실리콘 산화막 (60) 은, 실리콘 기판 (21), 질화막 마스크 (39a) 및 전하 축적부 (40) 상에 형성되고, 인접하는 전하 축적부 (40) 사이를 매립하도록 형성된다 (도 8(A)).
다음으로, 포토리소그래피에 의해, 제 4 실리콘 산화막 (60) 상에, 게이트 전극 (38) 에 대응하는 영역을 덮는 레지스트 패턴을 형성한다. 이어서, 실리콘 질화막에 대한 실리콘 산화막의 에칭 속도가 빠른, 고선택비 에칭을 실시한다. 이 고선택비 에칭에 의해, 제 4 실리콘 산화막 (60) 부분이 에칭되고, 자기 정합적으로 컨택트홀 (64) 이 형성된다. 에칭에 의해 잔존한 부분이 층간막 (62) 이 된다.
그 후, 예를 들어 CVD 법에 의해, 텅스텐 (W) 을 퇴적시켜 컨택트홀 (64) 을 매립하고, 도전 플러그 (70) 를 형성한다 (도 8(B)).
그 후의, 메탈 배선층이나, 메탈 배선층간의 층간막의 형성 등은, 종래 주지된 방법으로 실시할 수 있으므로, 이후의 공정의 설명을 생략한다.
이 제조 방법에 의하면, 제 1 도전형 불순물이 고농도로 주입되어 형성되어 있는 제 1 웰 부분을 제거하여 트렌치를 형성하고 있다. 이 때문에, 전하 축적부에 대향하는 실리콘 기판의 표층 영역에, 제 1 웰보다 불순물 농도가 낮은 제 2 웰을 용이하게 형성할 수 있다. 또한, 용량 결합에 의해 채널이 형성되는 제 2 웰 부분의 길이를 충분히 확보할 수 있다.
도 1 은 반도체 불휘발성 메모리의 개략도.
도 2 는 전하 축적 유무의 판별 방법을 나타내는 개략도.
도 3 은 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 1).
도 4 는 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 2).
도 5 는 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 3).
도 6 은 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 4).
도 7 은 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 5).
도 8 은 반도체 불휘발성 메모리의 제조 방법을 나타내는 공정도 (그 6).
도 9 는 종래의 SONOS 메모리에 대해 설명하기 위한 개략적인 단면도.
도 10 은 사이드 월형 메모리의 종래예의 개략적인 단면도.
*도면의 주요부분에 대한 부호의 설명*
10, 110, 210 : 반도체 불휘발성 메모리
20, 21, 120, 220 : 실리콘 기판
21a : 하지부
21b : 스텝부
24, 124 : 액티브 영역
25 : 스텝 영역
26 : 평탄 영역
28a, 128a, 228a : 제 1 불순물 확산 영역 (드레인)
28b, 128b, 228b : 제 2 불순물 확산 영역 (소스)
31, 32 : 제 1 웰
33, 33a, 33b : 제 2 웰
34, 34a, 34aa, 34ab, 34b, 34ba, 34bb : 제 2 웰
35 : 제 1 실리콘 산화막
36, 236 : 게이트 산화막
37 : 제 1 도전막
38, 138, 238 : 게이트 전극
39 : 제 1 실리콘 질화막
39a : 질화막 마스크
40, 40a, 40b, 240a, 240b : 전하 축적부
41 : 제 2 실리콘 산화막
42, 42a, 42b, 142, 242a, 242b : 보텀 산화막
43 : 제 2 실리콘 질화막
44, 44a, 44b, 144, 244a, 244b : 전하 축적막
45 : 제 3 실리콘 산화막
46, 46a, 46b, 146, 246a, 246b : 톱 산화막
48, 48a, 48b : 플로팅 전극
50 : SW 질화막
60 : 제 4 실리콘 산화막
62 : 층간막
64 : 컨택트홀
70 : 도전 플러그
110 : SONOS 메모리
210 : 사이드 월형 메모리
227a : 제 1 저항 변화부
227b : 제 2 저항 변화부
Claims (9)
- 일방의 주표면측에 대 형상의 스텝부가 형성되어 있는 반도체 기판과,상기 스텝부 상면의 표층 영역에 형성된 제 1 도전형 제 1 웰과,상기 스텝부 상에 게이트 산화막을 개재시켜 설치된 제어 전극과,상기 반도체 기판의 일방의 주표면측의 표층 영역 중, 상기 스텝부를 사이에 두는 위치에 형성된 한 쌍의 불순물 확산 영역으로서, 상기 제 1 도전형과는 상이한 제 2 도전형의 제 1 및 제 2 불순물 확산 영역과,상기 제 1 웰과 상기 제 1 및 제 2 불순물 확산 영역 사이에, 상기 제 1 및 제 2 불순물 확산 영역에 인접하는 영역으로부터 상기 스텝부 측면의 표층 영역에 걸쳐서 형성된, 상기 제 1 웰보다 불순물 농도가 낮은, 상기 제 1 도전형의 제 2 웰과,상기 스텝부를 사이에 두는 위치에 상기 스텝부 및 상기 제어 전극에 인접하여 각각 형성된, 보텀 산화막, 전하 축적막, 톱 산화막 및 플로팅 전극을 순차로 적층하여 구성되어 있는 제 1 및 제 2 전하 축적부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 스텝부의 높이가, 상기 보텀 산화막, 상기 전하 축적막 및 상기 톱 산화막의 두께의 합보다 큰 것을 특징으로 하는 반도체 기억 장치.
- 제 2 항에 있어서,상기 스텝부의 높이가 30㎚∼50㎚ 인 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 플로팅 전극의 상기 주표면에 대한 연직 방향의 위치가, 상기 제어 전극의 상면보다 낮은 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 스텝부가, 평행 또한 등간격의 띠형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 일방의 주표면측에 제 1 도전형 불순물이 고농도로 주입되어 있는 제 1 웰을 구비하는 반도체 기판을 준비하여, 상기 반도체 기판의 일방의 주표면 상에, 띠형상의 스텝 영역을 설정함과 함께, 상기 스텝 영역을 사이에 두는 영역을 평탄 영역으로서 설정하는 공정과,상기 반도체 기판의 일방의 주표면 상에, 제 1 실리콘 산화막, 제 1 도전막 및 제 1 실리콘 질화막을 순차로 적층하는 공정과,상기 제 1 실리콘 질화막을 패터닝하여 상기 스텝 영역을 덮는 질화막 마스크를 형성하는 공정과,상기 질화막 마스크를 에칭 마스크로서 이용한 에칭을 실시함으로써, 상기 제 1 도전막을 패터닝하여 제어 전극을 형성하는 공정과,상기 질화막 마스크 및 상기 제어 전극을 에칭 마스크로서 이용한 에칭을 실시함으로써, 상기 평탄 영역의 제 1 실리콘 산화막을 제거하여 스텝 영역에 게이트 산화막을 형성함과 함께, 상기 제 1 웰의 평탄 영역 부분을 제거하는 에칭을 실시함으로써, 상기 반도체 기판의 일방의 주표면측에 대 형상의 스텝부를 형성하는 공정과,상기 반도체 기판의 평탄 영역의 상면 상과, 상기 스텝부, 상기 게이트 산화막 및 상기 제어 전극의 측면 상에, 제 2 실리콘 산화막을 형성하는 공정과,상기 반도체 기판의 평탄 영역의 상면으로부터 스텝부의 측면에 걸쳐서, 상기 제 1 도전형 불순물을 주입하여 제 2 웰을 형성하는 공정과,상기 제 2 실리콘 산화막 상에, 제 2 실리콘 질화막, 제 3 실리콘 산화막 및 제 2 도전막을 순차로 적층하는 공정과,상기 제 2 도전막을 에칭하여, 상기 스텝부, 상기 게이트 산화막 및 상기 제어 전극의 측면 상에 플로팅 전극을 형성하는 공정과,상기 제 3 실리콘 산화막 상에, 상기 플로팅 전극을 덮는 제 3 실리콘 질화막을 형성하는 공정과,이방성 에칭에 의해, 상기 평탄 영역 상의 상기 제 2 실리콘 산화막, 상기 제 2 실리콘 질화막, 상기 제 3 실리콘 산화막 및 상기 제 3 실리콘 질화막의 일부분을 제거하고, 상기 제어 전극에 인접하여 사이드 월 형상으로 잔존한 부분을 전 하 축적부로 하는 공정과,상기 이방성 에칭에 의해 노출된 반도체 기판에 대해서, 상기 제 1 도전형과는 상이한 제 2 도전형 불순물의 주입 및 확산을 실시함으로써, 불순물 확산 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 6 항에 있어서,상기 스텝 영역 및 평탄 영역의 설정에 있어서,상기 스텝 영역을 평행 또한 등간격으로 설정하고, 및 상기 스텝 영역간의 영역을 평탄 영역으로서 설정하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 플로팅 전극의 제 1 주표면에 대한 연직 방향의 위치가, 상기 제어 전극의 상면보다 낮게 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 불순물 확산 영역을 형성한 후,상기 반도체 기판의 일방의 주표면 상에, 상기 제어 전극 및 전하 축적부를 덮는 제 4 실리콘 산화막을 형성하는 공정과,실리콘 질화막에 대한 실리콘 산화막의 에칭 속도가 빠른 조건에서 상기 제 4 실리콘 산화막을 에칭함으로써, 컨택트홀을 형성하는 공정과,상기 컨택트홀을 도전 재료로 매립하여 도전 플러그를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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