CN101211973A - 半导体存储器件及其制造方法 - Google Patents

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CN101211973A CNA2007101664739A CN200710166473A CN101211973A CN 101211973 A CN101211973 A CN 101211973A CN A2007101664739 A CNA2007101664739 A CN A2007101664739A CN 200710166473 A CN200710166473 A CN 200710166473A CN 101211973 A CN101211973 A CN 101211973A
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Abstract

本发明提供一种半导体存储器件及其制造方法，该半导体存储器件具备：形成有梯形的台阶部(21b)的半导体衬底(21)、第一阱(32)、在台阶部上隔着栅极氧化膜(36放置的栅极电极(38)、杂质扩散区域(28)、第二阱(34a和34b)、以及电荷存储部(40)。第一阱为在台阶部上表面的表层区域形成的第一导电型的区域。第二阱为在第一阱与杂质扩散区域之间，从与平坦区域的杂质扩散区域邻接的区域形成到台阶部的侧面的表层区域的、杂质浓度比第一阱低的区域。电荷存储部是在夹着控制电极的位置，依次层叠底层氧化膜(42a)、电荷存储膜(44a)、外层氧化膜(46a)以及浮置电极(48a)而构成的。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及半导体存储器件及其制造方法。
背景技术
在以往所使用的半导体存储器件中，存在有SONOS(Silicon/Oxide/Nitride/Oxide/Silicon)结构的半导体非易失性存储器(例如，参照专利文献1)。
参照图9，对专利文献1所公开的、以往的SONOS结构的半导体非易失性存储器(以下，也称为SONOS存储器)进行说明。图9是用于对以往的SONOS存储器进行说明的概略剖视图，其表示一个存储单元。
SONOS存储器110具备：所谓隧道氧化膜的底层氧化膜142、电荷存储膜144、以及所谓阻挡氧化膜的外层氧化膜146，它们被元件隔离区域(省略图示)隔离，并且是在有源区域124的硅衬底120上依次形成的。
该SONOS存储器110在外层氧化膜146上还具备栅极电极138。在硅衬底120的表层区域中的夹着栅极电极138的区域，形成有第一及第二杂质扩散区域128a及128b。该第一及第二杂质扩散区域128a及128b分别起到源极和漏极、或者漏极和源极的作用。在以下的说明中，将对把第一杂质扩散区域128a作为漏极、把第二杂质扩散区域128b作为源极来使用的例子进行说明。其中，对漏极以及源极标记分别与第一及第二杂质扩散区域128a及128b相同的符号来分别进行说明。
向电荷存储膜144注入电子，是通过把源极128b以及硅衬底120接地，并且对栅极电极138以及漏极128a施加正电压进行的。此时，在硅衬底120的栅极电极138下的区域所形成的沟道中流动过来的电子，因漏极128a附近的横向的强电场而处于高能状态，也即成为热电子。该热电子通过栅极电极138与硅衬底120之间的电场，被注入到电荷存储膜144。
通过把电荷存储膜144中累积有电子的状态设为“1”，另外，把未累积电子的状态设为“0”，来区别数据。
注入了电子的电荷存储膜144，因电场效应而在正下方的硅衬底120中感应正电荷，其结果是沟道电阻增大。因此，一旦注入了电子，则与没有注入电子的情况相比，沟道电阻变大，而沟道电流变小。可以通过该沟道电流的大小，来区别是否累积了电子，也即“0”和“1”。
数据读出时的沟道电流的大小受到源极128b侧的电阻、也即电荷存储膜144在源极128b侧是否累积了电子的强烈支配。电荷存储膜144由于可以在局部累积电子，故而在数据的写入中，可以将电荷存储膜144的漏极128a侧和源极128b侧区分开地来累积电荷。在该SONOS存储器中，通过调换源极和漏极来使它们起作用，每一个存储单元可以存储2比特的信息。
随着元件的微型化，如果缩短MOSFET的栅极长度的话，则SONOS存储器的电荷存储膜144中，两个部位的累积电荷的部分的距离变短。因此，有时两个部位相互干扰，使2比特动作变得困难。
为了解决该问题，提出了在一个晶体管的栅极电极的两侧设置侧壁状的电荷存储部的侧壁型半导体非易失性存储器(以下，也称为侧壁型存储器)的方案(例如，参照专利文献2)。
参照图10，将对专利文献2所公开的侧壁型存储器的以往例进行说明。图10是侧壁型存储器的以往例的概略剖视图，其表示一个存储单元。
侧壁型存储器210在硅衬底220上具备MOS型晶体管(MOSFET)。MOSFET具备：栅极电极238、第一及第二杂质扩散区域228a及228b、第一及第二电阻变化部227a及227b。
栅极电极238隔着栅极氧化膜236被设于硅衬底220上。
第一及第二杂质扩散区域228a及228b，是在夹着栅极电极238的位置，扩散例如n型杂质而形成的。该第一及第二杂质扩散区域228a及228b是分别作为MOSFET的源极以及漏极起作用的区域。在以下的说明中，将对把第一杂质扩散区域228a作为漏极、把第二杂质扩散区域228b作为源极使用的例子进行说明。其中，对漏极以及源极标记分别与第一及第二杂质扩散区域128a及128b相同的符号来进行说明。
第一及第二电阻变化部227a及227b，是分别设置在第一及第二杂质扩散区域228a及228b与栅极电极238的下侧的区域部分之间的硅衬底220的区域部分。第一及第二电阻变化部227a及227b，是扩散与第一及第二杂质扩散区域228a及228b相同的n型杂质的区域。其中，第一及第二电阻变化部227a及227b的杂质浓度比第一及第二杂质扩散区域228a及228b低。
该侧壁型存储器在第一电阻变化部227a上具备第一电荷存储部240a，并且在第二电阻变化部227b上具备第二电荷存储部240b。第一及第二电荷存储部240a及240b，是分别依次层叠了底层氧化膜242a及242b、电荷存储膜244a以及244b、外层氧化膜246a以及246b，并且可累积电荷的叠层结构。
侧壁型存储器210，通过是否使电荷分别累积于第一及第二电荷存储部240a及240b，而使第一及第二电阻变化部227a及227b的电阻发生变化，该第一及第二电阻变化部227a及227b设于硅衬底220的表层区域中，且是设于第一及第二电荷存储部240a及240b的下侧区域部分中。通过把累积了所注入的电子的状态设为“1”，并且把未累积电子的状态设为“0”，来区别数据。
例如，向第一电荷存储部240a注入电子，是通过把源极228b以及硅衬底220接地，并且对栅极电极238以及漏极228a施加正电压进行的。此时，在沟道中流过来的电子，在漏极228a附近因面向漏极228a的强电场，而处于高能状态，也即成为热电子。该热电子因面向栅极电极238的方向的电场，而被注入到第一电荷存储部240a。
关于第一电荷存储部240a的信息的读出，是通过把硅衬底220以及漏极228a接地，并且对栅极电极238以及源极228施加正电压进行的。
在第一电荷存储部240a累积有电子的情况下，第一电荷存储部240a所累积的电子，在其正下方的第一电阻变化部227a中感应出正电荷。该被感应的正电荷，使得第一电荷存储部240a的下侧的第一电阻变化部227a的电阻值上升，源极-漏极间电流(沟道电流)降低。另一方面，在第一电荷存储部240a中未累积电子的情况下，由于第一电阻变化部227a的电阻值不上升，所以沟道电流不降低。通过该沟道电流的大小，可以区别出是否累积了电荷、也即“0”和“1”数据。
即便对于侧壁型存储器，也可以通过调换对源极和漏极施加的电压，使每一个存储单元存储2比特的信息。
然而，在专利文献2所公开的侧壁型存储器中，当随着元件的微型化而进一步缩小存储单元面积之时，有可能难以充分确保侧壁宽度。当无法充分确保侧壁宽度的情况下，有可能受到短沟道效应的影响。
于是，人们提出了电荷存储部的一部分存在于比栅极氧化膜与硅衬底的界面还靠下的位置的构造的方案(例如，参照专利文献3或4)。根据该专利文献3或4公开的构造，在因元件的微型化而减小存储单元面积的情况下，可以沿着硅衬底的垂直方向确保实质上的沟道长度。
另外，提出了在电荷存储部具备多晶硅电极，通过电容耦合进行向电荷存储部的电荷注入的技术的方案(例如，参照专利文献5)。
【专利文献1】日本特开2002-184873号公报
【专利文献2】日本特开2005-64295号公报
【专利文献3】日本特开2004-186663号公报
【专利文献4】日本特开平5-343674号公报
【专利文献5】日本特许3630491号说明书
然而，在上述的专利文献3或4所公开的半导体存储器件中，有时在与电荷存储部相对的硅衬底部分不产生充分的电场，而难以获得充分大小的沟道电流。在无法获得充分大小的沟道电流的情况下，“0”和“1”的判断变得困难。
发明内容
本发明就是鉴于上述问题而做出的，本发明的目的在于提供一种半导体存储器件及其制造方法，该半导体存储器件采用通过电容耦合在与电荷存储部相对的硅衬底部分产生电场的结构，并且可以通过降低该硅衬底部分的阈值电压，来流过充分的沟道电流。
为达成上述的目的，本发明的半导体存储器件具备：在一侧的主表面侧形成有梯形的台阶部的半导体衬底；第一阱；在台阶部上隔着栅极氧化膜设置的控制电极；第一及第二杂质扩散区域；第二阱；以及第一及第二电荷存储部。
第一阱为在台阶部上表面的表层区域形成的被高浓度地注入了第一导电型的杂质的区域。
第一及第二杂质扩散区域为在半导体衬底的一侧的主表面侧的表层区域中夹着台阶部的位置形成的一对杂质扩散区域，并且是与第一导电型不同的第二导电型的区域。
第二阱为在第一阱与第一及第二杂质扩散区域之间，从与杂质扩散区域邻接的区域形成到台阶部的侧面的表层区域的、杂质浓度比第一阱低的区域。
第一及第二电荷存储部，与台阶部及控制电极邻接地分别设置在夹着台阶部的位置，并构成为依次层叠了底层氧化膜、电荷存储膜、外层氧化膜以及浮置电极。
根据本发明的半导体存储器件，电荷存储部具备浮置电极，所以如果对控制电极施加电压，则浮置电极的电位因电容耦合而变为控制电极与硅衬底之间的电位。
这里，在与电荷存储部相对的半导体衬底的表层区域，形成有第二阱、也即导电型与形成于控制电极下的第一阱相同并且杂质浓度较低的区域。由于第二阱的阈值电压较低，所以可以通过因电容耦合而产生的浮置电极的电位，来形成沟道。
其结果是，根据本发明的半导体存储器件，在信息读出时可以流过充分的沟道电流。
附图说明
图1是半导体非易失性存储器的概略图。
图2是表示是否累积了电荷的判断方法的概略图。
图3是表示半导体非易失性存储器的制造方法的工序图(其一)。
图4是表示半导体非易失性存储器的制造方法的工序图(其二)。
图5是表示半导体非易失性存储器的制造方法的工序图(其三)。
图6是表示半导体非易失性存储器的制造方法的工序图(其四)。
图7是表示半导体非易失性存储器的制造方法的工序图(其五)。
图8是表示半导体非易失性存储器的制造方法的工序图(其六)。
图9是用于对以往的SONOS存储器进行说明的概略剖视图。
图10是侧壁型存储器的以往例的概略剖视图。
符号说明：10、110、210半导体非易失性存储器；20、21、120、220硅衬底；21a基底部；21b台阶部；24、124有源区域；25台阶区域；26平坦区域；28a、128a、228a第一杂质扩散区域(漏极)；28b、128b、228b第二杂质扩散区域(源极)；31、32第一阱；33、33a、33b第二阱；34、34a、34aa、34ab、34b、34ba、34bb第二阱；35第一硅氧化膜；36、236栅极氧化膜；37第一导电膜；38、138、238栅极电极；39第一硅氮化膜；40、40a、40b、240a、240b电荷存储部；41第二硅氧化膜；42、42a、42b、142、242a、242b底层氧化膜；43第二硅氮化膜；44、44a、44b、144、244a、244b电荷存储膜；45第三硅氧化膜；46、46a、46b、146、246a、246b外层氧化膜；50 SW氮化膜；60第四硅氧化膜；62层间膜；64接触孔；70导电插塞；110 SONOS存储器；210侧壁型存储器；227a第一电阻变化部；227b第二电阻变化部
具体实施方式
下面，将参照附图对本发明的实施方式进行说明，但对于各个构成要素的形状、大小以及配置关系而言，只是概略性地表示到能够理解本发明的程度。另外，虽然下面是对本发明的优选构成例进行的说明，但各个构成要素的组成(材质)以及数值条件等只不过是个优选例而已。所以本发明并不局限于以下的实施方式。其中，以下的图中，对于俯视图标记有一部分剖面线等，这只不过是强调所需要的区域部分，这些剖面线等并不是表示什么剖面。
(半导体存储器件)
将参照图1对作为本发明的半导体存储器件的半导体非易失性存储器进行说明。图1是用于说明半导体非易失性存储器的概略图。图1(A)是把本发明的半导体存储器件的布局的一部分放大表示的图。该半导体存储器件中，行列状排列有多个存储单元。图1(B)是概略地表示本发明的半导体非易失性存储器的一个存储单元(图1(A)中用B表示的部分)的结构图，放大表示了沿图1(A)的A-A线截取的切断端面。
其中，作为半导体衬底可以使用硅衬底，以下说明中，对使用硅衬底的例子进行说明。
在硅衬底21的一侧的主表面22a侧，平行且等间隔地形成有在沿着第一方向、也即栅极长度方向的方向上延伸的多个元件隔离膜29。元件隔离膜29可以利用STI(Shallow Trench Isolation)方法或LOCOS(Local Oxidation of Silicon)方法形成。其中，把形成有该元件隔离膜29的区域称为元件隔离区域23。另外，把元件隔离区域23之间的区域称为有源区域24。
各个存储单元的半导体非易失性存储器10具备形成于硅衬底21上的MOS型场效应晶体管(MOSFET)。MOSFET具备作为控制电极的栅极电极38、和杂质扩散区域28。
在夹着栅极电极38的位置，设有第一及第二电荷存储部40a及40b。由于一个存储单元具备两个电荷存储部、也即第一及第二电荷存储部40a及40b，所以可以写入2比特的信息。这里，可以将栅极电极38用作字线(WL)。
其中，杂质扩散区域28包括第一及第二杂质扩散区域28a及28b，所以，在以下的说明中，作为代表，将它们称为杂质扩散区域28。同样地，有时作为代表将第一及第二电荷存储部40a及40b称为电荷存储部40。
根据本发明的实施方式的构成例，在硅衬底21的第一主表面22a侧形成有梯形的台阶部21b。把形成有该台阶部21b的区域称为台阶区域25，把台阶区域25之间的区域称为平坦区域26。台阶部21b在底面部21a上从平坦区域26的上表面22aa向上方突出地形成。也即，相对于另一主表面22b而言，台阶区域25的上表面22ab的位置比平坦区域26的上表面22aa高。该台阶部21b的形成可以这样来进行：例如从硅衬底21的第一主表面22a侧进行槽蚀刻(trench etching)，往下挖硅衬底21的与平坦区域26对应的部分，降低主表面的位置。台阶部21b的侧面22c最好是垂直于上表面22aa以及22ab的面。
在台阶部21b的上表面22ab的表层区域，形成有被高浓度注入了第一导电型的杂质的第一阱32。这里对以第一导电型为p型的例子进行说明。也即第一阱32为高浓度地注入了例如硼(B)等p型杂质的区域。
栅极电极38由多晶硅形成，隔着栅极氧化膜36设置在硅衬底21的一侧的主表面22a上，也即这里是在台阶部21b上。另外，还可以将栅极电极38设置成例如依次层叠了多晶硅膜和金属硅化物膜的所谓多晶硅-金属硅化物(polycide)结构。
一对第一及第二杂质扩散区域28a及28b，被设于硅衬底21的一侧的主表面22a侧的表层区域。这些杂质扩散区域28是从平坦区域26的上表面22aa向硅衬底21的基底部21a中形成的区域。再者，在从上方俯视观看半导体非易失性存储器10的情况下，这些杂质扩散区域28被形成于：在栅极长度方向夹着栅极电极38的彼此相对的两侧位置的、硅衬底21的平坦区域26的部分。杂质扩散区域28是与硅衬底21的导电型不同的第二导电型的区域，这里是高浓度扩散了n型杂质的区域(n+区域)。杂质扩散区域28在MOSFET动作时作为主电极区域、也即漏极或源极起作用。
在第一阱32与第一及第二杂质扩散区域28a及28b之间，在与杂质扩散区域28邻接的平坦区域26的区域部分到台阶部21b的侧面22c的表层区域，形成有第二阱34a(34aa、34ab)以及34b(34ba、34bb)。第二阱34a以及34b是杂质浓度比第一阱32低的区域。
第一电荷存储部40a，在俯视观看硅衬底21的一侧的主表面22a侧的情况下，在硅衬底21上，被夹在第一杂质扩散区域28a与栅极电极38及台阶部21b之间，并且设置成与栅极电极38邻接也即直接相接。第一电荷存储部40a是在沟道长度方向，主要依次层叠了底层氧化膜42a、电荷存储膜44a、外层氧化膜46a以及浮置电极48a的层叠结构(以下，称为ONO层叠绝缘膜)。
底层氧化膜42a是利用例如热氧化法形成的硅氧化膜，从硅衬底21的平坦区域26上，以5～10nm左右的均匀厚度并且以L形层的方式形成到台阶部21b、栅极氧化膜36以及栅极电极38的侧壁上。电荷存储膜44a是使用例如减压CVD法形成的硅氮化膜，以5～10nm左右的均匀厚度并且以L形层的方式形成在底层氧化膜42a上。外层氧化膜46a是使用例如减压CVD法形成的硅氧化膜，以2～10nm左右的均匀厚度并且以L形层的方式形成在电荷存储膜44a上。浮置电极48a形成在外层氧化硅膜46a上，并形成为与台阶部21b的侧面平行的、10～30nm左右的均匀厚度的平板状。浮置电极48a，例如可以使用掺杂了3×1020/cm2以上的磷的多晶硅来形成。
第二电荷存储部40b，在俯视观察硅衬底21的一侧的主表面22a侧的情况下，在硅衬底21上，被夹在第二杂质扩散区域28b与栅极电极38及台阶部21b之间，并且与栅极电极38邻接地设置。第二电荷存储部40b与第一电荷存储部40a一样，由ONO层叠绝缘膜构成，并且相对于台阶部21b以及栅极电极38，与第一电荷存储部40a相对称地形成。
被注入到电荷存储部40中的载流子，在该ONO层叠绝缘膜中，主要是被累积在电荷存储膜44a以及44b中。另外，电荷存储部40的材质以及构成，可以根据存储器的用途，任意地适当选择。例如，在底层氧化膜42以及外层氧化膜46之间，作为电荷存储膜44a以及44b，可以是夹着从硅氮化膜、氧化铝膜、二氧化铪膜的绝缘膜组中选择出的一种或两种以上的绝缘膜的结构。
这里，对在半导体衬底上作为第一导电型的第一阱以及第二阱，具备p阱的情况进行说明，但并不局限于该例子。例如还可以使第一导电型为n型、第二导电型为p型。
参照图2，对本发明的半导体非易失性存储器中是否累积了电荷的判断方法进行说明。图2是用于说明参照图1说明了的半导体非易失性存储器中是否累积了电荷的判断方法的示意图。
这里，将对从第二电荷存储部40b读出信息的例子进行说明。此时，通过把硅衬底21以及源极28b接地，并且对栅极电极38以及漏极28a施加正电压来进行是否累积了电子的判断(参照图1)。当对栅极电极38施加了栅极电压Vg时，浮置电极48a及48b的电位，因栅极电极38与浮置电极48a及48b之间的静电电容Cg、和浮置电极48a及48b与硅衬底21之间的静电电容Cs的电容耦合而变为控制电极与硅衬底21之间的正电位Vf＝(Cg/(Cs+Cg)×Vg)。
在第二电荷存储部40b中未累积电子的情况下，源极28b侧的第二阱34b部分，因在第二电荷存储部40b所包含的浮置电极48b上所产生的正电位Vf而易于反转，从而流过足够大小的沟道电流。
另外，在第二电荷存储部40b累积有电子的情况下，因在浮置电极48b上所产生的正电位Vf而产生的电场，被累积于第二电荷存储部40b的电子终止，其结果是，第二阱34b的部分难以反转，也即沟道电流的大小减小。
通过该沟道电流的电流值的大小，可以区分开是否累积了电荷、也即“0”和“1”数据。
这里，在第一电荷存储部40a累积有电子的情况下，因在第一电荷存储部40a所包含的浮置电极48a上所产生的正电位Vf而产生的电场，被第一电荷存储部40a终止，与第二电荷存储部40a邻接的第二阱34a的部分难以反转。然而，在漏极28a侧，因耗尽层扩大，所以在第一电荷存储部40a中是否累积了电荷不会对沟道电流的大小产生影响。
另外，通过调换对源极和漏极施加的电压，每一个存储单元可以存储2比特的信息。
槽的深度可以考虑电容耦合比以及用于形成槽的蚀刻处理时间来确定。
在底层氧化膜42a及42b、电荷存储膜44a及44b、外层氧化膜46a及46b的厚度分别为5nm左右的情况下，为充分确保形成于与浮置电极48a及48b相对的台阶部21b的侧面22c上的第二阱34a及34b的长度，最好是把台阶部21b的高度ts设定为30～50nm左右。当栅极长度W为150nm时，一旦把浮置电极48a及48b的厚度设定为10～30nm，则栅极电容(Cg)与总电容(Cs+Cg)的比(Cs/(Cs+Cg))为75～90％左右。另外，电容比不限于该范围。在第二阱34的杂质浓度低等、阈值电压低的情况下，可以进一步减小电容比。
如上所述，根据本发明的半导体存储器件，由于电荷存储部具备浮置电极，所以，一旦对控制电极施加电压，则浮置电极的电位将因电容耦合而变为控制电极与硅衬底之间的电位。
这里，在与电荷存储部相对的半导体衬底的表层区域，形成有第二阱、也即导电型与形成于控制电极下的第一阱相同并且杂质浓度低的区域。由于第二阱的阈值电压低，因此，因电容耦合而生成的浮置电极的电位，使得形成沟道。
其结果是，根据本发明的半导体存储器件，在读出信息时可以流过充分的沟道电流。
(半导体存储器件的制造方法)
参照图3～图8，对本发明的半导体非易失性存储器的制造方法进行说明。
图3～图8是用于说明半导体非易失性存储器的制造方法的工序图。图3(A)是形成了元件隔离膜的硅衬底的概略俯视图。图3(B)是表示沿着图3(A)的X-X′线切断了的切断端面的图。图3(C)是表示沿着图3(A)的Y-Y′线切断了的切断端面的图。
图4(A)～(C)、图5(A)～(B)、图6、图7(A)～(B)、以及图8(A)～(B)均表示与图3(B)对应的主要部分的切断端面。
首先，准备在一侧的主表面20a侧具备第一导电型的第一阱31的硅衬底20，此处第一阱31是高浓度注入p型杂质而形成的。在该硅衬底20的一侧的主表面20a侧，例如通过STI法预先形成了元件隔离膜29。另外，还可以通过LOCOS法形成元件隔离膜29。此处，是以多个元件隔离膜29形成为在第一方向上延伸的带状，并以一定宽度及一定间隔相互平行的例子进行说明。
接着，在硅衬底20的一侧的主表面20a上，设定在与第一方向正交的第二方向延伸的带状的台阶区域25。并且把夹着台阶区域25的区域设定为平坦区域26。此处，平行并且等间隔地设定带状的台阶区域25。此时，台阶区域25之间的区域设定为平坦区域26(图3(A)、(B)以及(C))。
接着，在硅衬底20的一侧的主表面20a上，依次层叠第一硅氧化膜35、第一导电膜37以及第一硅氮化膜39。
第一硅氧化膜35，是通过例如热氧化形成在硅衬底20的一侧的主表面20a上的。第一导电膜37，是通过例如CVD法在第一硅氧化膜35上淀积多晶硅而形成的。此处，通过在淀积多晶硅的同时或淀积后掺杂杂质，获得电传导性。其中，作为第一导电膜37，可以使用例如在多晶硅膜上形成了钨-硅化物膜等金属硅化物膜的多晶硅-金属硅化物结构。接着在第一导电膜37上，使用例如CVD法形成第一硅氮化膜39(图4(A))。
接着，使第一硅氮化膜39图案化，形成覆盖台阶区域25的氮化膜掩膜39a。该氮化膜掩膜39a的形成，可以通过任意适当的以往周知的光刻以及干蚀刻来进行。通过该干蚀刻，可以除去第一硅氮化膜39的位于平坦区域26的部分，把台阶区域25的第一硅氮化膜39作为氮化膜掩膜39a残存下来(图4(B))。
接着，通过进行把氮化膜掩膜39a作为蚀刻掩膜使用的干蚀刻，把第一导电膜37图案化而形成栅极电极38。通过该蚀刻，可以除去平坦区域26的第一导电膜37，把台阶区域25的第一导电膜作为栅极电极38残存下来。
接着，进行把氮化膜掩膜39a以及栅极控制电极38作为蚀刻掩膜使用的蚀刻。
在该蚀刻中，除去第一硅氧化膜35的位于平坦区域26的部分，露出硅衬底20。此时，残存在台阶区域25上的第一硅氧化膜部分成为栅极氧化膜36。
进而，通过把氮化膜掩膜39a以及栅极电极38作为蚀刻掩膜使用的干蚀刻，在硅衬底20的一侧的主表面22a侧形成槽(沟)。槽的底面是与硅衬底(图4(C)中用符号20表示的部分)的主表面(图4(C)中用符号20a表示的部分)平行的平坦面。
硅衬底20的平坦区域26的上表面22aa，位于比台阶区域25的上表面22ab的位置靠下侧的位置。将台阶区域的从平坦区域26的上表面22aa向上方突出的硅衬底21部分称为台阶部21b。
另外，如果从与该硅衬底20的主表面22a垂直的方向，通过各向异性蚀刻，进行该干蚀刻，则台阶部21b的侧面22c相对于硅衬底20的主表面22a呈直角。
通过该干蚀刻，可以完全除去平坦区域26的第一阱，在台阶部21b的上表面22ab的表层区域残存第一阱32(图5(A))。
接着，在硅衬底20的平坦区域26的上表面22aa上、和台阶部21b、栅极氧化膜36以及栅极电极38的侧面上，通过例如热氧化法形成第二硅氧化膜41。
接着，从硅衬底20的平坦区域26的上表面22aa到台阶部21b的侧面22c，注入p型杂质。为了将杂质注入到台阶部21b的侧面22c，而从相对于主表面22a的垂直方向倾斜了的方向(图中箭头I所示)进行该杂质的注入。通过该杂质的注入，形成第二阱33(33a、33b)，把用于形成沟道的阈值电压设定为所希望的值(图5(B))。
接着，在第二硅氧化膜41上，通过例如CVD法依次形成第二硅氮化膜43、第三硅氧化膜45以及第二导电膜。第二导电膜是在第三硅氧化膜45上淀积例如多晶硅而形成的。这里，通过在淀积多晶硅的同时或淀积后掺杂杂质来获得电传导性。
接着，对第二导电膜进行蚀刻，形成浮置电极48。如果从垂直于第一主表面22a的方向，通过各向异性蚀刻，进行第二导电膜的蚀刻，则台阶部21b、栅极氧化膜36以及栅极电极38的侧面上的第二导电膜，将作为浮置电极48残存下来。另外，当在后工序中进行接触形成时，为防止浮置电极48与接触短路，在该蚀刻中，最好是，把浮置电极48在垂直于第一主表面22a的方向的位置，设定得比栅极电极38的上表面低(图6)。
接着，在第三硅氧化膜45上，通过例如CVD法形成覆盖浮置电极48的第三硅氮化膜。
在形成了第三硅氮化膜之后，对第三硅氮化膜的整个面，从硅衬底21的主表面21a的垂直方向，进行各向异性的干蚀刻。通过该干蚀刻，氮化硅膜残存成侧壁状。该残存的硅氮化膜部分成为SW氮化膜50。
另外，在进行形成SW氮化膜50的蚀刻之时，除去SW氮化膜50之间的第二硅氧化膜41、第二硅氮化膜43以及第三硅氧化膜45。其结果是，露出SW氮化膜50之间的硅衬底21的主表面21a。
把与栅极电极38邻接并且形成为侧壁状的部分称为电荷存储部40，且该部分具有：底层氧化膜42、电荷存储膜44、外层氧化膜46、浮置电极48以及SW氮化膜50。
接着，对通过各向异性蚀刻而露出的硅衬底21，进行与第一导电型不同的第二导电型的杂质的注入及扩散，由此形成杂质扩散区域。
这里，把氮化膜掩膜39a和电荷存储部40作为掩膜使用，对半导体衬底21的主表面21a，从垂直方向注入作为第二导电型的n型杂质(如图7(B)中的箭头II所示)。例如，作为杂质，以1×1015个/cm2左右的浓度注入As，之后，进行用于活性化的热处理。通过As的注入以及热处理，在半导体衬底21的电荷存储部40之间的部分形成杂质扩散区域28。
接着，在通过CVD法形成了第四硅氧化膜60之后，通过例如CMP法进行平坦化。第四硅氧化膜60形成在硅衬底21、氮化膜掩膜39a以及电荷存储部40上，并形成为填埋邻接的电荷存储部40之间的间隙(图8(A))。
接着，通过光刻，在第四硅氧化膜60上，形成覆盖与栅极电极38对应的区域的抗蚀剂图案。接着，进行对硅氧化膜的蚀刻速度快于对硅氮化膜的蚀刻速度的高选择比蚀刻。通过该高选择比蚀刻，可以蚀刻第四硅氧化膜60部分，自对准地形成接触孔64。该蚀刻后残存的部分成为层间膜62。
其后，通过例如CVD法，淀积钨(W)，填埋接触孔64，形成导电插塞70(图8(B))。
其后的金属布线层、或金属布线层间的层间膜的形成等，可以通过以往公知的方法形成，所以省略此后的工序的说明。
根据该制造方法，除去高浓度注入第一导电型的杂质而形成的第一阱部分，形成槽。因此，在与电荷存储部相对的硅衬底的表层区域，容易形成杂质浓度比第一阱低的第二阱。进而，可以充分确保因电容耦合而形成沟道的第二阱部分的长度。

Claims (9)

1.一种半导体存储器件，其特征是具备：
在一侧的主表面侧形成有梯形的台阶部的半导体衬底；
在所述台阶部的上表面的表层区域形成的第一导电型的第一阱；
在所述台阶部上隔着栅极氧化膜设置的控制电极；
与所述第一导电型不同的第二导电型的第一及第二杂质扩散区域，其是形成在所述半导体衬底的一侧的主表面侧的表层区域中、夹着所述台阶部的位置的一对杂质扩散区域；
杂质浓度比所述第一阱低的所述第一导电型的第二阱，其在所述第一阱与所述第一及第二杂质扩散区域之间，从与该第一及第二杂质扩散区域邻接的区域形成到所述台阶部的侧面的表层区域；以及
第一及第二电荷存储部，与所述台阶部及所述控制电极邻接地分别设置在夹着所述台阶部的位置，并构成为依次层叠了底层氧化膜、电荷存储膜、外层氧化膜以及浮置电极。
2.根据权利要求1所述的半导体存储器件，其特征是，所述台阶部的高度大于所述底层氧化膜、所述电荷存储膜和所述外层氧化膜的厚度之和。
3.根据权利要求2所述的半导体存储器件，其特征是，所述台阶部的高度为30nm～50nm。
4.根据权利要求1至3中任一项所述的半导体存储器件，其特征是，所述浮置电极在垂直于所述主表面的方向的位置，比所述控制电极的上表面低。
5.根据权利要求1至4中任一项所述的半导体存储器件，其特征是，所述台阶部形成为平行且等间隔的带状。
6.一种半导体存储器件的制造方法，其特征是包括：
准备在一侧的主表面侧具有高浓度地注入了第一导电型的杂质的第一阱的半导体衬底，在该半导体衬底的一侧的主表面上设定带状的台阶区域，并且把夹着该台阶区域的区域设定为平坦区域的工序；
在所述半导体衬底的一侧的主表面上，依次层叠第一硅氧化膜、第一导电膜以及第一硅氮化膜的工序；
使所述第一硅氮化膜图案化，形成覆盖所述台阶区域的氮化膜掩膜的工序；
通过进行把该氮化膜掩膜作为蚀刻掩膜使用的蚀刻，使所述第一导电膜图案化，而形成控制电极的工序；
通过进行把所述氮化膜掩膜以及所述控制电极作为蚀刻掩膜使用的蚀刻，除去所述平坦区域的第一硅氧化膜而在台阶区域形成栅极氧化膜，并且通过进行除去所述第一阱的平坦区域的部分的蚀刻，在所述半导体衬底的一侧的主表面侧形成梯形的台阶部的工序；
在所述半导体衬底的平坦区域的上表面上、和所述台阶部、所述栅极氧化膜以及所述控制电极的侧面上，形成第二硅氧化膜的工序；
从所述半导体衬底的平坦区域的上表面到台阶部的侧面，注入所述第一导电型的杂质而形成第二阱的工序；
在所述第二硅氧化膜上，依次层叠第二硅氮化膜、第三硅氧化膜以及第二导电膜的工序；
对所述第二导电膜进行蚀刻，在所述台阶部、所述栅极氧化膜以及所述控制电极的侧面上形成浮置电极的工序；
在所述第三硅氧化膜上，形成覆盖所述浮置电极的第三硅氮化膜的工序；
通过各向异性蚀刻，除去所述平坦区域上的所述第二硅氧化膜、所述第二硅氮化膜、所述第三硅氧化膜以及所述第三硅氮化膜的一部分，把与所述控制电极邻接且残存成侧壁状的部分作为电荷存储部的工序；以及
对通过所述各向异性蚀刻而露出的半导体衬底，进行与所述第一导电型不同的第二导电型的杂质的注入及扩散，由此形成杂质扩散区域的工序。
7.根据权利要求6所述的半导体存储器件的制造方法，其特征是，在进行所述台阶区域以及平坦区域的设定时，平行且等间隔地设定所述台阶区域，并将该台阶区域之间的区域设定为平坦区域。
8.根据权利要求6或7所述的半导体存储器件的制造方法，其特征是，所述浮置电极在垂直于第一主表面的方向的位置，形成得比所述控制电极的上表面低。
9.根据权利要求6至8中任一项所述的半导体存储器件的制造方法，其特征是具有：
形成了所述杂质扩散区域之后，在所述半导体衬底的一侧的主表面上，形成覆盖所述控制电极以及电荷存储部的第四硅氧化膜的工序；
在对硅氧化膜的蚀刻速度快于对硅氮化膜的蚀刻速度的条件下，蚀刻所述第四硅氧化膜，形成接触孔的工序；以及
用导电材料填埋该接触孔，形成导电插塞的工序。
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