JP2021190464A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】プレーナゲート構造の側方にメモリ構造が隣接配置される構成において、メモリ構造がメモリ構造に対するデータの書き込みおよび消去を繰り返し行うことができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、半導体層２の第１主面３の表面部に形成されたウェル領域２１と、ウェル領域２１の表面部に形成されたソース領域２２と、ソース領域２２から間隔を空けてウェル領域２１の表面部に形成され、ソース領域２２との間にチャネル領域２４を区画するドレイン領域２３と、チャネル領域２４に対向するように半導体層２の第１主面３上に形成されたプレーナゲート構造３０と、プレーナゲート構造３０の側方に隣接配置されたメモリ構造４０とを含む。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２とを含む。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関する。
たとえば、不揮発性メモリを備える半導体装置を開示する文献として、下記特許文献１がある。特許文献１に開示された半導体装置に備えられたメモリセルでは、ｐウェル領域上に、ゲート絶縁膜を介して、ゲート電極が形成されている。ゲート電極の側方には、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜がｐウェル領域の表面部に形成された抵抗変化部上に順次積層されている。このメモリセルでは、ドレイン領域近傍で発生したホットエレクトロンをシリコン窒化膜に注入することで書き込みが行われる。このメモリセルは、ＯＴＰＲＯＭ（One Time Programmable Read Only Memory）として用いられるものであるため、良品確認テストを除いて消去動作が行われない。
特開２００５−０６４２９５号公報
本発明の１つの目的は、プレーナゲート構造の側方にメモリ構造が隣接配置される構成において、メモリ構造に対するデータの書き込みおよび消去を繰り返し行うことができる半導体装置およびその製造方法を提供することである。
本発明の一実施形態は、主面を有する半導体層と、前記半導体層の前記主面の表面部に形成された第１導電型のウェル領域と、前記ウェル領域の表面部に形成された第２導電型のソース領域と、前記ソース領域から間隔を空けて前記ウェル領域の表面部に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の第１導電型のチャネル領域に対向するように前記半導体層の前記主面上に形成されたプレーナゲート構造と、前記プレーナゲート構造の側方に隣接配置されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および、前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含む、半導体装置を提供する。
この構成によれば、メモリ構造の電荷蓄積膜が、チャネル領域に対向する。そのため、ホットキャリア（ホットエレクトロンおよびホットホール）を発生させやすくすることができる。そのため、書き込み動作時に、ホットエレクトロンを電荷蓄積膜に注入させることができ、消去動作時に、ホットホールを電荷蓄積膜に引き込むことができる。したがって、メモリ構造へのデータの書き込みおよび消去を効率的に繰り返し行うことができる。
図１は、本発明の一実施形態に係る半導体装置の要部の平面図である。 図２は、図１に示すＩＩ−ＩＩ線に沿う断面図である。 図３は、図１に示すＩＩＩ−ＩＩＩ線に沿う断面図である。 図４は、図３に示すＩＶ領域の拡大図である。 図５Ａは、前記半導体装置に備えられるメモリ構造の書き込み動作前の電気回路の状態を説明するための模式図である。 図５Ｂは、前記メモリ構造の書き込み動作を説明するための模式図である。 図５Ｃは、前記メモリ構造の消去動作を説明するための模式図である。 図５Ｄは、前記書き込み動作後の前記メモリ構造の読み出し動作を説明するための模式図である。 図５Ｅは、前記消去動作後の前記メモリ構造の読み出し動作を説明するための模式図である。 図６は、前記書き込み動作後および前記消去動作後におけるゲート電位とドレイン・ソース間電流との関係を示すグラフである。 図７Ａは、前記半導体装置の製造方法の一例を説明するための断面図である。 図７Ｂは、図７Ａの後の工程を示す断面図である。 図７Ｃは、図７Ｂの後の工程を示す断面図である。 図７Ｄは、図７Ｃの後の工程を示す断面図である。 図７Ｅは、図７Ｄの後の工程を示す断面図である。 図７Ｆは、図７Ｅの後の工程を示す断面図である。 図７Ｇは、図７Ｆの後の工程を示す断面図である。 図７Ｈは、図７Ｇの後の工程を示す断面図である。 図７Ｉは、図７Ｈの後の工程を示す断面図である。 図７Ｊは、図７Ｉの後の工程を示す断面図である。 図７Ｋは、図７Ｊの後の工程を示す断面図である。 図７Ｌは、図７Ｋの後の工程を示す断面図である。 図７Ｍは、図７Ｌの後の工程を示す断面図である。 図７Ｎは、図７Ｍの後の工程を示す断面図である。 図７Ｏは、図７Ｎの後の工程を示す断面図である。 図７Ｐは、図７Ｏの後の工程を示す断面図である。 図７Ｑは、図７Ｐの後の工程を示す断面図である。 図７Ｒは、図７Ｑの後の工程を示す断面図である。 図７Ｓは、図７Ｒの後の工程を示す断面図である。 図７Ｔは、図７Ｓの後の工程を示す断面図である。 図７Ｕは、図７Ｔの後の工程を示す断面図である。 図７Ｖは、図７Ｕの後の工程を示す断面図である。 図７Ｗは、図７Ｖの後の工程を示す断面図である。 図７Ｘは、図７Ｗの後の工程を示す断面図である。 図７Ｙは、図７Ｘの後の工程を示す断面図である。
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の要部の平面図である。図２は、図１に示すＩＩ−ＩＩ線に沿う断面図である。図３は、図１に示すＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図２に示すＩＶ領域の拡大図である。図１では、後述する絶縁スペーサ４３、被覆絶縁膜５１および層間絶縁膜６５が取り除かれている。以下では、図１〜図４を参照して、半導体装置１の構成について説明する。
半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた不揮発性メモリである。半導体装置１は、Ｓｉ単結晶からなる半導体層２を含む。
図２を参照して、半導体層２は、この実施形態では、直方体形状に形成されている。半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｐ型（第１導電型）のバックゲート領域２０を含む。バックゲート領域２０は、半導体層２の全体に形成されている。
半導体装置１は、ＭＯＳＦＥＴが形成されたデバイス領域６を区画するトレンチ絶縁構造１０を含む。トレンチ絶縁構造１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している（図１も参照）。
図１を参照して、トレンチ１１は、第１主面３および第２主面４の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角環状に形成され、四角形状のデバイス領域６を区画している。平面視におけるデバイス領域６の一辺が延びる方向を第１方向Ｘとする。第１方向Ｘおよび法線方向Ｚの両方と直交する方向を第２方向Ｙとする。
図２を参照して、トレンチ１１は、具体的には、一方側の内側壁１３、他方側の外側壁１４、ならびに、内側壁１３および外側壁１４を接続する底壁１５を含む。内側壁１３は、平面視において四角環状に形成されている。外側壁１４は、平面視において内側壁１３に対して平行に延びる四角環状に形成されている。外側壁１４は、必ずしも内側壁１３に対して平行に延びている必要はなく、内側壁１３とは異なる形状で形成されていてもよい。底壁１５は、第１主面３に対して平行に延びている。底壁１５は、第２主面４に向かう湾曲状に形成されていてもよい。
トレンチ１１は、この実施形態では、底壁１５に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。トレンチ１１のテーパ角は、半導体層２内においてトレンチ１１の内側壁１３（外側壁１４）が第１主面３との間で成す角度である。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。
トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。
絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンからなる。
絶縁埋設物１２は、埋設部１７および突出部１８を含む。埋設部１７は、トレンチ１１の開口端１６に対してトレンチ１１の底壁１５側に位置している。突出部１８は、埋設部１７から底壁１５側とは反対側に向けて突出している。
半導体装置１は、デバイス領域６において第１主面３の表面部に形成されたｐ型（第１導電型）のウェル領域２１を含む。ウェル領域２１は、第１主面３に沿う第１方向Ｘに延びている。ウェル領域２１のｐ型不純物濃度は、バックゲート領域２０のｐ型不純物濃度を超えている。ウェル領域２１のｐ型不純物濃度は、たとえば、１０×１０１２ｃｍ−３以上１０×１０１６ｃｍ−３以下である。
ウェル領域２１の底部は、バックゲート領域２０に電気的に接続されている。ウェル領域２１は、この実施形態では、トレンチ１１よりも深く形成され、当該トレンチ１１の底壁１５を部分的に被覆している。ウェル領域２１は、この実施形態とは異なり、トレンチ１１の底壁１５に対して第１主面３側の領域に形成され、ウェル領域２１とバックゲート領域２０との境界が、トレンチ１１の底壁１５と第１主面３との間に位置していてもよい。
半導体装置１は、ウェル領域２１の表面部に形成されたｎ型（第２導電型）のソース領域２２と、ソース領域２２から間隔を空けてウェル領域２１の表面部に形成されたｎ型（第２導電型）ドレイン領域２３とを含む。ソース領域２２およびドレイン領域２３のｎ型不純物濃度は、たとえば、１０×１０１６ｃｍ−３以上１０×１０２０ｃｍ−３以下である。
デバイス領域６の表面部においてドレイン領域２３とソース領域２２との間には、ＭＯＳＦＥＴのチャネル領域２４が形成されている。チャネル領域２４は、ソース領域２２とドレイン領域２３との間において、第２方向Ｙに沿う電流経路を形成する。
ソース領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。ドレイン領域２３は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。
ソース領域２２の底部は、段差なく平坦である。ソース領域２２は、チャネル領域２４に接しており、ソース領域２２とチャネル領域２４との間には、ソース領域２２よりもｎ型不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられていない。ドレイン領域２３の底部は、段差なく平坦である。ドレイン領域２３は、チャネル領域２４に接しており、ドレイン領域２３とチャネル領域２４との間には、ドレイン領域２３よりもｎ型不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられていない。
半導体装置１は、チャネル領域２４に対向するように、デバイス領域６において第１主面３の上に形成されたプレーナゲート構造３０を含む。プレーナゲート構造３０は、第１主面３に沿って第１方向Ｘに延びている。第１方向Ｘにおけるプレーナゲート構造３０の端部は、トレンチ絶縁構造１０上に達している。この実施形態とは異なり、第１方向Ｘにおけるプレーナゲート構造３０の端部が、トレンチ絶縁構造１０の外側にまで延びていてもよい。プレーナゲート構造３０は、平面視において、ソース領域２２およびドレイン領域２３の間に位置している。
プレーナゲート構造３０は、デバイス領域６において半導体層２上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを含む。
ゲート絶縁膜３１は、半導体層２の酸化物からなる。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物からなる。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン熱酸化膜（熱酸化膜）からなる。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さＴ１を有していてもよい（図４を参照）。ゲート絶縁膜３１の厚さＴ１は、たとえば、１０ｎｍであってもよい。
ゲート絶縁膜３１は、第１主面３に沿って第１方向Ｘに延びている。ゲート絶縁膜３１は、第１主面３に接する第１面３１ａと、第１面３１ａに対して半導体層２とは反対側の第２面３１ｂとを有する。第１面３１ａおよび第２面３１ｂが互いに平行に延びており、ゲート絶縁膜３１がほぼ一定の厚みを有していてもよい。第１方向Ｘにおけるゲート絶縁膜３１の両端部は、絶縁埋設物１２と接続されている。
第１主面３において、ゲート絶縁膜３１の両側方には、第１主面３を第２主面４側に窪ませる窪み３３が形成されている。窪み３３は、デバイス領域６において、ゲート絶縁膜３１と絶縁埋設物１２の突出部１８との間の全域に形成されていてもよい。
ゲート電極３２は、導電性ポリシリコンからなる。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。第２方向Ｙにおけるゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。
図３を参照して、ゲート電極３２は、トレンチ１１の開口端１６を横切り、絶縁埋設物１２上に達している。詳しくは、ゲート電極３２は、デバイス領域６においてゲート絶縁膜３１を挟んで第１主面３と対向する本体部３５と、デバイス領域６よりも外側において絶縁埋設物１２に対向する引き出し部３６とを含む。
本体部３５は、ゲート絶縁膜３１の上においてゲート絶縁膜３１に沿って延びる膜状に形成されている。引き出し部３６は、本体部３５から絶縁埋設物１２の突出部１８の上に引き出されている。
図１を参照して、半導体装置１は、データの書き込み、消去、および読み出しを行うことができるメモリ構造４０を含む。メモリ構造４０は、ゲート電極３２の側壁を被覆するようにプレーナゲート構造３０の側方に隣接配置されている。そのため、メモリ構造４０は、サイドウォール構造とも呼ばれる。
メモリ構造４０は、具体的には、デバイス領域６においてゲート電極３２の本体部３５の側壁を被覆し、デバイス領域６よりも外側において引き出し部３６の側壁を被覆している。
メモリ構造４０は、平面視において、プレーナゲート構造３０を取り囲む四角環状である。メモリ構造４０は、デバイス領域６に対向する第１部分４０Ａおよび第２部分４０Ｂと、第１部分４０Ａおよび第２部分４０Ｂを連結する一対の連結部分４０Ｃとを含む。第１部分４０Ａは、ソース領域２２とプレーナゲート構造３０との間に位置する部分である。第２部分４０Ｂは、ドレイン領域２３とプレーナゲート構造３０との間に位置する部分である。各連結部分４０Ｃは、メモリ構造４０のうち、絶縁埋設物１２上に位置する部分である。
図２を参照して、メモリ構造４０は、プレーナゲート構造３０の側壁に沿う内側面４０ａと、プレーナゲート構造３０側とは反対側に向けて突出するように湾曲する外側面４０ｂとを有する。メモリ構造４０は、チャネル領域２４上に形成された絶縁膜４１と、絶縁膜４１を挟んでチャネル領域２４に対向する電荷蓄積膜４２と、電荷蓄積膜４２上に形成れた絶縁スペーサ４３とを含む。
絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなる。絶縁膜４１は、具体的には、半導体層２の表面部およびゲート電極３２の側壁が酸化されることによって膜状に形成された酸化物からなる。絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン酸化膜（ＳｉＯ２膜）からなる。絶縁膜４１は、さらに具体的には、半導体層２の表面部およびゲート電極３２の側壁が熱酸化されることによって膜状に形成された熱酸化物からなる。つまり、絶縁膜４１は、第１主面３およびゲート電極３２の側面に沿って形成されたシリコン熱酸化膜からなる。
絶縁膜４１は、半導体層２およびゲート電極３２の酸化物からなるため、絶縁埋設物１２上には形成されていない（図３を参照）。
図４を参照して、絶縁膜４１は、５ｎｍ以上１０ｎｍ以下の厚さＴ２を有していてもよい。絶縁膜４１の厚さＴ２は、たとえば、８ｎｍであってもよい。絶縁膜４１は、ゲート絶縁膜３１よりも薄いことが好ましい（Ｔ２＜Ｔ１）。
絶縁膜４１は、半導体層２の第１主面３に接する第１面４１ａと、第１面４１ａに対して半導体層２とは反対側の第２面４１ｂと、プレーナゲート構造３０の側壁（ゲート電極３２の側壁）に接する第３面４１ｃと、第３面４１ｃに対してプレーナゲート構造３０とは反対側の第４面４１ｄとを有する。
絶縁膜４１は、デバイス領域６において半導体層２の第１主面３に沿って延びる第１絶縁部４６と、第１絶縁部４６に連結されプレーナゲート構造３０の側壁に沿って延びる第２絶縁部４７とを含む。絶縁膜４１は、第１絶縁部４６と第２絶縁部４７とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
絶縁膜４１は、絶縁埋設物１２上には形成されないため、メモリ構造４０の連結部分４０Ｃには、第１絶縁部４６が設けられていない（図３を参照）。
絶縁膜４１は、窪み３３内において第１主面３上に形成されており、ゲート絶縁膜３１に隣接している。第１絶縁部４６は、ゲート絶縁膜３１よりも、第２主面４側に位置している。絶縁膜４１の第１面４１ａは、ゲート絶縁膜３１の第１面３１ａよりも第２主面４（図２参照）側に位置していてもよい。絶縁膜４１の第２面４１ｂは、ゲート絶縁膜３１の第１面３１ａと面一に形成されていてもよい。
電荷蓄積膜４２は、絶縁膜４１とは異なる絶縁体からなり、たとえば、窒化シリコン膜（ＳｉＮ膜）からなる。電荷蓄積膜４２は、絶縁膜４１に沿って形成されている。電荷蓄積膜４２は、１０ｎｍ以上５０ｎｍ以下の厚さＴ３を有していてもよい。電荷蓄積膜４２の厚さＴ３は、たとえば、３０ｎｍであってもよい。
電荷蓄積膜４２は、平面視において、プレーナゲート構造３０を取り囲む四角環状である（図１を参照）。すなわち、電荷蓄積膜４２は、第１方向Ｘに延びており、第１方向Ｘにおける電荷蓄積膜４２の両端部がデバイス領域６よりも外側に位置する（図３を参照）。この実施形態では、第１方向Ｘにおける電荷蓄積膜４２の両端部は、絶縁埋設物１２上に位置している。
電荷蓄積膜４２は、絶縁膜４１の第１絶縁部４６上に形成された第１蓄積部４８と、第１蓄積部４８に連結され第２絶縁部４７の側方に形成された第２蓄積部４９とを含む。電荷蓄積膜４２は、第１蓄積部４８と第２蓄積部４９とが直交して連結されることによって、断面視Ｌ字状に形成されていてもよい。
第１蓄積部４８は、デバイス領域６よりも外側において、絶縁埋設物１２に対向している。第１蓄積部４８は、デバイス領域６において、絶縁膜４１の第１絶縁部４６を挟んで半導体層２に対向している。第２蓄積部４９は、絶縁膜４１の第２絶縁部４７を挟んでプレーナゲート構造３０に対向している。
ソース領域２２およびドレイン領域２３は、メモリ構造４０に対して自己整合的に形成されている。そのため、ソース領域２２とチャネル領域２４との境界は、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。同様に、ドレイン領域２３とチャネル領域２４との境界も、平面視において、メモリ構造４０の外側面４０ｂと第１主面３との境界とほぼ一致している。
厳密には、ソース領域２２とチャネル領域２４との境界は、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。同様に、ドレイン領域２３とチャネル領域２４との境界も、メモリ構造４０の外側面４０ｂと第１主面３との境界よりも僅かにプレーナゲート構造３０側に位置している。
そのため、電荷蓄積膜４２の第１蓄積部４８は、絶縁膜４１を挟んでチャネル領域２４と対向する第１対向部４８Ａと、ソース領域２２およびドレイン領域２３に対向する第２対向部４８Ｂとを含む。第１対向部４８Ａは、平面視において、第２対向部４８Ｂよりも大きい（図１を参照）。
電荷蓄積膜４２は、第１蓄積部４８および第２蓄積部４９によって形成された凹部５０を有する。凹部５０は、第１蓄積部４８に対して第１絶縁部４６とは反対側で、かつ、第２蓄積部４９に対して第２絶縁部４７とは反対側に設けられている。
絶縁スペーサ４３は、凹部５０内で電荷蓄積膜４２に隣接配置されている。絶縁スペーサ４３は、たとえば、シリコン酸化物からなる。絶縁スペーサ４３は、電荷蓄積膜４２を挟んで絶縁膜４１に対向している。
半導体装置１は、プレーナゲート構造３０およびメモリ構造４０を被覆する被覆絶縁膜５１をさらに含む。第２方向Ｙにおける被覆絶縁膜５１の両端部は、メモリ構造４０の側方からプレーナゲート構造３０とは反対側に位置する。被覆絶縁膜５１は、第１方向Ｘに延び、第１方向Ｘにおける被覆絶縁膜５１の両端部は、絶縁埋設物１２上にまで達している（図３を参照）。そのため、被覆絶縁膜５１は、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆し、デバイス領域６よりも外側で絶縁埋設物１２を被覆している。
詳しくは、被覆絶縁膜５１は、ゲート電極３２を被覆する第１被覆部５２と、メモリ構造４０の外側面４０ｂを被覆する第２被覆部５３と、デバイス領域６においてソース領域２２およびドレイン領域２３を被覆する第３被覆部５４と、デバイス領域６よりも外側において絶縁埋設物１２の突出部１８を被覆する第４被覆部５５（図３を参照）とを一体的に有する。
第３被覆部５４は、メモリ構造４０の第１部分４０Ａの側方でソース領域２２を被覆し、第２部分４０Ｂの側方でドレイン領域２３を被覆する。第４被覆部５５は、メモリ構造４０の連結部分４０Ｃの側方で、絶縁埋設物１２を被覆する（図３を参照）。第１被覆部５２においてゲート電極３２を挟んでトレンチ絶縁構造１０と対向する領域には、貫通孔５２Ａが形成されている（図３を参照）。
図２および図３を参照して、半導体装置１は、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２を含む。
図３を参照して、ゲートシリサイド膜６０は、ゲート電極３２の表面において貫通孔５２Ａの底部を構成する部分に形成されている。ゲートシリサイド膜６０は、当該ゲート電極３２と一体的に形成されたポリサイド膜からなる。
図２を参照して、ソースシリサイド膜６１およびドレインシリサイド膜６２は、半導体層２と一体的に形成されたシリサイド膜からなる。ソースシリサイド膜６１は、ソース領域２２の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。ドレインシリサイド膜６２は、ドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。
ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含んでいてもよい。
半導体装置１は、第１主面３を被覆する層間絶縁膜６５を含む。層間絶縁膜６５は、酸化膜（ＳｉＯ２膜）および窒化膜（ＳｉＮ膜）のうちの少なくとも１つを含む。層間絶縁膜６５は、酸化膜または窒化膜からなる単層構造を有していてもよい。層間絶縁膜６５は、１つまたは複数の酸化膜、および、１つまたは複数の窒化膜が任意の順序で積層された積層構造を有していてもよい。層間絶縁膜６５は、第１主面３の上においてトレンチ絶縁構造１０、およびデバイス領域６を被覆している。
半導体装置１は、層間絶縁膜６５を貫通するゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８を含む。
ゲートコンタクト電極６６は、ゲートシリサイド膜６０を介してゲート電極３２に電気的に接続されている。ゲートコンタクト電極６６は、具体的には、ゲート電極３２に電気的に接続され、当該ゲート電極３２を挟んで絶縁埋設物１２に対向している。
この実施形態とは異なり、ゲート電極３２が絶縁埋設物１２よりも外側まで延びている場合、ゲートコンタクト電極６６が絶縁埋設物１２よりも外側で半導体層２に対向していてもよい。
ソースコンタクト電極６７は、ソースシリサイド膜６１を介してソース領域２２に電気的に接続されている。ドレインコンタクト電極６８は、ドレインシリサイド膜６２を介してドレイン領域２３に電気的に接続されている。
ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８は、層間絶縁膜６５に形成されたコンタクトホール６９に埋設されている。各コンタクト電極（ゲートコンタクト電極６６、ソースコンタクト電極６７およびドレインコンタクト電極６８）は、銅およびタングステンの少なくともいずれかによって形成されている。
各コンタクト電極とコンタクトホール６９の内壁との間には、バリア電極膜が設けられていてもよい。バリア電極膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア電極膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
半導体装置１は、層間絶縁膜６５の上に形成されたゲート配線７０、ソース配線７１およびドレイン配線７２を含む。ゲート配線７０は、ゲートコンタクト電極６６に電気的に接続されている。ドレイン配線７２は、ドレインコンタクト電極６８に電気的に接続されている。ソース配線７１は、ソースコンタクト電極６７に電気的に接続されている。
各配線（ゲート配線７０、ソース配線７１およびドレイン配線７２）は、Ａｌ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
各配線と層間絶縁膜６５との間には、バリア配線膜が設けられていてもよい。バリア配線膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。バリア配線膜は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。バリア配線膜は、各配線上にも設けられていてもよい。
次に、図５Ａ〜図６を用いて、メモリ構造４０の各動作（書き込み動作、消去動作、および読み出し動作）について具体的に説明する。いずれの動作においても、ウェル領域２１に接続されるバックゲート領域２０には、基準電位が印加されている。
図５Ａは、メモリ構造４０の書き込み動作前の初期状態を説明するための模式図である。図５Ｂは、メモリ構造４０の書き込み動作を説明するための模式図である。
図５Ａに示すように、ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前のゲート閾値電圧Ｖｔｈを第１閾値電圧Ｖｔｈ１（初期閾値電圧）とする。ゲート電極３２、ソース領域２２およびドレイン領域２３に電位が印加される前の状態とは、ゲート電位Ｖｇ、ソース電位Ｖｓ、およびドレイン電位Ｖｄがいずれも０Ｖである状態を意味する（Ｖｇ＝Ｖｓ＝Ｖｄ＝０Ｖ）。ゲート電位Ｖｇは、ゲート電極３２に印加される電位である。ソース電位Ｖｓは、ソース領域２２に印加される電位である。ドレイン電位Ｖｄは、ドレイン領域２３に印加される電位である。
図５Ｂに示すように、書き込み動作は、ソース領域２２の近傍において衝突電離によって発生した電子（ホットエレクトロンＨＥ）を電荷蓄積膜４２に注入することによって達成される。
詳しくは、書き込み動作の際、ゲート電極３２およびソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｇ＝Ｖｓ＝５Ｖ）、ドレイン領域２３に基準電位が印加される（Ｖｄ＝０Ｖ）。これにより、ソース領域２２からドレイン領域２３に向けてドレイン・ソース間電流Ｉｄｓが流れ、ソース領域２２の近傍に電界が集中する。そのため、ソース領域２２の近傍において衝突電離によってホットエレクトロンＨＥが発生する。ホットエレクトロンＨＥは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
書き込み動作におけるゲート電位Ｖｇおよびソース電位Ｖｓは、５Ｖに限られず、たとえば、５Ｖ以上７Ｖ以下の範囲から選択された任意の電位であってもよい。
ソース領域２２とゲート電極３２との電位差をゲート・ソース間電圧Ｖｇｓという。たとえば、ゲート電位Ｖｇが５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、０Ｖである（Ｖｇｓ＝０Ｖ）。
書き込み動作によって電荷蓄積膜４２に注入された電子の負電荷により、ゲート閾値電圧Ｖｔｈが上昇する。具体的には、ゲート閾値電圧Ｖｔｈは、第１閾値電圧Ｖｔｈ１よりも高い第２閾値電圧Ｖｔｈ２（図５Ｄを参照）となる（Ｖｔｈ＝Ｖｔｈ２，Ｖｔｈ２＞Ｖｔｈ１）。
図５Ｃは、メモリ構造４０の消去動作について説明するための模式図である。図５Ｃに示すように、消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）を電荷蓄積膜４２に注入することによって達成される。
詳しくは、消去動作の際、ゲート電極３２に負電位（たとえば−５Ｖ）が印加され（Ｖｇ＝−５Ｖ）、ソース領域２２に正電位（たとえば、５Ｖ）が印加され（Ｖｓ＝５Ｖ）、ドレイン領域２３が開放（オープン）される。つまり、ソース領域２２およびゲート電極３２の間に高電圧が印加されている。これにより、ウェル領域２１を介して、ソース領域２２からバックゲート領域２０にソース・バックゲート間電流Ｉｓｂが流れる。
そのため、ウェル領域２１とソース領域２２との境界付近において、バンド間トンネリング現象によってホットホールＨＨが発生する。ホットホールＨＨは、メモリ構造４０の電荷蓄積膜４２（図４を参照）に注入される。
消去動作におけるゲート電位Ｖｇは、−５Ｖに限られず、たとえば−７Ｖ以上−３Ｖ以下の範囲から任意に選択された電位であってもよい。消去動作におけるソース電位Ｖｓは、５Ｖに限られず、５Ｖ以上７Ｖ以下の範囲から任意選択された電位であってもよい。
消去動作において、ゲート電位Ｖｇが−５Ｖで、ソース電位Ｖｓが５Ｖの場合、ゲート・ソース間電圧Ｖｇｓは、１０Ｖである（Ｖｇｓ＝１０Ｖ）。たとえば、絶縁膜４１の厚さＴ２が８ｎｍであり、ゲート絶縁膜の厚さＴ１が１０ｎｍである場合、絶縁膜４１は、ゲート絶縁膜３１と比較して薄い。そのため、絶縁膜４１の厚さとゲート絶縁膜３１の厚さとが同じである構成と比較して、ゲート・ソース間電圧Ｖｇｓが効率良く電荷蓄積膜４２に分圧される。そのため、ソース領域２２の近傍に電界を集中させやすく、ホットホールＨＨを発生させやすい。
消去動作によって電荷蓄積膜４２に注入された正孔の正電荷により、ゲート閾値電圧Ｖｔｈが下降する。具体的には、ゲート閾値電圧Ｖｔｈは、第２閾値電圧Ｖｔｈ２から第１閾値電圧Ｖｔｈ１（図５Ｅ参照）に戻る（Ｖｔｈ＝Ｖｔｈ１）。
次に、メモリ構造４０の読み出し動作について説明する。図５Ｄは、書き込み動作後の読み出し動作を説明するための模式図である。図５Ｅは、消去動作後（つまり、初期状態）の読み出し動作を説明するための模式図である。図６は、書き込み動作後および消去動作後のゲート電位Ｖｇとドレイン・ソース間電流Ｉｄｓとの関係を示すグラフである。
読み出し動作時には、書き込み動作とは逆方向にドレイン・ソース間電流Ｉｄｓが流れる。ドレイン・ソース間電流Ｉｄｓの大きさによって、メモリ構造４０にデータが書き込まれているか否かが判別される。具体的には、書き込み動作後および消去動作後のいずれにおいても、読み出し動作では、ゲート電極３２に正電位（たとえば、１．５Ｖ）が印加され、ドレイン領域２３に正電位（たとえば、０．５Ｖ）が印加され、ソース領域２２に基準電位が印加される（Ｖｓ＝０Ｖ）。
ゲート電位Ｖｇが１．５Ｖであり、ドレイン電位Ｖｄが０．５Ｖである場合、ドレイン領域２３とゲート電極３２との電位差（ドレイン・ゲート間電圧Ｖｄｇ）は、１．０Ｖである（Ｖｇ＝１．５Ｖ，Ｖｄ＝０．５Ｖ，Ｖｄｇ＝１．０Ｖ）。
書き込み動作後のゲート閾値電圧Ｖｔｈ（第２閾値電圧Ｖｔｈ２）は、消去動作後のゲート閾値電圧（第１閾値電圧Ｖｔｈ１）よりも大きい。そのため、図６に示すように、読み出し時にゲート電位Ｖｇが所定の読み出し電位Ｖｒのとき（Ｖｇ＝Ｖｒ）、書き込み動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ２は、消去動作後の読み出し動作におけるドレイン・ソース間電流Ｉｄｓ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄｓ１−Ｉｄｓ２）によって、メモリ構造４０にデータが書き込まれた状態であるか否かについての判定を行うことができる。
第１閾値電圧Ｖｔｈ１は、たとえば、０．７Ｖ以上２．０Ｖ以下であり、第２閾値電圧Ｖｔｈ２は、第１閾値電圧Ｖｔｈ１に電位がプラスされた電圧である。たとえば、第１閾値電圧Ｖｔｈ１が１．０の場合、第２閾値電圧Ｖｔｈ２は、それ以上の電圧（１．２Ｖ以上５．０Ｖ以下）となる。読み出し電位Ｖｒは、たとえば、１．５Ｖ以上５．０Ｖ以下である。
この実施形態では、ソース領域２２の底部およびドレイン領域２３の底部は、それぞれ、段差なく平坦であり、ソース領域２２およびドレイン領域２３にＬＤＤ領域が設けられていない。そのため、電荷蓄積膜４２が、チャネル領域２４に対向する。そのため、ホットキャリアを発生しやすい。そのため、書き込み動作時に、ホットエレクトロンＨＥを電荷蓄積膜４２に注入させることができ、消去動作時に、ホットホールＨＨを電荷蓄積膜４２に引き込むことができる。したがって、メモリ構造４０へのデータの書き込みおよびメモリ構造４０からのデータの消去を効率的に繰り返して行うことができる。
また、絶縁膜４１をゲート絶縁膜３１よりも薄くすることによって、ゲート・ソース間電圧Ｖｇｓを効率良く電荷蓄積膜４２に分圧させることができる。そのため、電荷蓄積膜４２へホットホールＨＨを引き込みやすくすることができる。
また、この実施形態では、被覆絶縁膜５１によってメモリ構造４０が覆われている。そのため、メモリ構造４０のシリサイド化を防ぐことができる。
また、この実施形態では、被覆絶縁膜５１が、メモリ構造４０の側方においてソース領域２２およびドレイン領域２３を部分的に被覆している。そして、ソースシリサイド膜６１およびドレインシリサイド膜６２は、それぞれ、ソース領域２２およびドレイン領域２３の表面部において、被覆絶縁膜５１に対してメモリ構造４０側とは反対側に形成されている。そのため、被覆絶縁膜５１がソース領域２２およびドレイン領域２３を被覆していない構成と比較して、ソースシリサイド膜６１およびドレインシリサイド膜６２を、電荷蓄積膜４２から遠ざけることができる。これにより、電荷蓄積膜４２から電子が流出することを抑制できる。
また、この実施形態では、電荷蓄積膜４２は、第１蓄積部４８に対してプレーナゲート構造３０とは反対側で、かつ、第２蓄積部４９に対して半導体層２とは反対側に凹部５０を有し、絶縁スペーサ４３は、凹部５０に配置されている。そのため、電荷蓄積膜４２は、絶縁膜４１および絶縁スペーサ４３、すなわち絶縁体によって囲まれている。そのため、ゲート・ソース間電圧Ｖｇｓを電荷蓄積膜４２に効率良く分圧させることができる。
図７Ａ〜図７Ｙは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図７Ａ〜図７Ｙは、図２に対応した領域の断面図である。図７Ａ〜図７Ｙでは、ＭＯＳＦＥＴが形成されるデバイス領域６の製造方法のみを示している。
まず、図７Ａを参照して、半導体ウエハ７５が用意される。半導体ウエハ７５は、半導体層２のベースとなる。半導体ウエハ７５は、一方側の第１ウエハ主面７６、および他方側の第２ウエハ主面７７を有する。第１ウエハ主面７６および第２ウエハ主面７７は、半導体層２の第１主面３および第２主面４にそれぞれ対応している（図２を参照）。
次に、所定パターンを有するレジストマスク８０が、半導体ウエハ７５上に形成される。レジストマスク８０は、半導体ウエハ７５においてトレンチ１１を形成すべき領域を露出させ、それ以外の領域を被覆している。
次に、図７Ｂに示すように、レジストマスク８０を介するエッチング法によって、第１ウエハ主面７６の不要な部分が、除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であることが好ましい。
これにより、デバイス領域６を区画するトレンチ１１が、第１ウエハ主面７６に形成される。レジストマスク８０は、その後、除去される。トレンチ１１の具体的な説明については前述の通りであるので省略する。
次に、図７Ｃを参照して、絶縁埋設物１２のベースとなるベース絶縁膜８１が、第１ウエハ主面７６の上に形成される。ベース絶縁膜８１は、この形態では、酸化シリコンからなる。ベース絶縁膜８１は、ＣＶＤ法によって形成されてもよい。ベース絶縁膜８１は、トレンチ１１を埋める。
次に、図７Ｄを参照して、ベース絶縁膜８１の不要な部分が、エッチング法によって除去される。ベース絶縁膜８１は、第１ウエハ主面７６が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、トレンチ１１内に位置する絶縁埋設物１２が形成される。
次に、図７Ｅを参照して、デバイス領域６において第１ウエハ主面７６の表面部に、ゲート絶縁膜３１（図２を参照）のベースとなる第１ベース膜８２が形成される。第１ベース膜８２は、半導体ウエハ７５の酸化物からなる。第１ベース膜８２は、酸化処理法によって第１ウエハ主面７６の表面部を膜状に酸化させることによって形成される。第１ベース膜８２は、具体的には、熱酸化処理法によって形成される。
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第１ベース膜８２の厚さは、ゲート絶縁膜３１の厚さＴ１（図４を参照）と同じ、すなわち、７ｎｍ以上１３ｎｍ以下であってもよい。第１ベース膜８２は、絶縁埋設物１２と一体を成す。
次に、図７Ｆを参照して、ｐ型のウェル領域２１が、デバイス領域６において第１ウエハ主面７６の表面部に形成される。ウェル領域２１は、ゲート絶縁膜３１を介するイオン注入法によってｐ型不純物を第１ウエハ主面７６の表面部に導入することにより、形成される。ウェル領域２１が形成されることによって、半導体ウエハ７５においてウェル領域２１よりもｐ型不純物濃度が低い領域が、バックゲート領域２０となる。
第１ウエハ主面７６へのｐ型不純物の導入は、任意のタイミングで行われてもよい。たとえば、第１ウエハ主面７６へのｐ型不純物の導入は、ゲート絶縁膜３１が第１ウエハ主面７６に形成される前に行われてもよい。その場合、第１ウエハ主面７６に犠牲酸化膜を形成し、犠牲酸化膜を介して、ｐ型不純物が第１ウエハ主面７６に導入されてもよい。そして、犠牲酸化膜が除去された後に、ゲート絶縁膜３１が形成される。
次に、図７Ｇを参照して、ゲート電極３２が、第１ベース膜８２および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。ゲート電極３２は、この形態では、導電性ポリシリコンからなる。ゲート電極３２は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｈを参照して、所定パターンを有するレジストマスク８７が、ゲート電極３２の上に形成される。レジストマスク８７は、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８７を介するエッチング法によって、ゲート電極３２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行われてもよい。これにより、ゲート電極３２が形成される。その後、図７Ｉに示すように、レジストマスク８７は、除去される。
次に、図７Ｊを参照して、エッチング法によって、第１ベース膜８２が部分的に除去されてゲート絶縁膜３１が形成される。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１の側方において、第１ウエハ主面７６が第２ウエハ主面７７側に後退する。第１ウエハ主面７６の後退によって、プレーナゲート構造３０の側方に、第１ウエハ主面７６を第２ウエハ主面７７側に窪ませる第１窪み７８が形成される。このように、第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１が形成されるとともに第１窪み７８が形成される。第１ウエハ主面７６の後退によって、絶縁埋設物１２の一部がトレンチ１１から突出する。
エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。第１ベース膜８２の部分的な除去によって、ゲート絶縁膜３１およびゲート電極３２を含むプレーナゲート構造３０が形成される。
次に、図７Ｋを参照して、絶縁膜４１（図２を参照）のベースとなる第２ベース膜８３が、第１窪み７８内における第１ウエハ主面７６の表面部と、ゲート電極３２の表面部とに形成される。第２ベース膜８３は、半導体ウエハ７５およびゲート電極３２の酸化物からなる。第２ベース膜８３は、酸化処理法によって、デバイス領域６における半導体ウエハ７５の表面部と、ゲート電極３２の表面部とを膜状に酸化させることによって形成される。第２ベース膜８３は、具体的には、熱酸化処理法によって形成される。
酸化処理法（熱酸化処理法）によれば、第１ウエハ主面７６およびゲート電極３２に沿うシリコン酸化膜（シリコン熱酸化膜）が形成される。第２ベース膜８３の厚さは、絶縁膜４１の厚さＴ２（図４を参照）と同じ、すなわち、５ｎｍ以上１０ｎｍ以下あってもよい。
次に、図７Ｌを参照して、電荷蓄積膜４２のベースとなる第３ベース膜８４が、第２ベース膜８３および絶縁埋設物１２を被覆するように第１ウエハ主面７６の上に形成される。第３ベース膜８４は、この形態では、窒化シリコンからなる。第３ベース膜８４は、ＣＶＤ法によって形成されてもよい。第３ベース膜８４の厚さは、電荷蓄積膜４２の厚さＴ３（図４を参照）と同じ、すなわち、１０ｎｍ以上５０ｎｍ以下であってもよい。
次に、図７Ｍを参照して、絶縁スペーサ４３（図２を参照）のベースとなる第４ベース膜８５が、第３ベース膜８４を被覆するように第１ウエハ主面７６の上に形成される。第４ベース膜８５は、この形態では、酸化シリコンからなる。第４ベース膜８５は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｎを参照して、エッチングによって、プレーナゲート構造３０の側壁を被覆する部分を残存させるように、第２ベース膜８３、第３ベース膜８４および第４ベース膜８５が部分的に除去される。これにより、絶縁膜４１、電荷蓄積膜４２、および絶縁スペーサ４３からなるメモリ構造４０が形成される。つまり、メモリ構造４０が、プレーナゲート構造３０に対して自己整合的に形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）であってもよい。
第２ベース膜８３の部分的な除去によって、メモリ構造４０の側方において、第１ウエハ主面７６が第２ウエハ主面７７側にさらに後退する。第１ウエハ主面７６が第２ウエハ主面７７側に後退することによって、プレーナゲート構造３０の側方の第１窪み７８が深くなって第２窪み７９が形成される。絶縁膜４１は、第２窪み７９内で第１ウエハ主面７６上に配置されている。第２窪み７９は、窪み３３（図４を参照）に対応する。第１ウエハ主面７６の後退によって、トレンチ１１からの絶縁埋設物１２の突出量が増大する。
次に、図７Ｏを参照して、ｎ型のドレイン領域２３およびｎ型のソース領域２２が、ウェル領域２１の表面部に形成される。詳しくは、ソース領域２２は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の一方側においてウェル領域２１の表面部に形成される。ドレイン領域２３は、メモリ構造４０をマスクとするイオン注入法によってｎ型不純物をウェル領域２１の表面部に導入することによって、メモリ構造４０の他方側においてウェル領域２１の表面部に形成される。つまり、ドレイン領域２３およびソース領域２２は、それぞれ、メモリ構造４０に対して自己整合的に形成される。
次に、図７Ｐを参照して、被覆絶縁膜５１が、デバイス領域６および絶縁埋設物１２上に形成される。被覆絶縁膜５１は、この形態では、酸化シリコンからなる。被覆絶縁膜５１は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｑを参照して、所定パターンを有するレジストマスク８９が、被覆絶縁膜５１の上に形成される。レジストマスク８９は、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスク８９を介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。
具体的には、図７Ｒに示すように、被覆絶縁膜５１において、プレーナゲート構造３０およびメモリ構造４０を被覆する部分と、メモリ構造４０の側方においてデバイス領域６を被覆する部分とが残存する。被覆絶縁膜５１において、デバイス領域６の外側においてゲート電極３２を被覆する部分は除去されて、貫通孔５２Ａが形成される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。その後、レジストマスク８９は、除去される。
次に、図７Ｓを参照して、ゲートシリサイド膜６０、ソースシリサイド膜６１およびドレインシリサイド膜６２が形成される。この工程では、まず、デバイス領域６において第１ウエハ主面７６およびゲート電極３２を被覆する金属膜８８が形成される。金属膜８８は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１つを含む。金属膜８８は、スパッタ法または蒸着法によって形成されてもよい。
次に、ゲート電極３２および第１ウエハ主面７６において金属膜８８と接する部分が、シリサイド化される。シリサイド化は、アニール法（たとえばＲＴＡ（rapid thermal anneal）法）によって行われてもよい。これにより、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１つをそれぞれ含むゲートシリサイド膜６０、ドレインシリサイド膜６２およびソースシリサイド膜６１が形成される。金属膜８８は、その後、除去される。
次に、図７Ｔを参照して、層間絶縁膜６５が、第１ウエハ主面７６の上に形成される。層間絶縁膜６５は、酸化膜および窒化膜のうちの少なくとも１つを含む。層間絶縁膜６５は、ＣＶＤ法によって形成されてもよい。層間絶縁膜６５は、第１ウエハ主面７６の上においてトレンチ絶縁構造１０およびプレーナゲート構造３０を被覆している。
次に、図７Ｕを参照して、所定パターンを有するレジストマスク９３が、層間絶縁膜６５の上に形成される。レジストマスク９３は、層間絶縁膜６５において複数のコンタクトホール６９を形成すべき領域を露出させ、そられ以外の領域を被覆している。次に、レジストマスク９３を介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、複数のコンタクトホール６９が、それぞれ、ゲート電極３２、ソース領域２２およびドレイン領域２３に対応する位置に、層間絶縁膜６５に形成される。ゲート電極３２に対応するコンタクトホール６９は、被覆絶縁膜５１を貫通する貫通孔５２Ａと連通している。レジストマスク９３は、その後、除去される。
次に、図７Ｖを参照して、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７のベースとなるベースコンタクト電極膜９０が、複数のコンタクトホール６９を埋めて層間絶縁膜６５の上に形成される。ベースコンタクト電極膜９０は、スパッタ法または蒸着法により、それぞれ形成されてもよい。
次に、図７Ｗを参照して、ベースコンタクト電極膜９０の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜９０は、層間絶縁膜６５が露出するまで除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲートコンタクト電極６６、ドレインコンタクト電極６８およびソースコンタクト電極６７が形成される。
次に、図７Ｘを参照して、ゲート配線７０、ドレイン配線７２およびソース配線７１のベースとなるベース配線膜９１が、層間絶縁膜６５の上に形成される。ベース配線膜９１は、スパッタ法または蒸着法により、形成されてもよい。
次に、図７Ｙを参照して、所定パターンを有するレジストマスク９２が、ベース配線膜９１の上に形成される。レジストマスク９２は、層間絶縁膜６５においてゲート配線７０、ドレイン配線７２およびソース配線７１を形成すべき領域を被覆し、そられ以外の領域を露出させている。
次に、レジストマスク９２を介するエッチング法によって、ベース配線膜９１の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）および／またはウエットエッチング法であってもよい。これにより、ゲート配線７０、ソース配線７１およびドレイン配線７２が、層間絶縁膜６５の上に形成される。レジストマスク９２は、その後、除去される。その後、半導体ウエハ７５が切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
この製造方法によれば、メモリ構造４０が、レジストマスクを用いることなく自己整合的に形成される。そのため、レジストマスクを用いてメモリ構造を形成する方法と比較して、メモリ構造４０の形成の効率化を図れる。
この発明は、以上に説明した実施形態に限定されるものではなく、さらに他の形態で実施することができる。
たとえば、上述の実施形態では、ｐ型のウェル領域２１、ｎ型のソース領域２２およびｎ型のドレイン領域２３を含むｎ型（第１極性型）のＭＯＳＦＥＴが形成されている。しかしながら、上述の実施形態とは異なり、ｎ型のウェル領域２１、ｐ型のソース領域２２およびｐ型のドレイン領域２３を含むｐ型（第２極性型）のＭＯＳＦＥＴが形成されてもよい。
その他、特許請求の範囲に記載した範囲で種々の変更を行うことができる。
１ ：半導体装置
２ ：半導体層
３ ：第１主面
２１ ：ウェル領域
２２ ：ソース領域
２３ ：ドレイン領域
２４ ：チャネル領域
３０ ：プレーナゲート構造
３１ ：ゲート絶縁膜
３３ ：窪み
４０ ：メモリ構造
４１ ：絶縁膜
４２ ：電荷蓄積膜
４３ ：絶縁スペーサ
４６ ：第１絶縁部
４７ ：第２絶縁部
４８ ：第１蓄積部
４８Ａ ：第１対向部
４８Ｂ ：第２対向部
４９ ：第２蓄積部
５０ ：凹部
５１ ：被覆絶縁膜
６１ ：ソースシリサイド膜
６２ ：ドレインシリサイド膜
７５ ：半導体ウエハ
７６ ：第１ウエハ主面
７８ ：第１窪み
８２ ：第１ベース膜
８３ ：第２ベース膜
Ｔ１ ：ゲート絶縁膜の厚さ
Ｔ２ ：絶縁膜の厚さ

Claims (20)

  1. 主面を有する半導体層と、
    前記半導体層の前記主面の表面部に形成された第１導電型のウェル領域と、
    前記ウェル領域の表面部に形成された第２導電型のソース領域と、
    前記ソース領域から間隔を空けて前記ウェル領域の表面部に形成された第２導電型のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の第１導電型のチャネル領域に対向するように前記半導体層の前記主面上に形成されたプレーナゲート構造と、
    前記プレーナゲート構造の側方に隣接配置されたメモリ構造であって、前記チャネル領域上に形成された絶縁膜、および、前記絶縁膜を挟んで前記チャネル領域に対向する電荷蓄積膜を含むメモリ構造とを含む、半導体装置。
  2. 前記メモリ構造が、書き込み動作時に、ホットエレクトロンを前記電荷蓄積膜に注入し、消去動作時に、ホットホールを前記電荷蓄積膜に引き込むように構成されている、請求項１に記載の半導体装置。
  3. 前記プレーナゲート構造が、前記半導体層の前記主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む、請求項１または２に記載の半導体装置。
  4. 前記絶縁膜の厚みが、前記ゲート絶縁膜の厚みよりも小さい、請求項３に記載の半導体装置。
  5. 前記ゲート絶縁膜の側方には、前記半導体層の前記主面を窪ませる窪みが設けられており、
    前記絶縁膜は、前記ゲート絶縁膜に隣接するように前記窪み内において前記半導体層の前記主面上に形成されている、請求項３または４に記載の半導体装置。
  6. 前記メモリ構造が、前記ソース領域と前記プレーナゲート構造との間に位置している、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記メモリ構造が、前記ドレイン領域と前記プレーナゲート構造との間に位置している、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記電荷蓄積膜が、前記絶縁膜とは異なる絶縁体である、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記電荷蓄積膜がＳｉＮからなり、前記絶縁膜がＳｉＯ２からなる、請求項８に記載の半導体装置。
  10. 前記電荷蓄積膜が、前記チャネル領域と対向する第１対向部と、前記ソース領域および前記ドレイン領域と対向する第２対向部とを含む、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記第１対向部が、平面視において、前記第２対向部よりも大きい、請求項１０に記載の半導体装置。
  12. 前記絶縁膜が、前記半導体層と前記電荷蓄積膜との間に位置する第１絶縁部と、前記プレーナゲート構造と前記電荷蓄積膜との間に位置する第２絶縁部とを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記電荷蓄積膜が、前記絶縁膜を挟んで前記半導体層の前記主面に対向する第１蓄積部と、前記絶縁膜を挟んで前記プレーナゲート構造に対向する第２蓄積部とを含む、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記電荷蓄積膜は、前記第１蓄積部に対して前記絶縁膜とは反対側で、かつ、前記第２蓄積部に対して前記絶縁膜とは反対側に凹部を有し、
    前記メモリ構造が、前記凹部内において前記電荷蓄積膜に隣接配置された絶縁スペーサをさらに含む、請求項１３に記載の半導体装置。
  15. 前記プレーナゲート構造および前記メモリ構造を被覆する被覆絶縁膜をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記被覆絶縁膜が、前記メモリ構造の側方において前記ソース領域および前記ドレイン領域を被覆しており、
    前記ソース領域および前記ドレイン領域の表面部において、前記被覆絶縁膜に対して前記メモリ構造側とは反対側に形成されたシリサイド膜をさらに含む、請求項１５に記載の半導体装置。
  17. 主面の表面部に形成された第１導電型のウェル領域、および、前記主面上に形成されたプレーナゲート構造を有する半導体ウエハを準備する工程と、
    前記半導体層上に配置された絶縁膜、および、前記絶縁膜上に配置される電荷蓄積膜を有するメモリ構造を前記プレーナゲート構造の側方に形成する工程と、
    前記メモリ構造の一方側において前記ウェル領域の表面部に第２導電型のソース領域を形成する工程と、
    前記プレーナゲート構造および前記電荷蓄積膜に対向する第１導電型のチャネル領域を前記ソース領域との間に形成する第２導電型のドレイン領域を、前記メモリ構造の他方側において前記ウェル領域の表面部に形成する工程とを含む、半導体装置の製造方法。
  18. 前記半導体ウエハを準備する工程が、前記半導体ウエハの前記主面上に前記プレーナゲート構造を形成する工程を含み、
    前記プレーナゲート構造を形成する工程が、前記半導体ウエハの前記主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、請求項１７に記載の半導体装置の製造方法。
  19. 前記ゲート絶縁膜を形成する工程が、前記半導体ウエハの前記主面の表面部に第１ベース膜を形成する工程と、前記第１ベース膜を部分的に除去することによって、前記ゲート絶縁膜を形成するとともに前記ゲート絶縁膜の側方に前記主面を窪ませる窪みを形成する工程とを含み、
    前記メモリ構造を形成する工程が、前記窪み内において前記半導体ウエハの前記主面の表面部に、前記絶縁膜のベースとなる第２ベース膜を形成する工程を含む、請求項１８に記載の半導体装置の製造方法。
  20. 前記第１ベース膜および前記第２ベース膜は、熱酸化処理法によって形成される、請求項１９に記載の半導体装置の製造方法。
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