CN101051641B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开一种具有非易失存储器的半导体器件，其干扰缺陷能得到减少或防止。非易失存储器的存储单元具有存储栅电极，该存储栅电极通过用于电荷存储的绝缘膜而在半导体衬底的主表面上方形成。在存储栅电极的侧面上形成第一侧壁，并且在第一侧壁的侧面处形成第二侧壁。在存储单元中源极的n+型半导体区域的上表面上形成硅化层，其在存储栅电极MG侧上的端部分由第二侧壁限定。

Description

半导体器件及其制造方法
相关申请的交叉引用
2006年4月4日提交的日本专利申请No.2006-103463的公开内容，包括说明书、附图和摘要，在这里就其全部通过参考引入。
技术领域
本发明涉及半导体器件及其制造技术。特别地，本发明涉及一种可有效应用于具有非易失存储器的半导体器件及其制造方法的技术。
背景技术
电可擦除可编程非易失存储器例如EEPROM(电可擦除可编程只读存储器)和闪速存储器允许程序的板上重写(onboard rewriting)，因而允许缩短开发周期及改进开发效率。因此，其应用正扩展到各种各样的使用，包括多品种小批量生产、按目的进行调整以及装运之后进行程序更新的应用。
关于电可擦除可编程非易失存储器，主要使用EEPROM，它使用普通多晶硅作为浮动电极。最近，注意到了MNOS(金属氮化物氧化物半导体)结构或MONOS(金属氧化物氮化物氧化物半导体)结构，MNOS结构使用氮化膜(氮化硅(例如Si3N4))作为电荷存储层。在这种情况下，在一个为绝缘体的氮化膜的分立陷阱内，积聚对数据存储做出贡献的电荷，以便即使在积聚结点周围的氧化膜的任何部分发生缺陷结果发生异常泄漏时，也不担心在电荷存储层上电荷的完全迁移。因而，可以改进数据保持的可靠性。
关于存储单元的配置，提出了一种单晶体管结构的存储单元。关于写入/擦除方法，不仅提出了一种方法，其中通过从半导体衬底的全表面FN(Fowler Nordheim)隧道注入来执行写入，以及通过到半导体衬底的FN隧道电流来执行擦除，而且提出了一种方法，其中通过到半导体衬底或到源极和漏极区域的FN隧道电流来执行擦除。此外，在MONOS型单晶体管单元结构的情况下，与EEPROM单元结构相比，它易于受到干扰的影响。鉴于这点，还提出了一种设有控制栅电极的双晶体管配置的分离栅型存储单元结构。
关于这样的双晶体管配置的分离栅型存储单元，例如在日本专利公开No.2004-266203(见专利文献1)中可以找到描述。在专利文献1中，公开一种非易失存储单元配置，它具有：第一电极，经由用于电荷存储的栅绝缘膜而形成在半导体衬底上；第二栅电极，邻近第一栅电极经由栅绝缘膜而形成在半导体衬底上；以及源极和漏极的半导体区域，沿第一和第二栅电极布置的方向形成在两侧半导体衬底部分上。
而且，例如在日本专利公开No.2002-198523(见专利文献2)中，公开了一种形成源极和漏极的半导体区域的技术，它将MISFET的栅电极的侧壁上形成的第一侧壁用作掩膜，然后在第一侧壁的侧壁上形成第二侧壁，并且将第二侧壁用作掩膜，在源极和漏极的半导体区域的每一个上形成硅化层。
此外，例如在日本专利公开No.2004-079893(见专利文献3)的段落[0050]和[0051]中，公开了一种技术，其中在栅电极的侧面上形成侧壁的时候，利用用于形成侧壁的绝缘膜在多晶硅电阻器上形成绝缘膜的图案，以允许多晶硅电阻器的接触区域的暴露。
[专利文献1]
日本专利公开No.2004-266203
[专利文献2]
日本专利公开No.2002-198523
[专利文献3]
日本专利公开No.2004-079893(段落[0050]和[0051])
发明内容
然而，具有非易失存储器的半导体器件涉及这样的问题：在擦除状态下的位的阈值与意图相反地增加，也就是，易于发生所谓的干扰缺陷(在擦除操作之后的错误写入)。
研究了上述干扰缺陷之后，本发明人发现在非易失存储单元中发生的泄漏电流明显促成了干扰缺陷。关于这点的更多情况将在以下描述。
在本发明人作了研究的非易失存储单元中，在半导体衬底的主表面上经由用于电荷存储的绝缘膜形成存储栅电极，并且在存储栅电极的一个侧面上形成侧壁。在半导体衬底的主表面上以与存储栅电极的该一个侧面自对准的方式，形成源极的低浓度侧的半导体区域。而且，在半导体衬底的主表面上以与上述侧壁的侧面自对准的方式，形成源极的高浓度侧的半导体区域，使得与源极的低浓度侧半导体区域电耦合。此外，在高浓度侧半导体区域上形成硅化层。
根据这种配置，因为以与侧壁的侧面自对准的方式形成硅化层的存储栅电极侧的端部分，所以它变得接近于源极的高浓度侧半导体区域的接合面。特别地，根据本发明人所进行的研究，当在存储栅电极的侧面上形成侧壁时，源极侧的半导体衬底的主表面被稍微削刮和凹陷，但是因为在凹陷表面上形成硅化层，所以硅化层的存储栅电极侧的端部分变得更接近于源极的高浓度侧半导体区域的接合面。
因此，泄漏电流易于从硅化层的端部分向下流到源极的低浓度侧半导体区域。结果证实在这个泄漏电流下，在位于用于电荷存储的绝缘膜之下的半导体衬底部分中产生热电子，并且注入同一绝缘膜中，因而与意图相反，导致了非易失存储器的阈值的增加。
因此，本发明的一个目的是提供一种能够减少或防止具有非易失存储器的半导体器件的干扰缺陷的技术。
本发明的以上和其他目的及新颖特征将从以下描述和附图变得明了。
以下是这里公开的本发明的典型方式的简短描述。
根据本发明，提供一种非易失存储器，其在半导体衬底的主表面上方经由用于电荷存储的绝缘膜而具有栅电极，该非易失存储器包括第一绝缘膜，在栅电极的侧面上方形成；用于源极和漏极的半导体区域，在半导体衬底上方以与第一绝缘膜的侧面自对准的方式形成；第二绝缘膜，在第一绝缘膜的侧面上方形成；和硅化层，在用于源极和漏极的半导体区域上方形成。
以下是由这里公开的本发明的典型方式所得到的效果的简短描述。
在根据本发明的非易失存储单元中，在半导体衬底的主表面上方经由用于电荷存储的绝缘膜而形成有栅电极，因为可以在离开第一绝缘膜的侧面一个与第二绝缘膜的厚度相对应的距离的位置处，在栅电极的侧面上方形成硅化层，所以可减少或防止具有非易失存储器的半导体器件的干扰缺陷。
附图说明
图1是本发明人作了研究的非易失存储单元的截面图；
图2是图1所示的存储单元的主要部分的放大截面图；
图3是根据本发明的一个实施例的具有非易失存储器的半导体器件中的存储单元的电路图；
图4是图3所示的存储单元的基本器件配置的截面图；
图5是图4所示的存储单元的主要部分的放大截面图；
图6是图4所示的存储单元的主要部分的放大截面图；
图7是以针对干扰缺陷采取措施之前与采取措施之后之间的比较方式，表示半导体芯片之内的阈电压分布的曲线图；
图8是体现本发明的具有非易失存储器的半导体器件的制造期间主要部分的截面图；
图9是图8随后的半导体器件的制造期间主要部分的截面图；
图10是图9随后的半导体器件的制造期间主要部分的截面图；
图11是图10随后的半导体器件的制造期间主要部分的截面图；
图12是图11所示的存储器区域的放大截面图；
图13是图11所示的外围电路区域的放大截面图；
图14是图11所示的电阻器区域的放大截面图；
图15是图11随后的半导体器件的制造期间主要部分的截面图；
图16是图15随后的半导体器件的制造期间主要部分的截面图；
图17是图16随后的半导体器件的制造期间主要部分的截面图；
图18是图17所示的存储区域的放大截面图；
图19是图17所示的外围电路区域的放大截面图；
图20是图17所示的电阻器区域的放大截面图；
图21是图17随后的半导体器件的制造期间主要部分的截面图；
图22是图21所示的存储区域的放大截面图；
图23是图21所示的外围电路区域的放大截面图；
图24是图21所示的电阻器区域的放大截面图；和
图25是图21随后的半导体器件的制造期间主要部分的截面图。
具体实施方式
为了方便，在需要情况下，以下实施例将以分成多个部分或实施例的方式来描述，但是除非另外提到，否则它们并不是相互无关的，而是有关的，其中一个是另一个的部分或全部的修改、细节描述或补充解释。在以下实施例中，当提到元件的数目(包括数目、数值、数量和范围)时，并不限于所提到的数目，而是也可以是大于或小于所提到的数目的数目，除非另外提到，以及除非基本上明显地限于所提到的数目的情况。在以下实施例中，不用说，它们的组件(包括组成步骤)不总是必不可少的，除非另外提到以及除非它们基本上明显地是必不可少的情况。同样地，在下述实施例中，应该理解，当提及组件的形状和位置关系时，也包括基本上与其类似或相近的那些，除非另外提到以及除非基本上明显地不是这样的情况。这同样适用于上述数值和范围。在用于说明实施例的全部图中，具有相同功能的部分用同样的标号来标识，并且在可能的情况下将省略重复描述。以下将参考附图描述本发明的实施例。
(第一实施例)
首先关于本发明人首次发现的问题给出描述。
经本发明人研究的半导体器件是一种具有非易失存储器例如EEPROM或闪速存储器的半导体器件。组成非易失存储器的多个存储单元中的每一个存储单元都形成为例如双晶体管配置的分离栅型存储单元。双晶体管中的一个是MONOS(金属氧化物氮化物氧化物半导体)结构的晶体管，具有氮化膜(例如，氮化硅膜)作为用于数据存储的电荷存储层。在MONOS结构中，因为单晶体管结构易于受到耗尽(deplete)影响，所以采用双晶体管配置的分离栅型存储单元，以便避免这样的影响。
图1是本发明人作了研究的非易失存储单元MC的截面图，以及图2是存储单元MC的主要部分的放大截面图。
半导体衬底1S例如由p型单晶硅形成，并且在半导体衬底1S的主表面(器件形成表面)上方布置非易失存储器的分离栅型存储单元MC。存储单元MC具有两个栅电极，它们是存储栅电极(第一栅电极)MG和控制栅电极(第二栅电极)CG。
存储栅电极MG例如由低电阻的多晶硅构成，并且在半导体衬底1S的主表面上经由用于电荷存储的绝缘膜2而形成。用于电荷存储的绝缘膜2是与前述电荷存储层相对应的部分，并且例如按层叠三个绝缘膜2a、2b和2c这样的次序而形成。外面绝缘膜2a和2c例如由氧化硅(例如，SiO2)形成。夹在两个绝缘膜2a和2c之间的绝缘膜2b例如由氮化硅(例如，Si3N4)形成。贡献于数据存储的电荷在三个绝缘膜2a至2c之中的绝缘膜2b的分立陷阱中积聚。因此，即使在积聚结点周围的氧化膜的任何部分发生缺陷，并因此发生异常泄漏，也不担心在电荷存储层上的电荷的完全迁移，因而使得可以改进数据保持的可靠性。
控制栅电极CG例如由低电阻的多晶硅构成，并且在半导体衬底1S的主表面上经由栅绝缘膜3形成。栅绝缘膜3例如由氧化硅形成。
存储栅电极MG和控制栅电极CG并排布置在半导体衬底1S的主表面上，将用于电荷存储的绝缘膜2插入在电极MG和CG的相对侧面之间。在存储栅电极MG和控制栅电极CG的另一侧面上，分别形成有侧壁4A(第一绝缘膜(第一侧壁))和4B(第三绝缘膜(第三侧壁))。例如，侧壁4A和4B由氧化硅形成。
存储单元MC具有源极的半导体区域5S和漏极的半导体区域5D。控制栅电极CG和存储栅电极MG布置在源极的半导体区域5S和漏极的半导体区域5D之间。
源极的半导体区域5S具有n-型半导体区域(第一半导体区域)5Sm和n+型半导体区域(第二半导体区域)5Sp。n-型半导体区域5Sm和n+型半导体区域5Sp相互电耦合。n-型半导体区域5Sm中的杂质浓度设置为低于n+型半导体区域5Sp中的杂质浓度。n-型半导体区域5Sm以与存储栅电极MG的侧面自对准的方式形成。另一方面，n+型半导体区域5Sp以与侧壁4A的侧面自对准的方式形成，并且相对于n-型半导体区域5Sm离开存储栅电极MG而定位。
漏极的半导体区域5D具有n-型半导体区域(第三半导体区域)5Dm和n+型半导体区域(第四半导体区域)5Dp。n-型半导体区域5Dm和n+型半导体区域5Dp相互电耦合。n-型半导体区域5Dm中的杂质浓度设置为低于n+型半导体区域5Dp中的杂质浓度。n-型半导体区域5Dm以与控制栅电极CG的侧面自对准的方式形成。另一方面，n+型半导体区域5Dp以与侧壁4B的侧面自对准的方式形成，并且相对于n-型半导体区域5Dm离开控制栅电极CG而定位。
在如上构成的存储单元MC中，在存储栅电极MG、控制栅电极CG、源极的n+型半导体区域5Sp和漏极的n+型半导体区域5Dp的上表面上，分别地形成硅化层7m、7c、7s和7d，例如硅化钴(CoSi2)层。在源极的n+型半导体区域5Sp和n+型半导体区域5Dp的上表面上的硅化层7s和7d以与侧壁4A和4B的侧面自对准的方式形成。
本发明人研究了在这样的非易失存储器的存储单元MC中发生的干扰缺陷(错误写入缺陷，使得在擦除状态下的位的阈值与意图相反地增加)。结果，本发明人首次发现了在非易失存储器的存储单元MC中产生的泄漏电流明显促成了该干扰缺陷。
如上所述，在源极的n+型半导体区域5Sp的上表面上的硅化层7s以与侧壁4A的侧面自对准的方式形成。另一方面，源极的n+型半导体区域5Sp也以与侧壁4A的侧面自对准的方式形成。因此，在存储栅电极MG侧的硅化层7s的端部分变得接近于存储栅电极MG侧的n+型半导体区域5Sp的端部分。也就是，硅化层7s的端部分变得接近于源极的n+型半导体区域5Sp和半导体衬底1S之间的接合面。
特别地，如图2所示，根据本发明人所作的研究，当在存储栅电极MG的侧面上形成侧壁4A时，源极侧半导体衬底1S的主表面被削刮深度d1，以形成凹陷9。也就是，在侧壁4A和4B的侧面侧上的半导体衬底1S的主表面凹陷为低于其上存储栅电极MG、控制栅电极CG和侧壁4A、4B相互相对的半导体衬底1S的主表面。因此，在凹陷9的侧面和上表面上形成硅化层7s。结果，在存储栅电极MG侧的硅化层7s的端部分变得更接近于源极的n+型半导体区域5Sp与半导体衬底1S之间的接合面。有时有一种情况，即在硅化层7s的下表面上形成凸起部分等，并且该凸起部分达到n+型半导体区域5Sp之外的半导体衬底1S。在硅化层7s的底部上形成凸起和凹进部分的理由，推测是因为在形成硅化层之前的清洗工艺中留下未除去的杂质或自然氧化膜存在于半导体衬底1S的表面上，并且与这样的杂质或自然氧化膜是否存在相对应，发生硅化层的厚和薄的部分。
因而，在以上配置的存储单元MC中，泄漏电流IA易于从n+型半导体区域5Sp的上表面上形成的硅化层7s的端部分流向位于源极的n-型半导体区域5Sm之下的半导体衬底1S。
在非易失存储器中，备用(stand-by)期间的漏电流的总和比普通MOSFET(金属氧化物半导体场效应晶体管)备用期间的漏电流的总和小一个数量级或更多。或者，在存储器重写数据时的源极电流小于电荷泵的允许电流。因此，在非易失存储器的存储单元区域中，泄漏电流本身不会带来问题。
然而，根据本发明人所作的研究，证实在泄漏电流IA从源极的n+型半导体区域5Sp上的硅化层7s的端部分流向位于源极的n-型半导体区域5Sm之下的半导体衬底1S的情况下，刚好在用于电荷存储的绝缘膜2之下的半导体衬底1S的部分中产生热电子，并且热电子注入到用于电荷存储的绝缘膜2中，导致存储单元MC的阈值的增加。也就是，将错误数据写到存储单元MC的用于电荷存储的绝缘膜2b。
作为这样的干扰缺陷的解决方案，提出了一种方法，其中在源极的n+型半导体区域5Sp的端部分处，较深地形成杂质浓度比n+型半导体区域5Sp低的n型半导体区域。然而，在这种情况下，出现短沟道效应的问题。作为另一解决方案，提出了一种增加存储栅电极MG的栅长度的方法。然而，在这种情况下，出现擦除速度降低的问题。作为又一解决方案，提出了一种使半导体衬底1S相对的侧壁4A的表面的长度增加的方法。然而，在这种情况下，出现单元电流降低的问题。
关于存储单元MC，除以上干扰缺陷问题外，以下问题也作为问题存在。如上所提及的这样的泄漏电流在漏极侧n+型半导体区域5Dp中也发生。也就是，在漏极侧n+型半导体区域5Dp的上表面上形成的硅化层7d的控制栅电极CG侧上的端部分，变得接近于n+型半导体区域5Dp的控制栅电极CG侧上的端部分。因此，泄漏电流易于从硅化层7d的上述端部分，流向位于漏极的n-型半导体区域5Dm之下的半导体衬底1S。在漏极侧，因为它远离用于电荷存储的绝缘膜2b，所以不会发生前述干扰缺陷，但是出现由于泄漏电流的增加而引起的错误读出的问题。
关于上述硅化层的形成，除以上干扰缺陷问题外，以下问题也作为问题存在。如图2所示，在半导体衬底1S的主表面上形成元件隔离区域10。由元件隔离区域10限定有源区域，并且在有源区域中形成元件。
隔离区域10是例如称为STI(浅沟隔离)或SGI(浅槽隔离)的沟型隔离区域。通过在半导体衬底1S的主表面上形成的隔离沟10t中埋置用于隔离的绝缘膜10s而形成隔离区域10。
在用于隔离的绝缘膜10s的上表面上，可以与上述有源区域邻近地形成凹陷11。与隔离沟10t的侧面邻近的半导体衬底1S的一部分从凹陷11暴露。在这种状态下，如果淀积用于形成硅化物的导体膜，允许发生硅化反应，则在从凹陷11暴露的与隔离沟10t的侧面邻近的半导体衬底1S的部分中，也进行硅化反应。因此，在从凹陷11暴露的半导体衬底1S的部分中，也形成这样的硅化层7s，使得沿隔离沟10t的侧面按半导体衬底1S的厚度方向延伸。结果，泄漏电流IB从硅化层7s沿半导体衬底1S的厚度方向流动，因而引起备用期间泄漏电流增加并且因此电流消耗也增加的问题。这个问题不仅在存储单元MC的源极和漏极侧都出现，而且在其他元件部分也出现。
本实施例解决上述问题。以下将关于根据本实施例的具有非易失存储器的半导体器件的具体例子给出描述。
图3是根据本实施例的非易失存储器中的存储单元MC的电路图。存储单元MC在漏电极D和源电极S之间设有两个晶体管，例如用于存储单元选择的n沟道型MISFETQc(以下简称为“选择用nMISQc”)和用于数据存储的n沟道型MISFETQm(以下简称为“存储用nMISQm”)。
选择用nMISQc具有控制栅电极CG，而存储用nMISQm具有存储栅电极MG和用于电荷存储的绝缘膜2(电荷存储层)。例如利用热电子注入方法，通过从半导体衬底1S向用于电荷存储的绝缘膜2b中注入电子，执行数据的写入。这种方法在电子注入效率方面优良，并且允许以高速度和低电流写入。
例如，通过产生热空穴并且将空穴注入用于电荷存储的绝缘膜2b，执行数据的擦除。因而，容易控制写入和擦除操作，并且可以使电源电路和外围电路简化(尺寸减小)。
关于数据的读出，对存储栅电极MG施加期望电压，以使选择用nMISQc在其中使得漏电极D的电位高于源电极S的电位的这样状态下导通。此时，根据nMISQm的用于电荷存储的绝缘膜2b中是否存在电子，以及根据在漏电极D和源电极S之间是否有电流流动，存储用nMISQm的阈电压改变，由此读出数据。
图4是表示存储单元MC的基本器件配置的截面图，以及图5和图6各表示图4所示的存储单元MC的主要部分的放大截面图的一例。因为基本配置与以上关于图1和图2所述的相同，所以将省略相同部分的解释。
在本实施例中，在侧壁4A和4B的侧面上形成有侧壁(第二绝缘膜(第二侧壁)和第四绝缘膜(第四侧壁))12A和12B，侧壁12A和12B例如由与侧壁4A和4B相同的氧化硅形成。也就是，侧壁4A和4B的侧面分别以侧壁12A和12B覆盖。
如图5和图6所示，在存储栅电极MG、控制栅电极CG和侧壁4A、4B外侧位置处的半导体衬底1S中，形成凹陷9。因此，在侧壁12A和12B彼此相对处的半导体衬底1S的主表面凹陷为低于存储栅电极MG、控制栅电极CG和侧壁4A、4B彼此相对处的半导体衬底1S的主表面。侧壁12A和12B的下端部分覆盖侧壁4A、4B和半导体衬底1S之间的接触界面的边缘，并且还覆盖半导体衬底的主表面上从凹陷9暴露的半导体衬底1S的侧面。
此外，侧壁12A和12B的下端部分以距离侧壁4A和4B的侧面一个与侧壁12A和12B的厚度(图5中的长度d2和d3)相对应的量，而覆盖源极和漏极侧两者的半导体衬底1S的主表面部分(凹陷9的上表面)。侧壁12A和12B的厚度(图5中的长度d2和d3)指示沿侧壁12A和12B的下端的栅极长度方向的宽度。
在本实施例中，在存储单元MC中源极的n+型半导体区域5Sp的上表面上，形成有硅化层(第一硅化层)7s，其在存储栅电极MG侧的端部分由侧壁12A限定。也就是，源极侧的硅化层7s以与侧壁12A自对准的方式形成。因此，源极侧硅化层7s的存储栅电极MG侧的端部分，与源极的n-型半导体区域5Sm和源极的n+型半导体区域5Sp之间的接合面(接合端)或远离存储栅电极MG侧的源极的n+型半导体区域5Sp和半导体衬底1S之间的接合面(接合端)，隔开一个近似与侧壁12的厚度(图5中的长度d2)相对应的距离。
结果，即使源极侧半导体衬底1S的主表面稍微凹陷，或在硅化层7s的下表面上形成一个凸起部分，硅化层7s的端部分和凸起部分也与源极的n-型半导体区域5Sm和源极的n+型半导体区域5Sp之间的接合面(接合端)隔开。因此，即使在硅化层7s的下表面上形成前述凸起部分，该凸起部分也难以突出到n+型半导体区域5Sp的外面。
这样能减少或消除从硅化层7s的端部分流向位于源极的n-型半导体区域5Sm之下的半导体衬底1S的泄漏电流IA，并且因此可以抑制或防止由泄漏电流IA引起的前述干扰缺陷。因此，可以改进具有非易失存储器的半导体器件的操作可靠性。
在本实施例中，不是在半导体区域5Sp的端部处形成比n+型半导体区域5Sp低杂质浓度的n型半导体区域来作为抗干扰缺陷措施，并且因此不会发生短沟道效应的问题。此外，因为不是将半导体衬底1S相对的侧壁4A的表面制成较长来作为抗干扰措施，所以也不会发生单元电流的降低。
而且，在本实施例中，在存储单元MC中漏极的n+型半导体区域5Dp的上表面上，形成有硅化层(第二硅化层)7d，其在控制栅电极CG上的端部分由侧壁12B限定。也就是，漏极侧硅化层7d以与侧壁12B自对准的方式形成。因此，漏极侧硅化层7d的控制栅电极CG侧的端部分，与漏极的n-型半导体区域5Dm和漏极的n+型半导体区域5Dp之间的接合面(接合端)或漏极的n+型半导体区域5Dp和半导体衬底1S之间的接合面(接合端)，隔开一个与侧壁12B的厚度(图5的长度d3)相对应的距离。
结果，即使漏极侧半导体衬底1S的主表面凹陷，或在硅化层7d的下表面上形成凸起部分，硅化层7d的端部分和前述凸起部分也与漏极的n-型半导体区域5Dm和漏极的n+型半导体区域5Dp之间的接合面(接合端)，或与控制栅电极CG侧的漏极的n+型半导体区域5Sp和半导体衬底1S之间的接合面(接合端)隔开。因此，即使在硅化层7d的下表面上形成凸起部分，该凸起部分也难以突出到n+型半导体区域5Dp的外面。
因此，能减少或消除从硅化层7d的端部分流向位于漏极的n-型半导体区域5Dm之下的半导体区域1S的泄漏电流，由此可以避免在具有非易失存储器的半导体器件中的错误读出的问题。
如图6所示，在本实施例中，在隔离区域10的上表面上形成侧壁(绝缘膜)12C，以便覆盖从有源区域邻近形成的凹陷11暴露的半导体区域1S的侧面(硅化层7s、7d)。例如，侧壁12C由如同侧壁12A和12B的氧化硅形成。
利用侧壁12C，可以抑制或防止硅化层7s(7d)在隔离区域10的凹陷邻近的半导体衬底1S的部分中沿隔离沟10t的侧面按半导体衬底1S的厚度方向延伸。因此，可以减少从硅化层7s和7d沿半导体衬底1S的厚度方向流动的泄漏电流。也就是，因为能减小具有非易失存储器的半导体器件的备用期间的泄漏电流，所以可减少功率消耗。
图7以采取抗干扰缺陷措施之前和采取同一措施之后之间比较的方式，示出了半导体芯片的阈电压Vth的分布。
图7的左侧表示采取抗干扰缺陷措施之前的状态。在后述用于形成侧壁12A和12B而淀积绝缘膜时的厚度例如约为60nm。但是在存储单元MC中，将绝缘膜全部除去，并且不形成侧壁12A和12B。可见在这种情况下，与初始阶段(紧在擦除之后)相比较，由于干扰而使阈电压Vth大量地向右偏移。
另一方面，图7的右侧表示采取抗干扰缺陷措施之后的状态。在存储单元MC中形成侧壁12A和12B。可见在这种情况下，与图7的左侧所示的采取抗干扰缺陷措施之前的状态下的情况相比较，阈值Vth相对初始(紧在擦除之后)值的偏移量较小。在这种情况下，后述用于形成侧壁12A和12B的绝缘膜的厚度例如约为100nm，但是通过机械加工来形成侧壁，所以侧壁12A和12B各自的厚度(长度d2、d3)例如为10nm至80nm。根据本发明人所作的研究，需要侧壁12A和12B各自的厚度(长度d2、d3)为10nm或更大，例如，优选为10nm至50nm。
现在，参考图8至图25，将关于根据本实施例的具有非易失存储器的半导体器件的制造方法的一例给出描述。图8至图25是根据本实施例的半导体器件的制造期间主要部分的截面图。在这些图中，标记M指示存储区域，标记P指示外围电路区域，标记RA和RB指示电阻器区域。虽然存储区域M、外围电路区域P和电阻器区域RA、RB以分开方式示出，但是这些在同一半导体衬底1S上形成。
首先，如图8所示，提供半导体衬底1S(这里它是在平面中为基本圆形的薄半导体片，称为半导体晶片)，其具有主表面(第一主表面，器件形成表面)和背表面(第二主表面)，主表面和背表面以厚度方向定位在相对侧上。
随后，在半导体衬底1S的主表面上形成限定有源区域的隔离区域10。通过在半导体衬底1S的主表面上形成隔离沟10t，并且然后在隔离沟10t中埋置用于隔离的绝缘膜10s，从而形成隔离区域10，其中绝缘膜10s例如由氧化硅形成。
其后，在存储区域M中形成n型掩埋阱DNWL。然后，在存储区域M和外围电路区域P中形成p型阱PWL。此时，在电阻器区域RA中形成电阻器RWL，电阻器RWL由p型半导体区域形成。
接下来，在半导体衬底1S的主表面的有源区域上形成例如氧化硅的栅绝缘膜3，然后在半导体衬底1S的主表面上例如淀积低电阻多晶硅的导体膜，并且在其上淀积氧化硅的帽绝缘膜。
随后，在帽绝缘膜上形成光致抗蚀剂图案，并且利用光致抗蚀剂膜作为蚀刻掩膜，对从此暴露的帽绝缘膜进行蚀刻，以实行帽绝缘膜的构图，之后除去光致抗蚀剂图案。
其后，利用留下的帽绝缘膜的图案作为蚀刻掩膜，对从此暴露的下面的导体膜进行蚀刻，以形成存储区域M中的控制栅电极CG、外围电路区域P中的栅电极FG和电阻器区域RB中的电阻器RG。然后，除去帽绝缘膜。
随后，如图9所示，在邻近控制栅电极CG的存储区域M的部分中，形成用于电荷存储的绝缘膜2和存储栅电极MG。这里例如按以下方式完成。
首先，在图8所示的半导体衬底1S的主表面上淀积例如氧化硅的绝缘膜2a，使得也覆盖控制栅电极CG、栅电极FG和电阻器RG的表面。其后，通过化学汽相淀积(CVD)在绝缘膜2a上淀积例如氮化硅的绝缘膜2b。
随后，例如通过热氧化方法在绝缘膜2b上淀积例如氧化硅的绝缘膜2c，并且然后例如通过CVD在其上淀积例如低电阻多晶硅的导体膜。其后，例如通过回蚀刻(etch back)方法对导体膜进行蚀刻，使得导体膜保留在控制栅电极CG、栅电极FG和电阻器RG的两个侧面上。
接下来，形成光致抗蚀剂图案，使得覆盖控制电极CG的一个侧面上的导体膜，并且允许其他膜部分暴露，而且利用该光致抗蚀剂图案作为蚀刻掩膜，通过蚀刻除去暴露的导体膜，之后除去光致抗蚀剂图案。
随后，除去在控制栅电极CG的表面(上表面和一个侧面)、栅电极FG的表面(上表面和两个侧面)、电阻器RG的表面(上表面和两个侧面)和半导体衬底1S的主表面上存在的绝缘膜2。
这样，在存储区域M中，在邻近控制栅电极CG的半导体衬底1S的主表面上，经由用于电荷存储的绝缘膜2形成存储栅电极MG。绝缘膜2插入在控制栅电极CG和存储栅电极MG的相对侧面上，以使电极CG和MG相互绝缘。
接下来，如图10所示，在存储区域M中，在半导体衬底1S的主表面上形成源极的n-型半导体区域5Sm和漏极的n-型半导体区域5Dm。此外，在外围电路区域P中，在半导体衬底1S的主表面上形成源极和漏极的n-型半导体区域15a。例如，按以下方式完成。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许该存储区域M中的源极区域和存储栅电极MG暴露，并且覆盖其他部分，而且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷(P)或砷(As)，从而形成存储区域M中源极的n-型半导体区域5Sm。也就是，以与存储栅电极MG的侧面自对准的方式，形成源极的n-型半导体区域5Sm。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许存储区域M中的漏极区域和控制栅电极CG暴露，并且覆盖其他部分，而且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷或砷，从而形成存储区域M中漏极的n-型半导体区域5Dm。也就是，以与控制栅电极CG的侧面自对准的方式，形成漏极的n-型半导体区域5Dm。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许外围电路区域P中的源极和漏极区域暴露，并且覆盖其他部分，而且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷或砷，从而形成源极和漏极的n-型半导体区域15a。也就是，以与栅电极FG的侧面自对准的方式，形成源极和漏极的n-型半导体区域15a。
接下来，例如通过CVD，在半导体衬底1S的主表面上淀积例如氧化硅的绝缘膜，并且其后进行回蚀刻，以在存储栅电极MG、控制栅电极CG、栅电极FG和电阻器RG的侧面上，形成该绝缘膜的侧壁4A、4B、4C、4D、4E和4F，如图11所示。
图12至图14分别是图11所示的存储区域M、外围电路区域P和电阻器区域RA的放大截面图。
如图12和图13所示，在除布置控制栅电极CG、存储栅电极MG、栅电极FG和形成在它们侧面上的侧壁4A至4D的区域外的区域中，对半导体衬底1S的主表面进行蚀刻。结果，在除控制栅电极CG、存储栅电极MG、栅电极FG和形成在它们侧面上的侧壁4A至4D的布置区域外的区域中，在半导体衬底1S的主表面上形成凹陷9。
如图13和14所示，在半导体器件的制造期间，在其邻近有源区域的部分处，对隔离区域10中用于隔离的绝缘膜10s的上表面进行蚀刻，由此在隔离区域10中邻近有源区域的用于隔离的绝缘膜10s的上表面的部分中，形成凹陷11。
接下来，如图15所示，在存储区域M中，在半导体衬底1S的主表面上形成源极的n+型半导体区域5Sp和漏极的n+型半导体区域5Dp。此外，在外围电路区域P中，在半导体衬底1S的主表面上形成源极和漏极的n+型半导体区域15b。例如，按以下方式完成。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许存储区域M中的源极区域和侧壁4A暴露，并且覆盖其他部分，而且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷或砷，从而形成存储区域M中源极的n+型半导体区域5Sp。也就是，以与侧壁4A的侧面自对准的方式，形成源极的n+型半导体区域5Sp，由此在存储区域M中形成存储单元MC的源极的半导体区域5S。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许存储区域M中的漏极区域和侧壁4B暴露，并且覆盖其他部分，而且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷或砷，从而形成存储区域M中漏极的n+型半导体区域5Dp。也就是，以与侧壁4B的侧面自对准的方式，形成漏极的n+型半导体区域5Dp，由此在存储区域M中形成存储单元MC的漏极的半导体区域5D。
通过在半导体衬底1S的主表面上形成光致抗蚀剂图案，使得允许外围电路区域P中的源极区域、漏极区域、栅电极FG和侧壁4C、4D暴露，并且其后例如通过离子注入在半导体衬底1S中引入n型杂质，例如磷或砷，从而形成外围电路区域P中源极和漏极的n+型半导体区域15b。也就是，以与侧壁4C和4D的侧面自对准的方式，形成源极和漏极的n+型半导体区域15b，由此在外围电路区域P中形成用于形成外围电路的n沟道MISFETQn的源极和漏极的半导体区域15。
接下来，如图16所示，通过CVD在半导体衬底1S的主表面上淀积绝缘膜12，以便也覆盖控制栅电极CG、存储栅电极MG、栅电极FG、电阻器RG和侧壁4A至4F的表面。绝缘膜12用作掩膜，以禁止在后述的硅化层形成工艺中的硅化反应，并且例如由氧化硅形成。
随后，在要保持绝缘膜12的区域中，通过光刻技术形成光致抗蚀剂图案19，并且然后利用光致抗蚀剂19作为蚀刻掩膜，通过各向异性干法蚀刻，对绝缘膜12进行蚀刻。其后，除去光致抗蚀剂图案19。
这样，如图17所示，形成绝缘膜12D和12E的图案，它们在后述的硅化层形成工艺中用作用于禁止硅化层的反应的掩膜。形成绝缘膜12D和12E，以便覆盖电阻器RWL和RG的电阻值形成区域，并且允许电极形成区域暴露。
在本实施例中，在绝缘区域12D和12E的形成期间，在存储区域M中侧壁4A和4B的侧面上形成侧壁12A和12B。同时，在外围电路区域P中，在侧壁4C和4D的侧面上形成侧壁12F和12G。而且同时，在电阻器区域RB中，在侧壁4E和4F的侧面上形成侧壁12H和12J。此外，同时，在隔离区域10的上表面上形成的凹陷12的侧面上形成侧壁12C。
因而，在本实施例中，因为在与用作硅化层形成工艺中掩膜的绝缘膜12D和12E的图案形成工艺相同的工艺中，形成侧壁12A、12B、12C、12F和12G，所以尽管新增加(形成)侧壁12A、12B、12C、12F和12G，但半导体器件制造步骤的数目不会增加。
关于这一点，这里参考图18至图20，它们分别是图17所示的存储区域M、外围电路区域P和电阻器区域PA的放大截面图。
如图18所示，形成存储区域M的侧壁12A和12B，以便覆盖侧壁4A和4B的侧面。侧壁12A和12B的下端部分不仅覆盖侧壁4A、4B和半导体衬底1S之间接触界面的边缘，而且还覆盖从源极和漏极侧上的半导体衬底的凹陷9所暴露的半导体衬底1S的侧面。
此外，侧壁12A和12B的下端部分以距离侧壁4A和4B的侧面一个与侧壁12A和12B各自的厚度相对应的量，来覆盖源极和漏极侧上的半导体衬底1S的主表面部分(凹陷9的上表面)。源极和漏极的n+型半导体区域5Sp和5Dp的在存储栅电极MG和控制栅电极CG侧上的端部分，除位于侧壁12A和12B之下的部分外，稍微进入到侧壁4A和4B之下。
如图19所示，形成外围电路区域P中的侧壁12F和12G，以便覆盖侧壁4C和4D的侧面。侧壁12F和12G的下端部分不仅覆盖侧壁4C、4D和半导体衬底1S之间接触界面的边缘，而且还覆盖从源极和漏极侧上的半导体衬底的凹陷9所暴露的半导体衬底1S的侧面。
而且，侧壁12F和12G的下端部分以距离侧壁4C和4D的侧面一个与侧壁12F和12G各自的厚度相对应的量，来覆盖源极和漏极侧上的半导体衬底1S的主表面部分(凹陷9的上表面)。源极和漏极的n+型半导体区域15b的在栅电极FG侧上的端部分，除位于侧壁12F和12G之下的部分外，稍微进入到侧壁4C和4D之下。
在隔离区域10中用于隔离的绝缘膜10s的上表面上形成的各凹陷11的侧面上，也形成侧壁12C。通过蚀刻绝缘膜12使得覆盖从凹陷11暴露的半导体衬底1S的侧面而形成侧壁12C。
接下来，使用基于含氟酸的清洗溶液对半导体衬底1S的主表面进行清洗，并且例如通过溅射在半导体衬底1S的主表面上淀积金属膜，例如钴(Co)膜，以便覆盖控制栅电极CG、存储栅电极MG、栅电极FG、电阻器RWL、RG、侧壁4A至4F、12A至12C、12F、12G、12H、12J和绝缘膜12D、12E的表面。
此金属膜不仅与半导体衬底1S的n+型半导体区域5Sp、5Dp和15b接触，而且与控制栅电极CG、存储栅电极MG和栅电极FG的上表面以及电阻器RWL和RG的电极形成区域接触。然而，如先前所述，上述金属膜不与控制栅电极CG和存储栅电极MG的两侧(侧壁4A和4B的两侧)上形成的半导体衬底1S的凹陷9的侧面接触，因为在这些侧面上分别形成侧壁4A和4B。所述金属膜也不与从隔离区域10的上表面上形成的凹陷11所暴露的半导体衬底1S的侧面接触。
随后，对半导体衬底1S和上述金属膜施加热处理，例如包括400℃至550℃温度和约1分钟持续时间的条件，从而在上述金属膜与半导体衬底1S(n+型半导体区域5Sp、5Dp、15b和电阻器RWL)、栅电极CG、存储栅电极MG、栅电极FG和电阻器RG接触的部分处引起硅化反应。
其后，通过蚀刻将留下未反应的金属膜除去，从而允许硅化层7留在半导体衬底1S(n+型半导体区域5Sp、5Dp、15b和电阻器RWL)、控制栅电极CG、存储栅电极MG、栅电极FG和电阻器RG的上表面上，该硅化层7例如包括硅化钴(CoSi2)，如图21所示。然后，对半导体衬底1S和硅化层7施加热处理，例如包括700℃至800℃温度和约1分钟持续时间的条件，以使硅化层7电阻较低。
图22至图24分别是图21所示的存储区域M、外围电路区域P和电阻器区域RA的放大截面图。
在本实施例中，使用侧壁12A作为掩膜来形成源极侧硅化层7(7s)。也就是，以与侧壁12A自对准的方式形成硅化层7s。因此，如图22所示，在与侧壁4A的侧面隔开一个与侧壁12A的厚度相对应的距离的位置处，形成硅化层7s的存储栅电极MG侧的端部分。因而，能在硅化层7s的存储栅电极MG侧的端部分，与源极的n-型半导体区域5Sm和源极的n+型半导体区域5Sp之间的接合面(接合端)或存储栅电极MG侧的源极的n+型半导体区域5Sp和半导体衬底1S之间的接合面(接合端)之间，保证一个与侧壁12A的厚度近似相对应的间隔。
结果，即使源极侧的半导体衬底1S的主表面稍微凹陷，或即使在硅化层7s的下表面上形成凸起部分，硅化层7s的前述端部分和该凸起部分，也与源极的n-型半导体区域5Sm和源极的n+型半导体区域5Sp之间的接合面(接合端)或源极的n+型半导体区域5Sp和半导体衬底1S之间的接合面(接合端)之间隔开。因此，即使在硅化层7s的下表面上形成前述凸起部分，该凸起部分也难以突出到n+型半导体区域5Sp的外面。
因此，可以减少或消除从硅化层7s的端部分流向位于源极的n-型半导体区域5Sm之下的半导体衬底1S的泄漏电流IA，并且因此可以抑制或防止由泄漏电流IA所引起的前述干扰缺陷。结果，可以改进具有非易失存储器的半导体器件的操作可靠性。
在本实施例中，使用侧壁12B作为掩膜来形成漏极侧硅化层7(7d)。也就是，以与侧壁12B自对准的方式形成硅化层7d。因此，如图22所示，在与侧壁4B的侧面隔开一个与侧壁12B的厚度相对应的距离的位置处，形成漏极侧硅化层7(7d)的控制栅电极CG侧的端部分。也就是，在硅化层7(7d)的控制栅电极CG侧的端部分，与漏极的n-型半导体区域5Dm和漏极的n+型半导体区域5Dp之间的接合面(接合端)或控制栅电极CG侧的漏极的n+型半导体区域5Dp和半导体衬底1S之间的接合面(接合端)之间，保证一个与侧壁12B的厚度近似相对应的间隔。
结果，即使漏极侧的半导体衬底1S的主表面稍微凹陷，或即使在硅化层7d的下表面上形成凸起部分，硅化层7d的前述端部分和该凸起部分也与漏极的n-型半导体区域5Dm和漏极的n+型半导体区域5Dp之间的接合面(接合端)或控制栅电极CG侧的漏极的n+型半导体区域5Dp和半导体衬底1S之间的接合面(接合端)之间隔开。因此，即使在硅化层7d的下表面上形成凸起部分，该凸起部分也难以突出到n+型半导体区域5Dp的外面。
因此，可以减少或消除从硅化层7d的端部分流向位于漏极的n-型半导体区域5Dm之下的半导体衬底1S的泄漏电流，并且因此可抑制或防止由泄漏电流所引起的前述错误读出缺陷。结果，可以改进具有非易失存储器的半导体器件的操作可靠性。
在本实施例中，使用侧壁12F和12G用作掩膜，形成外围电路区域P中MISFETQn的源极和漏极的硅化层7。也就是，以与侧壁12F和12G自对准的方式形成MISFETQn的源极和漏极的硅化层7。因此，如图23所示，在与侧壁4C和4D的侧面隔开一个与侧壁12F和12G各自的厚度相对应的距离的位置处，形成源极和漏极的硅化层7的栅电极FG侧的端部分。也就是，能在各硅化层7的栅电极FG侧的端部分，与漏极的n-型半导体区域15a和漏极的n+型半导体区域15b之间的接合面(接合端)或栅电极FG侧的n+型半导体区域15b和半导体衬底1S之间的接合面(接合端)之间，保证与侧壁12F和12G各自的厚度近似相对应的间隔。
结果，即使源极和漏极侧的半导体衬底1S的主表面部分稍微凹陷，或即使在各硅化层7的下表面上形成凸起部分，硅化层7的前述上端部分和该凸起部分也与漏极的n-型半导体区域15a和漏极的n+型半导体区域15b之间的接合面(接合端)或栅电极FG侧的漏极的n+型半导体区域15b和半导体衬底1S之间的接合面(接合端)之间隔开。因此，即使在MISFETQn中硅化层7的下表面上形成凸起部分，该凸起部分也难以突出到n+型半导体区域15b的外面。
因而，在外围电路区域P中的MISFETQn中，可以减少或消除从硅化层7的端部分流向位于漏极的n-型半导体区域15a之下的半导体衬底1S的泄漏电流。因此，能减少半导体器件的备用期间的泄漏电流，并且因而能减少具有非易失存储器的半导体器件的功率消耗。
而且，如图24所示，在本实施例中，因为在从各隔离区域10的上表面上的凹陷11暴露的半导体衬底1S的侧面上形成侧壁12C，所以能抑制或防止侧面的硅化反应。
因此，在隔离区域10中邻近凹陷11的半导体衬底1S的部分中，能抑制或防止硅化层7沿隔离沟10t的侧面在半导体衬底1S的厚度方向上延伸。结果，可以减少沿半导体衬底1S的厚度方向从硅化层7流出的泄漏电流。也就是，因为能减少具有非易失存储器的半导体器件的备用期间的泄漏电流，所以可减小功率消耗。
接下来，如图25所示，例如通过CVD在半导体衬底1S的主表面上淀积例如氧化硅的绝缘膜20，并且随后形成接触孔21，使硅化层7的上表面部分地暴露。
然后，例如通过溅射和CVD两者，在绝缘膜20上淀积例如氮化钛的阻挡金属膜，其后，例如通过CVD在阻挡金属膜上淀积例如钨的主布线金属膜，并且将这些金属膜埋置在接触孔21中。
其后，通过化学机械抛光(CMP)除去在绝缘膜20上的金属膜，以分别在接触孔21之内形成塞22。塞22的下端与硅化层7接触并电耦合。
通过随后的常规布线工艺、检查工艺和组装工艺，完成具有非易失存储器的半导体器件的制造。
虽然以上已经通过其实施例描述了本发明，但是不用说本发明不限于以上实施例，而在不违反本发明的精神的范围内，可以实现各种各样的改变。
例如，非易失存储器中用于电荷存储的绝缘膜不限于氮化硅膜，而可以进行各种各样的改变。例如，可以使用这样一种材料或配置，使得允许形成绝缘陷阱层，如氧化铝(Al2O3)。
本发明可应用于制造具有非易失存储器的半导体器件的制造工业。

Claims (25)

1.一种半导体器件，包括在半导体衬底的主表面上方的多个非易失存储单元，每个所述非易失存储单元包括：
第一栅绝缘膜，由包括第三绝缘膜、用于电荷存储的绝缘膜和第四绝缘膜的层叠膜构成，并且在所述半导体衬底上方形成；
存储栅电极，其在第一栅绝缘膜上方形成，并且具有第一侧面和第二侧面，所述第一侧面和第二侧面沿所述半导体衬底的主表面定位在相互相对侧上；
第一侧壁，其在所述存储栅电极的第一侧面上形成；
第二侧壁，其在所述第一侧壁的侧面上形成；
第一半导体区域，以与所述存储栅电极的第一侧面自对准的方式，在所述半导体衬底的主表面中形成；
第二半导体区域，以与所述第一侧壁的侧面自对准的方式，在所述半导体衬底的主表面中形成，使得与所述第一半导体区域电耦合；和
第一硅化层，以与所述第二侧壁的侧面自对准的方式，在所述第二半导体区域上方形成，
在所述第二半导体区域上方以与所述第一侧壁的侧面自对准的方式形成第一凹陷，所述第一凹陷比所述存储栅电极下方的所述半导体衬底的主表面低，
所述第二侧壁被形成为覆盖所述第一凹陷的侧面，以及
在通过所述第二侧壁而与所述第一半导体区域和所述第二半导体区域之间的接合端隔开的位置处，形成所述第一硅化层在存储栅电极侧上的端部分，
其中所述第一侧壁和所述第二侧壁由绝缘膜构成，
其中在所述半导体衬底的主表面中，形成由隔离区域所限定的有源区域，
其中通过在所述半导体衬底的主表面中形成的沟中掩埋用于隔离的绝缘膜，形成所述隔离区域，
其中在邻近所述有源区域的所述用于隔离的绝缘膜的上表面中，形成第三凹陷，使得允许在所述沟的侧面上存在的所述半导体衬底的一部分被暴露，以及
其中在所述第三凹陷中形成第五侧壁，使得覆盖在所述沟的侧面上存在、并且从所述第三凹陷暴露的所述半导体衬底的一部分。
2.根据权利要求1的半导体器件，其中每个所述非易失存储单元还包括：
第二栅绝缘膜，其在所述半导体衬底的主表面上方形成；
控制栅电极，其具有第三侧面和第四侧面，所述第三侧面与所述存储栅电极的第二侧面相对并且设置在所述第二栅绝缘膜上方的一个位置处以通过所述第一栅绝缘膜而邻近所述存储栅的第二侧面，所述第四侧面定位为沿所述半导体衬底的主表面而与第三侧面相对；
第三侧壁，其在所述控制栅电极的第四侧面上形成；
第四侧壁，其在所述第三侧壁的侧面上形成；
第三半导体区域，以与所述控制栅电极的第四侧面自对准的方式，在所述半导体衬底的主表面中形成；
第四半导体区域，以与所述第三侧壁的侧面自对准的方式，在所述半导体衬底的主表面中形成，使得与所述第三半导体区域电耦合；和
第二硅化层，以与所述第四侧壁的侧面自对准的方式，在所述第四半导体区域上方形成，
在所述第四半导体区域上方形成第二凹陷，所述第二凹陷比所述控制栅电极下方的所述半导体衬底的主表面低，
所述第四侧壁被形成为覆盖所述第二凹陷的侧面，以及
在通过所述第四侧壁而与所述第三半导体区域和所述第四半导体区域之间的接合端隔开的位置处，形成所述第二硅化层在控制栅电极侧上的端部分。
3.根据权利要求1的半导体器件，其中所述第二侧壁的厚度在10纳米至80纳米的范围内。
4.根据权利要求1的半导体器件，其中所述第三绝缘膜和所述第四绝缘膜为氧化硅，所述用于电荷存储的绝缘膜为氮化硅。
5.一种包括非易失存储单元的半导体器件，包括：
p型的第一阱，在半导体衬底中形成；
第一栅绝缘膜，其在所述第一阱上方形成；
控制栅电极，其在所述第一栅绝缘膜上方形成，具有第一侧面和第二侧面，所述第一侧面和所述第二侧面沿所述半导体衬底的主表面定位在相互相对侧上；
存储栅电极，其在所述控制栅电极的第一侧面上形成，并且具有第三侧面和第四侧面，所述第三侧面和所述第四侧面沿所述半导体衬底的主表面定位在相互相对侧上；
第二栅绝缘膜，其在所述控制栅电极的第一侧面和所述存储栅电极的第三侧面之间，以及在所述存储栅电极和所述第一阱之间形成；
n型的第一半导体区域，其以与所述存储栅电极的第四侧面自对准的方式形成在所述第一阱中；
n型的第二半导体区域，其以与所述控制栅电极的第二侧面自对准的方式形成在所述第一阱中；
第一侧壁，其在所述存储栅电极的第四侧面上形成；
第二侧壁，其在所述控制栅电极的第二侧面上形成；
n型的第三半导体区域，其以与所述第一侧壁的侧面自对准的方式形成在所述第一阱中，使得与所述第一半导体区域电耦合；
n型的第四半导体区域，其以与所述第二侧壁的侧面自对准的方式形成在所述第一阱中，使得与所述第二半导体区域电耦合；
第三侧壁，其在所述第一侧壁的侧面上形成；
第四侧壁，其在所述第二侧壁的侧面上形成；
第一硅化层，其在所述第三半导体区域上方以与所述第三侧壁的侧面自对准的方式形成；以及
第二硅化层，其在所述第四半导体区域上方以与所述第四侧壁的侧面自对准的方式形成，
在所述第三半导体区域上方以与所述第一侧壁的侧面自对准的方式形成第一凹陷，以及在所述第四半导体区域上方以与所述第二侧壁的侧面自对准的方式形成第二凹陷，所述第一凹陷和所述第二凹陷比所述存储栅电极和控制栅电极下方的所述半导体衬底的主表面低，
所述第三侧壁形被形成为覆盖所述第一凹陷的侧面，以及
所述第四侧壁形被形成为覆盖所述第二凹陷的侧面，
其中所述第一侧壁、所述第二侧壁、所述第三侧壁和所述第四侧壁由绝缘膜构成，
其中所述第二栅绝缘膜是包括第三绝缘膜、用于电荷存储的绝缘膜和第四绝缘膜的层叠膜，
其中在所述半导体衬底的主表面中形成由隔离区域限定的有源区域，
其中通过将用于隔离的绝缘膜掩埋到在所述半导体衬底的主表面中形成的沟中，形成所述隔离区域，
其中与所述有源区域邻近地在所述用于隔离的绝缘膜的上表面中形成第三凹陷，使得存在于所述沟的侧面上的所述半导体衬底的一部分被暴露，以及
其中在所述第三凹陷中形成第五侧壁，使得覆盖存在于所述沟的侧面上的、从所述第三凹陷暴露的所述半导体衬底的一部分。
6.根据权利要求5的半导体器件，其中所述第三侧壁的厚度在10纳米至80纳米的范围内。
7.根据权利要求5的半导体器件，其中所述用于电荷存储的绝缘膜为氮化硅膜。
8.根据权利要求5的半导体器件，其中所述存储栅电极为侧壁形式。
9.根据权利要求5的半导体器件，还包括：
第一栅电极，其在所述第一栅绝缘膜上方形成，并具有第一侧面和第二侧面；
n型的第五半导体区域，其以与所述第一栅电极的第一侧面自对准的方式形成在所述第一阱中；
n型的第六半导体区域，其以与所述第一栅电极的第二侧面自对准的方式形成在所述第一阱中；
第五侧壁，其在所述第一栅电极的第一侧面上形成；
第六侧壁，其在所述第一栅电极的第二侧面上形成；
n型的第七半导体区域，其以与所述第五侧壁的侧面自对准的方式形成在所述第一阱中，使得与所述第五半导体区域电耦合；
n型的第八半导体区域，其以与所述第六侧壁的侧面自对准的方式形成在所述第一阱中，使得与所述第六半导体区域电耦合；
第七侧壁，其在所述第五侧壁的侧面上形成；
第八侧壁，其在所述第六侧壁的侧面上形成；
第三硅化层，其在所述第七半导体区域上方以与所述第七侧壁的侧面自对准的方式形成；以及
第四硅化层，其在所述第八半导体区域上方以与所述第八侧壁的侧面自对准的方式形成，
在所述第七半导体区域上方以与所述第五侧壁的侧面自对准的方式形成第三凹陷，在所述第八半导体区域上方以与所述第六侧壁的侧面自对准的方式形成第四凹陷，所述第三凹陷和所述第四凹陷比所述第一栅电极下方的所述半导体衬底的主表面低，
所述第七侧壁形被形成为覆盖所述第三凹陷的侧面，以及
所述第八侧壁形被形成为覆盖所述第四凹陷的侧面，
其中所述第五侧壁、所述第六侧壁、所述第七侧壁和所述第八侧壁由绝缘膜构成。
10.根据权利要求9的半导体器件，
其中在所述半导体衬底的主表面中形成由隔离区域限定的有源区域，
其中通过将用于隔离的绝缘膜掩埋到在所述半导体衬底的主表面中形成的沟中，形成所述隔离区域，
其中与所述有源区域邻近地在所述用于隔离的绝缘膜的上表面中形成第五凹陷，使得存在于所述沟的侧面上的所述半导体衬底的一部分被暴露，以及
其中在所述第五凹陷中形成第九侧壁，使得覆盖存在于所述沟的侧面上的、且从所述第五凹陷暴露的所述半导体衬底的一部分。
11.根据权利要求9的半导体器件，其中所述第七侧壁的厚度在10纳米至80纳米的范围内。
12.一种制造半导体器件的方法，包括步骤：
(a)在半导体衬底的主表面中，形成隔离区域和由所述隔离区域限定的有源区域；
(b)在所述半导体衬底的主表面上方，形成包括用于非易失存储单元的电荷存储的绝缘膜的第一栅绝缘膜；
(c)在所述第一栅绝缘膜上方，形成具有第一侧面和第二侧面的存储栅电极，所述第一侧面和第二侧面沿所述半导体衬底的主表面定位在相互相对侧上；
(d)在所述半导体衬底的主表面中，以与所述存储栅电极的第一侧面自对准的方式，形成第一半导体区域；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面上方淀积第一绝缘膜；
(f)通过回蚀刻所述第一绝缘膜，在所述存储栅电极的第一侧面上，形成所述第一绝缘膜的第一侧壁，并在所述第一半导体区域中以与所述第一侧壁的侧面自对准的方式形成第一凹陷，所述第一凹陷比所述存储栅电极下方的所述半导体衬底的主表面低；
(g)在步骤(f)之后，在所述半导体衬底的主表面中，以与所述第一侧壁的侧面自对准的方式，形成第二半导体区域，使得与所述第一半导体区域电耦合；
(h)在所述步骤(g)之后，在所述半导体衬底的主表面上方淀积第二绝缘膜；
(i)通过各向异性干法蚀刻所述第二绝缘膜，在所述第一侧壁的侧面上，形成所述第二绝缘膜的第二侧壁，使得覆盖所述第一凹陷的侧表面；以及
(j)在步骤(i)之后，在所述第二半导体区域上方，形成第一硅化层，所述第一硅化层以与所述第二侧壁的侧面自对准的方式形成，
其中在通过所述第二侧壁而与所述第一半导体区域和所述第二半导体区域之间的接合端隔开的位置处，形成所述第一硅化层在存储栅电极侧上的端部分，
其中形成所述第一栅绝缘膜的步骤(b)包括以下步骤：
(b1)在所述半导体衬底的主表面上方形成第三绝缘膜；
(b2)在所述步骤(b1)之后，在所述半导体衬底的主表面上方形成所述用于非易失存储单元的电荷存储的绝缘膜；以及
(b3)在所述步骤(b2)之后，在所述半导体衬底的主表面上方形成第四绝缘膜，
其中形成所述隔离区域的步骤包括以下步骤：
在所述半导体衬底的主表面中形成沟；以及
在所述沟中掩埋用于隔离的绝缘膜，并且
其中所述步骤(i)包括以下步骤：
在所述半导体衬底的主表面中，在所述用于隔离的绝缘膜的上表面中与所述有源区域邻近的部分中形成的第三凹陷中，形成第五侧壁，使得覆盖从所述第三凹陷暴露的在所述沟的侧面上的所述半导体衬底的一部分。
13.根据权利要求12的方法，其中在所述步骤(i)中，形成覆盖所述半导体衬底的主表面上方的电阻值形成区域的绝缘膜图案。
14.根据权利要求12的方法，在所述步骤(b)之前，还包括以下步骤：
在所述半导体衬底的所述主表面上方的所述非易失存储单元的形成区域中，形成第二栅绝缘膜；以及
在所述第二栅绝缘膜上方，并且在通过所述用于电荷存储的绝缘膜而与所述存储栅电极的第二侧面邻近的位置处，形成控制栅电极，所述控制栅电极具有与所述存储栅电极的第二侧面相对的第三侧面，和沿所述半导体衬底的主表面与所述第三侧面相对地定位的第四侧面，
其中在形成所述第一半导体区域的步骤(d)中，以与所述第二栅电极的第四侧面自对准的方式，在所述半导体衬底的主表面中形成第三半导体区域，
其中在形成所述第一侧壁和所述第一凹陷的步骤(f)中，在所述控制栅电极的第四侧面上形成第三侧壁，并且在所述第三半导体区域中，以与所述第三侧壁的侧面自对准的方式形成第二凹陷，所述第二凹陷比所述控制栅电极下方的所述半导体衬底的主表面低，
其中在形成所述第二半导体区域的步骤(g)中，以与所述第三侧壁的侧面自对准的方式，在所述半导体衬底的主表面中形成第四半导体区域，使得与所述第三半导体区域电耦合，
其中在形成所述第二侧壁的步骤(i)中，在所述第三侧壁的侧面上形成第四侧壁，使得覆盖所述第二凹陷的侧面，以及
其中在形成所述第一硅化层的步骤(j)中，以与所述第四侧壁的侧面自对准的方式，在所述第四半导体区域上方形成第二硅化层，
其中在通过所述第四侧壁而与所述第三半导体区域和所述第四半导体区域之间的接合端隔开的位置处，形成所述第一硅化层在控制栅电极侧上的端部分。
15.根据权利要求12的方法，其中所述第二侧壁的厚度在10纳米至80纳米的范围内。
16.根据权利要求12的方法，
其中所述第三绝缘膜和所述第四绝缘膜为氧化硅，所述用于非易失存储单元的电荷存储的绝缘膜为氮化硅。
17.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体衬底中形成p型的第一阱；
(b)在第一阱上方形成第一栅绝缘膜；
(c)在所述第一栅绝缘膜上方形成具有第一侧面和第二侧面的控制栅电极，所述第一侧面和所述第二侧面沿所述半导体衬底的主表面定位在相互相对侧上；
(d)在步骤(c)之后，在所述第一阱上方形成第二栅绝缘膜；
(e)在所述第二栅绝缘膜上方形成具有第三侧面和第四侧面的存储栅电极，所述第三侧面和所述第四侧面沿所述半导体衬底的主表面定位在相互相对侧上，所述存储栅电极的第三侧面位于通过所述第二栅绝缘膜而与所述控制栅电极的第一侧面邻近的位置处；
(f)在所述步骤(e)之后，在所述第一阱中，以与所述存储栅电极的第四侧面自对准的方式形成n型的第一半导体区域，并且以与所述控制栅电极的第二侧面自对准的方式形成n型的第二半导体区域；
(g)在步骤(f)之后，在所述半导体衬底的主表面上方淀积第一绝缘膜；
(h)蚀刻所述第一绝缘膜，使得所述第一绝缘膜的第一侧壁形成在所述存储栅电极的第四侧面上，以及所述第一绝缘膜的第二侧壁形成在所述控制栅电极的第二侧面上，并且进一步，蚀刻所述第一半导体区域，使得在所述第一半导体区域中，以与所述第一侧壁的侧面自对准的方式形成第一凹陷，所述第一凹陷比所述存储栅电极和所述控制栅电极下方的半导体衬底的主表面低，以及蚀刻所述第二半导体区域，使得在所述第二半导体区域中，以与所述第二侧壁的侧面自对准的方式形成第二凹陷，所述第二凹陷比所述存储栅电极和控制栅电极下方的半导体衬底的主表面低；
(i)在步骤(h)之后，在所述第一阱中，以与所述第一侧壁的侧面自对准的方式形成n型的第三半导体区域，使得与所述第一半导体区域电耦合，并在所述第一阱中，以与所述第二侧壁的侧面自对准的方式形成n型的第四半导体区域，使得与所述第二半导体区域电耦合；
(j)在步骤(i)之后，在所述半导体衬底的主表面上方淀积第二绝缘膜；
(k)各向异性干法蚀刻所述第二绝缘膜，使得在所述第一侧壁的侧面上形成所述第二绝缘膜的第三侧壁，以覆盖所述第一凹陷的侧表面，并且在所述第二侧壁的侧面上形成所述第二绝缘膜的第四侧壁，以覆盖所述第二凹陷的侧表面；以及
(l)在步骤(k)之后，在所述第三半导体区域上方，以与所述第三侧壁的侧面自对准的方式形成第一硅化层，并在所述第四半导体区域上方，以与所述第四侧壁的侧面自对准的方式形成第二硅化层，
其中形成所述第二栅绝缘膜的步骤(d)包括以下步骤：
(d1)在所述第一阱上方形成第三绝缘膜；
(d2)在所述第三绝缘膜上方形成用于电荷存储的第四绝缘膜；以及
(d3)在所述第四绝缘膜上方形成第五绝缘膜，
其中在所述步骤(a)之前还包括以下步骤：
在所述半导体衬底的主表面中形成沟；以及
在所述沟中掩埋用于隔离的绝缘膜，并且
其中所述步骤(k)包括以下步骤：
在所述半导体衬底的主表面中，在所述用于隔离的绝缘膜的上表面中与有源区域邻近的部分中形成的第三凹陷中，形成第五侧壁，使得覆盖从所述第三凹陷暴露的在所述沟的侧面上的所述半导体衬底的一部分。
18.根据权利要求17的方法，其中在所述步骤(k)中，形成覆盖所述半导体衬底的主表面上方的电阻值形成区域的绝缘膜图案。
19.根据权利要求17的方法，其中所述第三侧壁和所述第四侧壁的厚度在10纳米至80纳米的范围内。
20.根据权利要求17的方法，
其中所述第四绝缘膜为氮化硅膜。
21.根据权利要求17的方法，其中所述存储栅电极为侧壁形式。
22.根据权利要求17的方法，还包括以下步骤：
在所述第一栅绝缘膜上方形成具有第一侧面和第二侧面的第一栅电极；
在所述第一阱中，以与所述第一栅电极的第一侧面自对准的方式形成n型的第五半导体区域，并且以与所述第一栅电极的第二侧面自对准的方式形成n型的第六半导体区域；
蚀刻所述第一绝缘膜，使得所述第一绝缘膜的第五侧壁形成在所述第一栅电极的第一侧面上，以及所述第一绝缘膜的第六侧壁形成在所述第一栅电极的第二侧面上，并且进一步，蚀刻所述第五半导体区域，使得在所述第五半导体区域中，以与所述第五侧壁的侧面自对准的方式形成第三凹陷，所述第三凹陷比所述第一栅电极下方的半导体衬底的主表面低，以及蚀刻所述第六半导体区域，使得在所述第六半导体区域中，以与所述第六侧壁的侧面自对准的方式形成第四凹陷，所述第四凹陷比所述第一栅电极下方的半导体衬底的主表面低；
在所述第一阱中，以与所述第五侧壁的侧面自对准的方式形成n型的第七半导体区域，使得与所述第五半导体区域电耦合，并在所述第一阱中，以与所述第六侧壁的侧面自对准的方式形成n型的第八半导体区域，使得与所述第六半导体区域电耦合；
各向异性干法蚀刻所述第二绝缘膜，使得所述第二绝缘膜的第七侧壁形成在所述第五侧壁的侧面上，以覆盖所述第三凹陷的侧表面，并且所述第二绝缘膜的第八侧壁形成在所述第六侧壁的侧面上，以覆盖所述第四凹陷的侧表面；以及
在所述第七半导体区域上方，以与所述第七侧壁的侧面自对准的方式形成第三硅化层，并在所述第八半导体区域上方，以与所述第八侧壁的侧面自对准的方式形成第四硅化层。
23.根据权利要求22的方法，其中在蚀刻所述第二绝缘膜的步骤中，形成覆盖所述半导体衬底的主表面上方的电阻值形成区域的绝缘膜图案。
24.根据权利要求22的方法，在步骤(a)之前还包括以下步骤：
在所述半导体衬底的主表面中形成沟；以及
在所述沟中掩埋用于隔离的绝缘膜，并且
其中所述步骤(k)包括以下步骤：
在所述半导体衬底的主表面中，在所述用于隔离的绝缘膜的上表面中与有源区域邻近的部分中形成的第五凹陷中，形成第九侧壁，使得覆盖从所述第五凹陷暴露的、在所述沟的侧面上的所述半导体衬底的一部分。
25.根据权利要求22的方法，其中所述第七侧壁和所述第八侧壁的厚度在10纳米至80纳米的范围内。
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