CN100517721C - 非挥发存储器及其制造方法 - Google Patents

非挥发存储器及其制造方法 Download PDF

Info

Publication number
CN100517721C
CN100517721C CNB2005101096746A CN200510109674A CN100517721C CN 100517721 C CN100517721 C CN 100517721C CN B2005101096746 A CNB2005101096746 A CN B2005101096746A CN 200510109674 A CN200510109674 A CN 200510109674A CN 100517721 C CN100517721 C CN 100517721C
Authority
CN
China
Prior art keywords
grid
layer
floating
dielectric layer
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005101096746A
Other languages
English (en)
Other versions
CN1794458A (zh
Inventor
田喜锡
尹胜范
韩晶昱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1794458A publication Critical patent/CN1794458A/zh
Application granted granted Critical
Publication of CN100517721C publication Critical patent/CN100517721C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。

Description

非挥发存储器及其制造方法
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种非挥发存储器例如电子可擦除和可编程的只读存储器(EEPROM)及其制造方法。
背景技术
图1是示出常规EEPROM单元结构的截面图，该结构被引入以解决例如相邻存储元之间的干扰的问题，这些问题会导致相邻存储元的不期望的编程或擦除操作。
参照图1，常规EEPROM单元包括设置在基板10上的存储晶体管20和选择晶体管30。基板10包括公共源区50和漏区60。源区50包括包含n+型高浓度杂质区32和n-型低浓度杂质区36的双扩散结构。同样，漏区60包括包含n+型高浓度杂质区33和n-型低浓度杂质区37的双扩散结构。长度L1，或者源区50与漏区60之间的距离是常规EEPROM单元的宽度。
基板10还包括由n-型低浓度杂质区35组成的沟道区40。n+型高浓度杂质区31靠近沟道区40、在存储晶体管20下面设置。
存储晶体管20包括隧穿介质15、栅极介质17、浮置栅极21、栅极间绝缘层(inter-gate insulating layer)22、传感线23和设置在浮置栅极21、栅极间绝缘层22和传感线23侧壁上的分隔件18。
选择晶体管30包括通过栅极介质17与基板10绝缘的字线25。此外，分隔件18设置在字线25的侧壁上。长度L2是传感线23与字线25之间的距离。常规EEPROM单元用阻止附近单元的不期望的编程或擦除操作的字线25解决了干扰问题。这样，在常规EEPROM单元中，要求传感线23和字线25一起形成。
下表1示出了在充电、放电和读取操作时施加到常规EEPROM单元的电压。
表1
  操作状态   传感线23   字线25   源区50   漏区60   基板10
  充电(擦除)   15V   17V   悬置   0V   0V
  放电(编程)   0V   17V   悬置   15V   0V
  读取   1.8V   1.8V   0V   0.5V   0V
在充电或擦除操作期间，15V的电压施加到传感线23且17V的电压施加到字线25。源区50保持在悬置状态，而漏区60和基板10处在0V电势。从隧穿区40到浮置栅极21发生福勒-诺德汉(Fowler-Nordheim，F-N)隧穿，具有提高器件域值电压Vth的效果。
在器件放电或编程操作期间，0V的电压施加到传感线23且17V的电压施加到字线25。源区50保持在悬置状态，而漏区60具有施加于其上的15V电压，且基板10保持在0V。从浮置栅极21到隧穿区40发生F-N隧穿，具有降低器件域值电压Vth的效果。
在器件读取操作期间，通过对器件充电或放电状态的传感而读出器件的“1”或“0”状态。传感线23和字线25保持在约1.8V的读取电压，而漏区60保持在约0.5V。源区50和基板10约为0V。
上述常规EEPROM单元的缺点包括由于在充电和放电操作期间都会发生的F-N隧穿过程导致的相对慢的速度。此外，传感线23和字线25必须物理上分隔足够的量，这样常规EEPROM单元具有相对大的尺寸例如L1。此外，因为需要保证杂质区31和浮置栅极21之间足够的交叠容度(overlapmargin)，难以减小L1。结果，器件尺寸的进一步减小变得困难。
此外，由于半导体器件已经变得更加高度集成，现有技术的问题例如存储单元之间的穿通(punchthrough)或编程干扰变得更严重。当在编程操作或擦除操作中为了电子通过隧穿介质层的F-N隧穿而需要向结区施加高电压时更是如此。
本发明的实施例解决了常规技术的这些和其他缺点。
发明内容
本发明的实施例包括具有通过自对准工艺形成的擦除栅极的非挥发存储器单元，因此与用光刻工艺形成的常规EEPROM单元相比，减小了得到的单元的尺寸。
在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在基板上设置绝缘的浮置栅极。该浮置栅极与第一结区部分交叠。在该浮置栅极上设置绝缘的编程栅极(program gate)。该编程栅极具有弯曲的上表面。半导体器件还包括设置在基底上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区交叠。
附图说明
图1是示出常规EEPROM单元的截面图；
图2是示出根据本发明的一些实施例的EEPROM单元阵列的一些部件的平面图；
图3是示出图2中的EEPROM单元的其他部件的截面图；
图4A到4M是示出根据本发明的一些实施例制造图2和图3所示的EEPROM单元的制造方法的截面图；
图5是示出采用本发明的非挥发存储单元的一个示范性数据系统的示意图。
具体实施方式
在下面的描述中，描述了本发明的一些示范性实施例。这些示范性实施例目的不在于以任何方式进行限制，而是将包含在示范性实施例中的本发明的观点传达给本领域的技术人员。本领域的技术人员应该理解，可以在不脱离如所附的权利要求所述的本发明的范畴的情况下对示范性实施例进行各种改进。
图2是示出根据本发明的实施例的EEPROM单元阵列的一些部件的示意图。虽然图2示出的部件出于必要描绘在同一张纸上，但示出的部件不一定占据同样的水平面。
参照图2，示出了一对位线320。线A-A’沿位线320的长度方向分割位线320中的一条。线A-A’还分割矩形区域，该矩形区域限定了包括EEPROM单元310的区域。
漏区219设置在第一杂质区或源区215的任一侧，设置源区使得源区215的纵向关于位线320的纵向正交。换句话说，源区215关于位线320正交设置。由随机点区域表示的隔离区340限定了有源区330。
擦除栅极218和编程栅极210可以沿与源区215相同的方向纵向延伸。此外，设置由具有均匀间隔的圆的区域表示的浮置栅极214，使得它们被擦除栅极218交叠并被编程栅极210部分交叠。然而，如图3所示，浮置栅极214不必要与擦除栅极218交叠。
图3是示出图2所示的EEPROM单元的其他部件的截面图。图3是沿图2的A-A’线所取的截面图。
参照图3，漏区219和源区215采用常规技术例如离子注入形成在例如硅基板、绝缘硅(silicon on insulator，SOI)、GaAs基板、SiGe基板或玻璃基板的基板201上。位线320通过形成在层间介质层350上的接触孔接触漏区219。浮置栅极214被栅极介质层202与基板201分离，且编程栅极210被连接介质层209与浮置栅极分离。浮置栅极214包括朝着擦除栅极218向上突出的尖端214’，但是被隧穿介质层216与擦除栅极218分离。由于电场集中于尖端214’，在擦除操作中即使采用低电压也可能发生F-N隧穿过程，下面将进一步解释。
介电侧壁208设置在每个编程栅极210与每个擦除栅极218之间。
漏区219的中心之间的距离L跨过两个EEPROM单元的长度，每个单元包括编程栅极210、浮置栅极214和擦除栅极218。如图3所示，介电材料213设置在相邻单元310之间。介电侧壁208、编程栅极210和擦除栅极218具有弯曲的上表面。即，介电侧壁208、编程栅极210和擦除栅极218的一个表面可以从基本上垂直方向到接近水平或基本上水平方向平滑前进。
图4A到4M示出了根据本发明的一些实施例制造如图2和3所示的EEPROM单元的方法的截面图。图4A到4M具有与图3相同的截取方式，即，它们是沿图2的线A-A’所取的截面图。
参照图4A，栅极介质层202形成在基板201上。栅极介质层202可以由具有约50到150埃厚度的热氧化物形成。作为选择，其他介电材料例如高k的介电材料可以用于形成栅极介质层202。
接着，浮置栅极层203设置在栅极介质层202上直到约500到1500埃厚度。优选地，浮置栅极层203暴露多晶硅。
随后，介质层(未示出)淀积在浮置栅极层203上直到厚约2000到4000埃。优选地，介质层包括氮化物。然后，介质层被构图以形成暴露出一部分浮置栅极层203的介质层图案204。
参照图4B，热氧化层205通过热氧化工艺形成(生长)在暴露的浮置栅极层203上。优选地，热氧化层205具有约500到1500埃的厚度。如图4B所示，热氧化层205的厚度倾向于朝着位于靠近介质层图案204的区域中的点逐渐变小。
参照图4C，热氧化层205被除去，优选通过湿法刻蚀工艺，产生浮置栅极层203的上表面，该表面在靠近介质层图案204的区域206中向上弯曲。换句话说，热氧化层205被除去以形成浮置栅极层203靠近介质层图案204的基本上圆形的区域206。
参照图4D，由于浮置栅极层203在区域206中的上表面可能具有会导致电荷损失的表面缺陷，所以可以在区域206上形成任意的热氧化层207。换句话说，任意的热氧化层形成在浮置栅极层203的圆形区域。优选地，热氧化层207的厚度是约50到150埃。接着，介电侧壁208形成在热氧化层207上，并与介质层图案204的侧壁接触。介电侧壁208可以通过使用化学气相淀积(CVD)工艺淀积介电材料而形成，或者通过在高温例如约850℃或以上进行热氧化工艺而产生高温氧化物(HTO)。然后，介电材料可以被各向异性蚀刻或回蚀(etch back)以产生具有从基本上垂直方向到基本上水平方向平滑弯曲的表面的介电侧壁208。优选地，介电侧壁208的横向或面对面厚度约为500到1500埃。介电侧壁208用作随后工艺中形成的编程栅极与擦除栅极之间的隔离层。
参照图4E，连接介质层209形成在浮置栅极层203暴露的表面上。优选地，连接介质层可以形成为与热氧化层207约相同的厚度。连接介质层209可以通过热氧化工艺、通过使用HTO的CVD工艺，或者通过热氧化工艺和使用中等温度氧化物(MTO)的CVD工艺的结合而形成，其中中等温度在约750℃到约850℃范围。接着，编程栅极210形成为约1500到3000埃厚度。优选地，编程栅极210通过在介电侧壁208之间的区域采用例如CVD工艺淀积多晶硅而产生。然后该多晶硅被各向异性蚀刻或回蚀以产生编程栅极210，该编程栅极210在其上部具有从基本上垂直方向到倾斜方向弯曲的表面。
参照图4F，采用湿法刻蚀工艺或干法刻蚀工艺除去连接介质层209和浮置栅极层203的一部分，直到暴露出栅极介质层202。同时，编程栅极210在此时被蚀刻额外的量，以与图4E所示的相比，进一步减小编程栅极210的高度。该蚀刻产生了沟槽区211。然后，可以形成任意热氧化层212以保护编程栅极210暴露的表面。优选地，热氧化层212的厚度约为50到150埃。
参照图4G，在沟槽区211中进行离子注入工艺，优选采用例如砷或磷杂质，以例如约1×1015ions/cm2的剂量。该工艺导致了杂质区例如在基板201内的公共源区215。该公共源区215可以在随后的热处理工艺中被延展，并至少与一部分浮置栅极214交叠。同时，编程栅极210也可以在此时掺杂杂质。公共源区215的外部可以设置为直接在一部分浮置栅极层203的下面。可选择地，公共源区215可以包括晕区(halo region)(未示出)，该晕区可能有助于阻止相邻存储单元之间的穿通或者在写操作过程中从漏区219向公共源区215产生电子。
参照图4H，淀积介质材料213以填充沟槽区211并覆盖介质层图案204的上表面。介电材料213优选采用CVD工艺淀积为约5000埃到10000埃厚度。介电材料213可以包括氧化物。接着，在介电材料213上进行化学-机械抛光(chemical-mechanical polishing，CMP)工艺直到暴露出介质层图案204的上表面。
参照图4I，除去介质层图案204以暴露一部分浮置栅极层203。当介质层图案204由氮化物形成时，优选采用磷酸作刻蚀剂。
接着，参照图4J，浮置栅极层203的暴露部分被蚀刻，采用图4I所示的结构作为蚀刻掩模。优选地，采用各向异性干法刻蚀除去浮置栅极层203的暴露部分。该工艺从浮置栅极层203的剩余部分产生浮置栅极214。在该蚀刻之后，一部分栅极介质层202保持不被浮置栅极214覆盖。接着，栅极介质层202的这些部分被除去。任意地，在该工艺中，一部分连接介质层209也被除去。结果，浮置栅极214的尖端214’被暴露。
参照图4K，在浮置栅极214的尖端214’上以及在一部分暴露的半导体基板201上形成隧穿介质层216a。可以采用热氧化工艺形成隧穿介质层216a，且该层具有约50到150埃的厚度。
参照图4L，形成另外的隧穿介质层例如氧化层216b以覆盖图4K所示的包括介质层216a的所得结构。氧化层216b可以采用CVD工艺形成。氧化层216b的额外的厚度提高了介质层216a的特性。比较图3到图4L，很明显图3中的隧穿介质层216可以由图4L中的介质层216a和氧化层216b组成。而且，氧化层216b可以由在本发明的精神和范畴之内的、氧化物以外的其他合适的介电材料形成。
参照图4M，在图4L所得结构上淀积擦除栅极层(未示出)。优选地，擦除栅极层包括淀积为约1500到约3000埃厚度的多晶硅。然后采用各向异性蚀刻工艺或回蚀来蚀刻擦除栅极层以产生擦除栅极218。擦除栅极218也可以被称为控制栅极。如图4M所示，擦除栅极218可以具有与编程栅极210和介电侧壁208相似的弯曲的表面。这样，擦除栅极218与介电侧壁208和浮置栅极214的形状自对准形成，而不采用光刻工艺。这样，与现有技术相比，可以充分减小器件尺寸，可能约减小三分之二。利用擦除栅极218，在编程或读取操作中，数据可以通过位线320输入到存储单元310，或者存储在数据单元310中的数据可以被输出到位线320。
在此工艺之后，进行离子注入工艺以产生漏区219，其中一部分漏区直接设置在一部分擦除栅极218下面。
向回参照图3，在形成漏区218之后，在图4M所示的结构上淀积层间介质层350，并在层间介质层中形成接触孔以暴露漏区219。随后，形成位线320以通过层间绝缘层350中的接触孔而接触漏区219。
如图3所示，从浮置栅极214的底部到擦除栅极218的顶部的垂直距离d1大于从浮置栅极214的底部到编程栅极210的顶部的垂直距离d2。
隧穿介质层216的厚度也大于连接介质层209的厚度。
本发明能以许多方式实施。随后的是本发明的一些实施例的示范性的、非限制性的描述。
根据本发明的一些实施例，如图3所示，半导体器件包括具有第一结区215和第二结区219的半导体基板201。该器件还包括设置在该基板201上的绝缘的浮置栅极214，该浮置栅极214至少与第一结区215部分交叠；设置在浮置栅极214上的绝缘的编程栅极210，该编程栅极210具有弯曲的上表面；和设置在基板201上并靠近浮置栅极214的绝缘的擦除栅极218，该擦除栅极与第二结区219部分交叠。
根据一些实施例，擦除栅极218具有弯曲的上表面。
根据一些实施例，绝缘的编程栅极210具有回蚀分隔件形状。
根据一些实施例，绝缘的擦除栅极218具有回蚀分隔件形状。
根据一些实施例，浮置栅极214具有紧贴擦除栅极218的突出的外边或尖端214’。
根据一些实施例，连接介质层209插入浮置栅极214与编程栅极210之间，且隧穿介质层216插入在浮置栅极214与擦除栅极218之间。隧穿介质层216厚于连接介质层209。
根据一些实施例，编程栅极210的基本上垂直的表面与浮置栅极214基本上垂直的表面对准或基本上平行。
根据一些实施例，在擦除栅极218和编程栅极210之间设置介质侧壁208。介质侧壁可以厚于连接介质层209。优选地，介质侧壁为约500到1500埃。
根据一些实施例，擦除电极218的上部高于编程栅极210的上部延伸。
在本段下面的表2示出了施加到图3的EEPROM单元用于不同器件模式的典型操作电源水平。
表2
  擦除栅极218   编程栅极210   公共源区215   漏区219
  写(充电)   V<sub>th</sub>   5～10V   3～6V   0V
  擦除(放电)   10～13V   0V   0V   0V
  读   1～2V   1～2V   0V   0.4～1V
如表2所示，在写(充电)操作期间，例如1.5V的电压Vth可以施加到擦除栅极218。可以向编程栅极210施加直到约10V的电压。因此，从漏区219产生的热电子朝公共源区215移动，并在穿过栅极介质曾202之后聚集在浮置栅极214。
由于在浮置栅极214与擦除栅极218之间的隧穿介质层216厚于浮置栅极214与编程栅极210之间的连接介质层209，在编程栅极210与浮置栅极214之间的电场大于擦除栅极218与浮置栅极214之间的电场。在擦除栅极218给浮置栅极214以擦除栅极电压时，浮置栅极214的电压可以同时被减小。
在擦除(放电)操作期间，约10到13V的电压施加到擦除栅极218，且编程栅极210、源区215和漏区219都处在大约0V。结果，在擦除操作期间，聚集在浮置栅极214中的电子可以被由施加在擦除栅极218中的例如10-13V的高电压而引起的F-N隧穿过程而通过隧穿介质层216释放到擦除栅极218。具体地，如果在浮置栅极214与擦除栅极218之间的容量耦合率(capacitive coupling ratio)低，相对低的电压被引入浮置栅极214使得聚集在浮置栅极214中的电子能被更有效地通过隧穿介质层216被F-N隧穿过程释放。类似地，在写操作过程中，如果编程栅极210和浮置栅极214之间的电容连接率更高，相对高的电压被引入浮置栅极214使得电子能通过栅极介质层202被更有效地注入到浮置栅极214。基于这些原因，在写操作期间，期望更高的连接率，且在擦除期间，期望更低的连接率。根据本发明的一个方面，即使当例如10-13V的高电压施加到擦除栅极218，由于设置在浮置栅极214上处于0V电势的编程栅极210减小了擦除栅极218与于浮置栅极214之间的连接效应，连接率仍然可以相对较低。因此，即使与现有技术相比具有相对低的电压，擦除操作仍然可以成功进行。
在读取操作期间，约1到约2V的电压施加到擦除栅极218和编程栅极210。源区215具有约0V的电压，且漏区219具有约0.4到1V的电压。
同样，根据本发明的实施例，施加到结区的例如3-6V的电压和从编程栅极210施加的例如5-10V的电压导致浮置栅极210的连接。这样，可以在与现有技术相比显著低的电压下进行写操作，因为浮置栅极214的连接不需要单独依赖于施加到结区的例如15V的高电压。换句话说，由于编程栅极210设置在浮置栅极214上，连接率在写操作期间可以较高。因此，公共源区215不需要与浮置栅极214在很大程度上交叠，且可以阻止存储单元之间的穿通。
如图5所示，本发明的实施例可以用于各种电子系统，例如示出的存储模块或智能卡。除了根据本发明的实施例的非挥发存储单元以外，智能卡包括例如用于加密和/或解密的安全控制、包括芯片操作系统(COS)的M-ROM和基本输入输出控制(BIOS)、用于临时存储的SRAM和用于芯片或数据控制的中央处理单元(CPU)。
总之，根据本发明的一个方面，由于擦除栅极218可以通过与浮置栅极214和/或编程栅极210自对准而形成，与现有技术相比，器件尺寸可以显著减小，且操作容度可以显著增加。同时，根据本发明的另一方面，由于不存在需要与传感线物理分离足够量的单独的字线，器件尺寸可以显著减小。此外，根据本发明的再一方面，施加到结区的电压和从编程栅极210施加的电压会导致浮置栅极210的连接。这样，可以在与现有技术相比很低的电压下进行充电或放电操作。换句话说，对于本发明的实施例，不需要向结区或擦除栅极218施加现有技术所需要的高电压，在高电压施加到结区时会引起存储单元之间的穿通或干扰。结果，即使当L即公共源区215与漏区219之间的距离减小时，也可以有效阻止现有技术的问题例如存储单元之间的穿通。这样，器件尺寸可以进一步减小而不存在编程干扰或穿通问题。
应该理解，本说明书通篇的参考术语“一个实施例”意为结合该实施例所描述的具体特点、结构或特征包括在本发明的至少一个实施例中。因此，应该强调并理解，在本说明书的各部分中的两个或更多的参考术语“一个实施例”不是都指的同样的实施例。此外，在本发明的一个或多个实施例中，具体特点、结构或特征可以结合。
类似地，应该理解，在本发明实施例的上述描述中，本发明的各种特点有时组合在一个实施例中，以精简用于帮助理解各个发明方面中的一个或多个的本发明的图或描述。然而，本公开的这种方法不应该被理解为本发明要求比每个明确表述的权利要求更多的特点。而是如同所附的权利要求所反映的，发明方面少于上述单个实施例的所有特点。这样，在详细描述后的权利要求结合进本详细描述中，而每个权利要求保持为本发明的单独部分。
在几个优选实施例中描述并示出了本发明的原理，应该理解这些实施例可以在不脱离这些原理的范围内被改进。我们要求所有在所附权利要求的精神和范围内的修改的权利。

Claims (51)

1、一种半导体器件，包括：
半导体基板，具有第一结区和第二结区；
绝缘的浮置栅极，设置在所述基板上，所述浮置栅极部分交叠所述第一结区；
绝缘的编程栅极，设置在所述浮置栅极上，该编程栅极具有弯曲的上表面；和
绝缘的擦除栅极，设置在所述基板并邻近浮置栅极，该擦除栅极部分交叠所述第二结区。
2、如权利要求1所述的器件，其中所述绝缘的擦除栅极具有弯曲的上表面。
3、如权利要求1所述的器件，其中所述绝缘的编程栅极具有回蚀的分隔件形状。
4、如权利要求1所述的器件，其中所述绝缘的擦除栅极具有回蚀的分隔件形状。
5、如权利要求1所述的器件，其中所述浮置栅极具有靠近擦除栅极突起的外边。
6、如权利要求1所述的器件，其中所述编程栅极包括与浮置栅极垂直的表面对准的垂直的表面。
7、如权利要求1所述的器件，还包括：
连接介质层，设置在浮置栅极与编程栅极之间；和
隧穿介质层，设置在浮置栅极与擦除栅极之间，所述隧穿介质层厚于连接介质层。
8、如权利要求7所述器件，其中所述连接介质层形成为50到200埃厚度。
9、如权利要求1所述的器件，还包括：
介质侧壁，设置在擦除栅极与编程栅极之间，介质侧壁厚于连接介质层。
10、如权利要求9所述的器件，其中所述介质侧壁厚度为500到1500埃。
11、如权利要求1所述的器件，其中所述擦除栅极的上部高于编程栅极的上部延伸。
12、一种制造半导体器件的方法，包括：
在基板上形成栅极介质层；
在所述栅极介质层上形成浮置栅极层；
在所述浮置栅极层上形成介质层图案，该介质层图案暴露浮置栅极层的一区域；
在所述浮置栅极层暴露的区域上形成第一热氧化层；
从浮置栅极层除去第一热氧化层；
在所述介质层图案的侧壁上形成介质侧壁；
在浮置栅极层暴露的区域形成连接介质层；
形成与连接介质层和介质侧壁接触的编程栅极；
部分除去连接介质层和浮置栅极层直到暴露出一部分栅极介质层，从而形成穿过连接介质层和浮置栅极层延伸的沟槽区。
13、如权利要求12所述的方法，其中形成栅极介质层包括形成厚50到150埃的热氧化层。
14、如权利要求12所述的方法，其中形成浮置栅极层包括淀积厚500到1500埃的多晶硅层。
15、如权利要求12所述的方法，其中形成介质层图案包括在浮置栅极层上形成另一介质层并构图该介质层。
16、如权利要求15所述的方法，其中形成另一介质层包括淀积厚2000到4000埃的氮化物层。
17、如权利要求12所述的方法，还包括在其上形成介质侧壁之前，在浮置栅极层上形成另一热氧化物层。
18、如权利要求17所述的方法，其中该另一热氧化物层形成厚50到150埃。
19、如权利要求12所述的方法，其中形成热氧化物层包括形成厚500到1500埃的热氧化物层。
20、如权利要求12所述的方法，其中除去第一热氧化物层包括湿法刻蚀。
21、如权利要求12所述的方法，其中除去第一热氧化物层包括靠近介质层图案的侧壁形成浮置栅极层的圆形的区域。
22、如权利要求12所述的方法，其中形成介质侧壁包括：
淀积高温氧化物：和
各向异性地蚀刻该高温氧化物。
23、如权利要求22所述的方法，其中所述介质侧壁厚500到1500埃。
24.如权利要求12所述的方法，其中形成编程栅极包括：
在连接介质层上淀积多晶硅；和
不采用光刻工艺而各向异性地蚀刻淀积的多晶硅。
25、如权利要求24所述的方法，其中所述多晶硅淀积为厚1500到3000埃。
26、如权利要求12所述的方法，还包括在部分除去连接介质层的同时除去编程栅极的上部。
27、如权利要求26所述的方法，还包括覆盖编程栅极暴露的表面的另外的热氧化物层。
28、如权利要求27所述的方法，其中所述另外的热氧化物层的厚度为50到150埃。
29、如权利要求12所述的方法，其中形成连接介质层包括使用从包括热氧化工艺、高温氧化CVD工艺以及热氧化工艺和中等温度氧化CVD工艺的组合的组中选择的一种。
30、如权利要求12所述的方法，还包括：
在沟槽区中进行离子注入以在基板中形成源区；
淀积介质材料以填充沟槽区并覆盖介质层图案；
平面化该介质材料直到暴露出介质层图案；和
除去介质层图案以暴露出浮置栅极层的一区域。
31、如权利要求30所述的方法，其中离子注入包括离子注入1015离子/cm2剂量的杂质。
32、如权利要求30所述的方法，其中淀积介质材料包括用CVD工艺淀积厚5000到10000埃的氧化物。
33、如权利要求30所述的方法，其中除去介质层图案包括用磷酸湿法刻蚀介质层图案。
34、如权利要求30所述的方法，还包括：
通过采用介质材料和介质侧壁作为掩模，不采用光刻工艺蚀刻浮置栅极层以形成浮置栅极。
35、如权利要求34所述的方法，其中蚀刻浮置栅极层包括各向异性干法刻蚀。
36、如权利要求34所述的方法，还包括：
除去在浮置栅极上的一部分连接介质层和在浮置栅极下的一部分栅极介质层，以暴露浮置栅极的尖端；
在浮置栅极的尖端和浮置栅极的侧壁上形成隧穿介质层。
37、如权利要求36所述的方法，其中形成隧穿介质层包括形成厚为50到150埃的热氧化层。
38、如权利要求36所述的方法，还包括：
在隧穿介质层上形成额外的隧穿介质层。
39、如权利要求38所述的方法，其中形成额外的隧穿介质层包括采用CVD工艺。
40、如权利要求36所述的方法，还包括：
在所述基板上形成擦除栅极层；
蚀刻所述擦除栅极层以形成具有弯曲的上表面的擦除栅极；和
在擦除栅极层下注入离子以形成漏区。
41、如权利要求40所述的方法，其中形成擦除栅极层包括淀积厚为1500到3000埃的多晶硅层。
42、如权利要求40所述的方法，其中蚀刻擦除栅极层包括不采用光刻工艺的各向异性干法刻蚀。
43、如权利要求40所述的方法，其中所述编程栅极包括与浮置栅极的垂直的表面对准的垂直的表面。
44、如权利要求40所述的方法，其中擦除栅极的上部高于编程栅极的上部延伸。
45、通过权利要求40所述的方法形成的半导体器件。
46、一种制造半导体器件的方法，包括：
形成具有第一结区和第二结区的半导体基板；
在所述基板上形成绝缘的浮置栅极，该浮置栅极至少与第一结区部分交叠；
形成设置在所述浮置栅极上的绝缘的编程栅极，该编程栅极具有弯曲的上表面；和
形成设置在所述基板上并靠近所述浮置栅极的绝缘的擦除栅极，该擦除栅极部分地交叠第二结区。
47、如权利要求46所述的方法，其中形成绝缘的擦除栅极包括形成具有弯曲的上表面的绝缘的擦除栅极。
48、一种电子系统，包括：
非挥发存储器，包括：
半导体基板，具有第一结区和第二结区；
绝缘的浮置栅极，设置在所述基板上，该浮置栅极至少与所述第一结区部分交叠；
绝缘的编程栅极，设置在所述浮置栅极上，该编程栅极具有弯曲的上表面；和
绝缘的擦除栅极，设置在所述半导体基板上，并靠近所述浮置栅极，该擦除栅极部分交叠所述第二结区；和
中央处理单元，与所述非挥发存储器电通信。
49、如权利要求48所述的系统，还包括：
安全控制器。
50、如权利要求49所述的系统，还包括SRAM。
51、如权利要求50所述的系统，还包括M-ROM。
CNB2005101096746A 2004-09-22 2005-09-19 非挥发存储器及其制造方法 Expired - Fee Related CN100517721C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR75907/04 2004-09-22
KR1020040075907A KR100621553B1 (ko) 2004-09-22 2004-09-22 비휘발성 메모리 소자 및 그 제조방법
US11/187,424 2005-07-21

Publications (2)

Publication Number Publication Date
CN1794458A CN1794458A (zh) 2006-06-28
CN100517721C true CN100517721C (zh) 2009-07-22

Family

ID=36073797

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101096746A Expired - Fee Related CN100517721C (zh) 2004-09-22 2005-09-19 非挥发存储器及其制造方法

Country Status (3)

Country Link
US (1) US7271061B2 (zh)
KR (1) KR100621553B1 (zh)
CN (1) CN100517721C (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN101777521B (zh) * 2010-01-28 2013-09-25 上海宏力半导体制造有限公司 共享字线的分栅式闪存制造方法
CN102117814B (zh) * 2011-01-17 2015-08-26 上海华虹宏力半导体制造有限公司 分栅闪存单元及其制作方法
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
CN102956643A (zh) 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
US20140244513A1 (en) * 2013-02-22 2014-08-28 Miguel Ballesteros Data protection in near field communications (nfc) transactions
US9876086B2 (en) 2013-12-13 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device with floating gate having a tip corner
US9450057B2 (en) 2014-02-18 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate cells for embedded flash memory
US9484351B2 (en) 2014-02-18 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory device and method of fabricating the same
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
CN106972019B (zh) * 2016-01-12 2020-03-24 上海格易电子有限公司 一种闪存及其制作方法
US10971629B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned unsymmetrical gate (SAUG) FinFET and methods of forming the same
CN111384056B (zh) * 2018-12-29 2023-02-24 合肥晶合集成电路股份有限公司 非易失性存储器及其形成方法
CN110148432B (zh) * 2019-05-23 2020-11-13 上海华虹宏力半导体制造有限公司 Nord存储阵列及其制造方法、存储器
CN112750790B (zh) * 2021-01-22 2023-11-21 上海华虹宏力半导体制造有限公司 闪存存储器及其制造方法
CN115083912A (zh) 2021-03-11 2022-09-20 硅存储技术股份有限公司 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
JP2024511318A (ja) * 2021-03-11 2024-03-13 シリコン ストーリッジ テクノロージー インコーポレイテッド 改善した制御ゲートの容量結合を備えたスプリットゲート型フラッシュメモリセル及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006094B1 (ko) * 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
KR0152496B1 (ko) * 1992-10-30 1998-10-01 윌리암 티. 엘리스 이이피롬 셀, 집적회로 이이피롬 이중 게이트 전계효과 트랜지스터 형성 방법 및 이이피롬 메모리 어레이 형성 방법
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6329685B1 (en) * 1999-09-22 2001-12-11 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby
KR20010060548A (ko) * 1999-12-27 2001-07-07 박종섭 플래쉬 이이피롬 셀 및 그 제조 방법
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6420233B1 (en) * 2001-01-19 2002-07-16 Taiwan Semiconductor Manufacturing Company, Ltd Split gate field effect transistor (FET) device employing non-linear polysilicon floating gate electrode dopant profile
US6635533B1 (en) * 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
KR100645063B1 (ko) * 2005-03-14 2006-11-10 삼성전자주식회사 비휘발성 기억장치 및 그 제조방법

Also Published As

Publication number Publication date
CN1794458A (zh) 2006-06-28
US20060062069A1 (en) 2006-03-23
KR20060027080A (ko) 2006-03-27
KR100621553B1 (ko) 2006-09-19
US7271061B2 (en) 2007-09-18

Similar Documents

Publication Publication Date Title
CN100517721C (zh) 非挥发存储器及其制造方法
US6906379B2 (en) Semiconductor memory array of floating gate memory cells with buried floating gate
CN100565929C (zh) 非挥发存储器及其制造方法
US6756633B2 (en) Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
US7208376B2 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate and pointed channel region
US7315056B2 (en) Semiconductor memory array of floating gate memory cells with program/erase and select gates
US7256448B2 (en) Split gate type nonvolatile semiconductor memory device, and method of fabricating the same
US7315057B2 (en) Split gate non-volatile memory devices and methods of forming same
US7723774B2 (en) Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture
US7074672B2 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
CN101051641B (zh) 半导体器件及其制造方法
US20040253787A1 (en) Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
US8138524B2 (en) Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US20030227048A1 (en) Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
CN110265076A (zh) 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
US20050237807A1 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
JP2006093707A (ja) 半導体素子及びその製造方法
CN103794609B (zh) 非挥发性内存单元及非挥发性内存矩阵
TW201941409A (zh) 於基材溝中具有浮閘之雙位元非揮發性記憶體單元
JP4845110B2 (ja) スプリットゲート型不揮発性メモリとその製造方法
JPH031574A (ja) 不揮発性半導体記憶装置およびその製造方法
CN101714560A (zh) Eeprom以及用于制造eeprom的方法
CN114335186A (zh) 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
JP3558580B2 (ja) セルアレイ、その動作方法及びその製造方法
JP2005260235A (ja) トレンチ内に独立制御可能な制御ゲートを有する埋込ビット線型不揮発性浮遊ゲートメモリセル、そのアレイ、及び製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090722

Termination date: 20140919

EXPY Termination of patent right or utility model