CN101714560A - Eeprom以及用于制造eeprom的方法 - Google Patents

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Abstract

本发明公开了一种电可擦可编程只读存储器(EEPROM)及其制造方法。该EEPROM包括：隧道区，形成在半导体衬底中；控制栅极区，形成在半导体衬底中并通过器件隔离层与隧道区分开；隧道氧化层，形成在半导体衬底的沟槽中，该沟槽位于隧道区和控制栅极区之间；以及多晶硅层，形成在隧道氧化层上。

Description

EEPROM以及用于制造EEPROM的方法
本申请要求于2008年10月6日提交的韩国专利申请第10-2008-0097656号的优先权，将其全部内容结合于此作为参考。
技术领域
本发明涉及半导体器件，并且更具体地，涉及一种电可擦可编程只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)以及用于制造该EEPROM的方法。
背景技术
作为非易失性存储器的种类，存在例如单层多晶(single-poly)电可擦可编程只读存储器，其具有作为栅极的单个多晶硅层；叠层栅(stack gate)(EEPROM隧道氧化物(ETOX))，其具有一个竖直堆叠在另一个之上的两个多晶硅层；位于单层多晶EEPROM和叠层栅中间的双层多晶(dual-poly)EEPROM；以及分裂栅(splitgate)。
通常，尽管叠层栅具有最小的单元尺寸和复杂的电路，以及因此适合于高密度或高性能的应用，但是将叠层栅引入(recommending)低密度应用是不合适的。EEPROM主要用于低密度应用。例如，可以通过在逻辑工艺(logic process)中大约增加两个掩膜工艺来制造单层多晶EEPROM。
在下文中，将描述一般的EEPROM。
图1是示出了一般的EEPROM单元的平面图。
图1所示的一般的EEPROM单元通过使用Fowler-Nordheim(F-N)隧穿方法(tunneling method)来执行编程操作和擦除操作。
将在以下本发明的详细描述中详细地描述图1所示的隧道区(穿隧区)50、读取晶体管区52和控制栅极区54。
各个区50、52和54包括有源区20A、20B和20C以及阱(well)10A、30和10B。图案化的多晶硅层40置于全部区50、52和54。
在图1所示的EEPROM单元中，假定使用N-金属氧化物半导体(N-MOS)，阱10A和10B都是N型，而只有阱30是P型。在这种情况下，需要使EEPROM单元与P型半导体衬底(未示出)隔离。
同时，为了执行编程和擦除操作，通过使用隧道区50的电容A与控制栅极区54的电容B之间的耦合率(coupling ratio)，在隧道区50中发生电子的隧穿。
为了适当提高在编程和擦除操作过程中两个电容A和B之间的耦合率，应该增大控制栅极区54的面积以增大控制栅极区54中的有源区20C与图案化的多晶硅层40之间的重叠面积。这可能会增大单元的整体尺寸。
总之，数十比特的EEPROM单元可以显示出增大的单元面积，并因此劣化单元密度。
尽管可以建议制造双层多晶EEPROM单元以便实现增强的单元密度，但这可能需要用于控制栅极区的电容的独立的介电层形成过程或独立的控制栅极形成过程，导致EEPROM单元的复杂制造。
发明内容
因此，本发明涉及一种EEPROM以及用于制造该EEPROM的方法，其基本上避免了由相关技术的局限性和缺点引起的一个或多个问题。
本发明的一个目的是提供一种电可擦可编程只读存储器(EEPROM)以及用于制造该EEPROM的方法，其可在不增大单元面积的情况下保证高单元密度。
本发明的另外的优点、目的和特征将部分地在随后的描述中阐述，并且对于本领域的普通技术人员来说通过随后的试验将部分地变得显而易见或者可以从本发明的实践获知。通过特别是在书面说明及其权利要求以及所附附图中指出的结构，可以了解和获知本发明的这些目的和其他优点。
为了实现这些目的和其他优点以及根据本发明的目的，如在本文中所体现和概括描述的，一种电可擦可编程只读存储器(EEPROM)包括：隧道区(tunneling region)，形成在半导体衬底中；控制栅极区，形成在半导体衬底中并通过器件隔离层与隧道区分开；隧道氧化层(tunnel oxide layer)，形成在半导体衬底的沟槽中，该沟槽位于隧道区和控制栅极区之间；以及多晶硅层，形成在隧道氧化层上。
可以理解的是，本发明的上述总体描述和以下的详细描述都是示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解释。
附图说明
包括以提供对本发明的进一步理解并且被并入且构成本申请的一部分的附图、本发明的示例性实施方式以及说明书用来解释本发明的原理。在附图中：
图1是一般的EEPROM单元的平面图；
图2是示出了一般的EEPROM单元的制造过程的截面图；
图3是根据本发明第一实施方式的EEPROM单元的平面图；
图4A至图4D是示出了根据本发明第一实施方式的EEPROM单元的顺序制造过程的截面图；
图5是根据本发明第二实施方式的EEPROM单元的平面图；以及
图6A至6D是示出了根据本发明第二实施方式的EEPROM单元的顺序制造过程的截面图；
具体实施方式
现在，将详细地参照本发明的优选实施方式，附图中示出了其实施例。在所有可能的地方，在整个附图中相同的参考标号用来指相同或相似的部件。应理解的是，实施方式的结构和操作将仅通过实例的方式进行描述，因此本发明的技术范围并不限于该实施方式。
在下文中，将参照附图来描述根据本发明第一实施方式的半导体存储器件及其制造方法。特别地，在以下的描述中，作为半导体存储器件的实例，描述了EEPROM单元描述。
图3是根据本发明的EEPROM单元的平面图，并且图4A至图4D是示出了根据本发明的EEPROM单元的顺序制造过程的截面图。特别地，图4D是沿图3的线Z-Z’截取的截面图。
在描述本发明之前，将在下文中参照图3简要地描述EEPROM单元中涉及的隧道区、读取晶体管区和控制栅极区。
Fowler-Nordheim(FN)隧穿操作发生在隧道区200的有源区和浮置多晶硅(floating poly)(或图案化多晶硅层)250相互重叠的重叠区中。
此处，假定隧道区200的有源区和浮置多晶硅250相互重叠的重叠区的电容称为“C”，并且控制栅极区260的有源区和浮置多晶硅250相互重叠的重叠区的电容称为“D”。
在这种情况下，如果电容D大于电容C，则优选耦合率被增加。
并且，假定施加至隧道区200的电压被称为“V1”，并且施加至控制栅极区260的电压被称为“V2”，则编程和擦除操作如下。
首先，在编程操作过程中，将零电压V1施加至隧道区200，并且将正电压V2施加至控制栅极区260。在这种情况下，通过FN隧穿操作电子被注入到浮置多晶硅250中。
读取晶体管区240的阈值电压基于浮置多晶硅250的电荷量的变化而上升。
接着，在擦除操作过程中，将正电压V1施加至隧道区200，并且将零电压V2施加至控制栅极区260。
在这种情况下，通过FN隧穿操作电子从浮置多晶硅250中排出。
读取晶体管区240的阈值电压基于浮置多晶硅250的电荷量的变化而下降。
因此，读取晶体管区240可以基于阈值电压的变化而识别出隧道区200是否经历编程操作或擦除操作。
参照图3和图4D，浮置多晶硅250形成在全部隧道区200、读取晶体管区240和控制栅极区260。
由于浮置多晶硅250由沟槽型形成，因此隧道区的电容“C”和控制栅极区的电容“D”具有垂直配置(构造)。
具体地，隧道区200和控制栅极区260通过器件隔离层290相互隔离。隧道氧化层230和浮置多晶硅250形成在限定在隧道区200和器件隔离层290之间的沟槽中。这种构造导致垂直形成的有源区。
因此，可以基于图4D所示的设计规则来减小隧道区200和控制栅极区260的面积。
更具体地，在隧道区200和控制栅极区260之间垂直形成浮置多晶硅250可以缩短浮置多晶硅250在半导体衬底的水平面上的长度。因此，可以实现减小的半导体芯片尺寸和稳定的EEPROM单元操作。
在EEPROM单元的操作中，如上所述，基于施加至隧道区200和控制栅极区260的电压V1和V2，在有源区10、隧道氧化层230和浮置多晶硅250之间发生隧穿操作。
在下文中，将参照附图来描述根据本发明实施方式的用于制造EEPROM单元的方法。
图4A至4D是示出了根据本发明实施方式的单层多晶EEPROM单元的顺序制造过程的截面图；
如图4A所示，通过离子注入工艺将离子注入到半导体衬底100中，形成N阱120。然后，形成器件隔离层290以限定半导体衬底100中的隧道区200和控制栅极区260。
可以通过浅沟槽隔离(STI)工艺或硅的局部氧化(LOCOS)工艺来形成器件隔离层290。当使用STI工艺时，可以通过在半导体衬底100中形成沟槽以及用电介质填充该沟槽来形成器件隔离层290。
如图4B所示，沟槽280形成在器件隔离层290的一侧，浮置多晶硅250将被埋置在沟槽280中。
为了在半导体衬底100中形成用于浮置多晶硅250的形成的沟槽280，在半导体衬底100上形成光刻胶(光致抗蚀剂)图案(未示出)。
当通过使用光刻胶图案作为刻蚀掩膜来刻蚀半导体衬底100时，形成沟槽280。然后，通过实施例如灰化工艺(ashing process)而去除光刻胶图案。
如图4C所示，在以上述方式形成沟槽280之后，在沟槽280的内壁上形成隧道氧化层230，并且又在隧道氧化层230的整个上部表面上方形成浮置多晶硅250。
如图4D所示，通过离子注入工艺将离子注入到浮置多晶硅250的一个侧表面中，形成N+掺杂剂区200。并且，通过离子注入工艺将离子注入到浮置多晶硅250的另一侧表面中，形成N+掺杂剂区260，以使器件隔离层290成为N+掺杂剂区260和浮置多晶硅250之间的边界。
应注意到，用于控制栅极区260的阱可以与用于隧道区200的阱的形成同时地形成。这是因为两个阱均具有相同的导电型。
在本发明中，通过形成如上所述的沟槽型浮置多晶硅，控制栅极区和隧道区的电容可以具有垂直配置，实现比有关的单元配置更小的尺寸。
在下文中，将参照附图来描述根据本发明第二实施方式的用于制造单层多晶型EEPROM单元的方法。
图5是包括多个单元的EEPROM的平面图，其包括共有的控制栅极区500。图6D是沿图5的线H-H”截取的截面图。
多个单元的隧道区520至522以及读取晶体管区540至544形成为包括共有的控制栅极区500。
如图6D中所示的浮置多晶硅560至562是沟槽型的，并且形成在各个隧道区520至522的一侧。
在下文中，将参照附图来描述根据本发明第二实施方式的用于制造EEPROM单元的方法。
如图6A所示，通过离子注入工艺将离子注入到半导体衬底600中，形成深N阱620。然后，通过离子注入工艺将离子注入到深N阱620的上部部分中，形成P阱640。
接着，形成器件隔离层660至663以限定半导体衬底100中单位单元(unit cells)的各个隧道区520至522。
可以通过STI工艺或LOCOS工艺来形成器件隔离层660至663。当使用STI工艺时，可以通过在半导体衬底600中形成沟槽以及用电介质填充沟槽来形成器件隔离层660至663。
如图6B所示，沟槽形成在器件隔离层660至663的一侧，浮置多晶硅560至562将被埋置在沟槽中。
为了在半导体衬底600中形成用于浮置多晶硅560至562的形成的沟槽，在半导体衬底600上形成光刻胶图案(未示出)。
当通过使用光刻胶图案作为刻蚀掩膜来刻蚀半导体衬底600时，形成沟槽670至672。然后，通过实施例如灰化工艺来去除光刻胶图案。
在这种情况下，应刻蚀沟槽670至672以穿透P阱640和深N阱620。
如图6C所示，在以上述方式形成沟槽670至672之后，在沟槽670至672的内内壁上形成隧道氧化层510至512，并且又在隧道氧化层510至512上形成浮置多晶硅560至562。
如图6D所示，通过离子注入工艺将离子注入到浮置多晶硅560至562的侧表面中，形成N+掺杂剂区520至522。N+掺杂剂区520至522是隧道区。
并且，在深N阱620的上部部分中形成N+掺杂剂区500，其中，该N+掺杂剂区500用于形成控制栅极区500。
隧道区520至522包括共用的控制栅极区500，并且浮置多晶硅560至562形成在全部的各个隧道区520至522以及控制栅极区500。
由于浮置多晶硅560至562由沟槽型构成，因此每个隧道区的电容“E”和深N阱620的电容“F”具有垂直配置。
因此，当基于图6D所示的设计规则，在隧道区520至522与控制栅极区500之间垂直形成多晶硅560至562时，可以减小半导体衬底的水平面上的浮置多晶硅560至562的长度，导致减小的半导体芯片尺寸和稳定的EEPROM操作。
在本发明中，由于形成了多个包括共用的控制栅极区和沟槽型浮置多晶硅的单元，因此控制栅极和隧道区可以具有垂直配置，导致减小的半导体芯片尺寸。
如通过以上描述显而易见的，根据本发明，由于通过沟槽工艺形成浮置多晶硅，所以可以有利地实现更高的单元密度，而无需增加单元面积。
此外，根据本发明，由于通过沟槽工艺形成多个浮置多晶硅并允许多个单元包括共用的控制栅极区，所以可以实现减小的半导体芯片尺寸。
对于本领域的技术人员来说显而易见的是，在不脱离本发明的精神和范围的情况下，可以对本发明进行各种修改及变形。因此，本发明旨在涵盖属于所附权利要求及其等同替换的范围内的本发明的修改和变形。

Claims (10)

1.一种电可擦可编程只读存储器EEPROM，包括：
隧道区，形成在半导体衬底中；
控制栅极区，形成在所述半导体衬底中并通过器件隔离层与所述隧道区分开；
隧道氧化层，形成在所述半导体衬底的沟槽中，所述沟槽位于所述隧道区与所述控制栅极区之间；以及
多晶硅层，形成在所述隧道氧化层上。
2.根据权利要求1所述的EEPROM，其中，所述多晶硅层作为浮置栅极。
3.根据权利要求1所述的EEPROM，其中，所述隧道氧化层执行充电操作。
4.一种用于制造电可擦可编程只读存储器EEPROM的方法，包括：
在半导体衬底中形成隧道区；
在所述半导体衬底中形成控制栅极区，使得所述控制栅极区通过器件隔离层与所述隧道区分开；
在所述半导体衬底中形成沟槽，所述沟槽位于所述隧道区与所述控制栅极区之间；
在所述沟槽中形成隧道氧化层；以及
在所述隧道氧化层上形成多晶硅层。
5.一种电可擦可编程只读存储器EEPROM，包括：
多个隧道区，形成在半导体衬底中；
控制栅极区，形成在所述半导体衬底中，使得所述多个隧道区包括共用的所述控制栅极区；以及
浮置多晶硅，形成在所述半导体衬底的沟槽中，所述沟槽位于各个隧道区的两侧，所述浮置多晶硅形成在全部所述多个隧道区和所述控制栅极区。
6.根据权利要求5所述的EEPROM，其中，所述浮置多晶硅由多晶硅层形式并且作为浮置栅极。
7.一种用于制造电可擦可编程只读存储器EEPROM的方法，包括：
在半导体衬底的第一型阱中形成多个隧道区；
在所述第一阱之下形成第二型深阱；
在所述多个隧道区的侧面中形成沟槽，以穿透所述第一型阱和第二型深阱；
在所述沟槽中形成浮置多晶硅；以及
通过所述第二型深阱来形成控制栅极区，以使所述多个隧道区包括共用的所述控制栅极区。
8.根据权利要求7所述的方法，其中，所述浮置多晶硅由多晶硅层形成。
9.根据权利要求7所述的方法，还包括：
在每个所述沟槽的内壁上形成隧道氧化层。
10.根据权利要求7所述的方法，其中，通过不同的掺杂剂离子的注入来形成所述第一型阱和第二型深阱。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569304A (zh) * 2010-12-29 2012-07-11 精工电子有限公司 半导体非易失性存储装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8818923B1 (en) 2011-06-27 2014-08-26 Hrl Laboratories, Llc Neural network device with engineered delays for pattern storage and matching
US9312014B2 (en) * 2013-04-01 2016-04-12 SK Hynix Inc. Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US10115682B2 (en) 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1289148A (zh) * 1999-08-31 2001-03-28 株式会社东芝 非易失性半导体存储器及其制造方法
CN1301043A (zh) * 1999-12-22 2001-06-27 现代电子产业株式会社 多级快速电可擦可编程只读存储器单元及其制造方法
US6774061B2 (en) * 2000-03-15 2004-08-10 Stmicroelectronics S.R.L. Nanocrystalline silicon quantum dots within an oxide layer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4330670B2 (ja) 1997-06-06 2009-09-16 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1289148A (zh) * 1999-08-31 2001-03-28 株式会社东芝 非易失性半导体存储器及其制造方法
CN1301043A (zh) * 1999-12-22 2001-06-27 现代电子产业株式会社 多级快速电可擦可编程只读存储器单元及其制造方法
US6774061B2 (en) * 2000-03-15 2004-08-10 Stmicroelectronics S.R.L. Nanocrystalline silicon quantum dots within an oxide layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569304A (zh) * 2010-12-29 2012-07-11 精工电子有限公司 半导体非易失性存储装置
CN102569304B (zh) * 2010-12-29 2016-01-20 精工电子有限公司 半导体非易失性存储装置

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