KR100953348B1 - 단일 폴리형 이이피롬 및 그의 제조 방법 - Google Patents
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Abstract
단일 폴리형 이이피롬 및 그의 제조 방법이 개시된다. 이이피롬은, 반도체 기판의 독출 웰에 형성된 독출 트랜지스터 영역과, 반도체 기판으로부터 독출 트랜지스터 영역을 격리시키는 격리 영역 및 격리 영역의 내부의 터널링 웰에 형성된 터널링 영역을 구비하는 것을 특징으로 한다. 그러므로, 터널링 영역을 격리 영역의 내부에 위치시켜 형성하기 때문에, 반도체 기판으로부터 분리되면서도 셀의 면적을 감소시킬 수 있고, 패터닝된 폴리 실리콘의 길이를 종래보다 줄일 수 있으므로, 안정적인 특성을 확보할 수 있는 효과를 갖는다.
단일 폴리형 이이피롬(single poly type EEPROM), 웰(well), 터널링(tunneling) 영역, 독출(read) 트랜지스터 영역, 제어 게이트 영역
Description
본 발명은 비휘발성 메모리와 같은 반도체 소자에 관한 것으로서, 특히 단일 폴리형 이이피롬(single poly type EEPROM) 및 그의 제조 방법에 관한 것이다.
비휘발성 메모리(non volatile Memory)의 종류로서, 게이트로 작용하는 다결정(poly) 실리콘층이 단일 층인 단일 폴리 이이프롬(single poly EEPROM), 두 개의 다결정 실리콘층이 수직으로 적층된 적층 게이트(stack gate, ETOX), 단일 폴리 EEPROM과 적층 게이트의 중간에 해당하는 듀얼 폴리(dual poly) EEPROM 및 분리 게이트(split gate) 등이 있다.
일반적으로, 적층 게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도나 고성능용으로 적합하지만, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일 예로 단일 폴리형 EEPROM은 로직 공정에서 2개 정도의 마스크 공정을 추가하면 제작 가능하다.
이하, 일반적인 단일 폴리형 EEPROM에 대해 다음과 같이 설명한다.
도 1은 일반적인 단일 폴리형 이이피롬 셀(cell)의 평면도를 나타낸다.
도 1에 도시된 일반적인 단일 폴리형 이이피롬은 F-N(Fowler-Nordheim) 터널링(tunneling) 방식을 이용하여 프로그램(program) 동작과 소거(erase) 동작을 수행한다. 도 1에 도시된 터널링 영역(50), 독출(read) 트랜지스터 영역(52) 및 제어 게이트(control gate) 영역(54)에 대해서는 본 발명의 상세한 설명에서 상세히 후술된다. 각 영역(50, 52 및 54)은 활성 영역(20A, 20B 및 20C)과 웰(10A, 30 및 10B)을 갖고 있다. 패터닝된 폴리 실리콘(40)이 전 영역(50, 52 및 54)에 걸쳐있다.
도 1에 도시된 이이피롬에서, N-MOS를 사용할 경우 웰(10A 및 10B)은 모두 N 형인 반면, 웰(30)만 P형이 된다. 이 경우 P형인 반도체 기판(미도시)과 이이피롬을 서로 분리(isolation)시킬 필요가 있다.
도 2는 반도체 기판과 분리된 일반적인 이이피롬의 평면도를 나타내고, 도 3은 도 2에 도시된 이이피롬을 A-A'선을 따라 절취한 단면도를 각각 나타낸다. 패터닝된 폴리 실리콘(40)과 반도체 기판(100)의 사이에는 산화막(42)이 마련되어 있고, 각 영역(50A, 52A 및 54A)은 소자 분리막(90)에 의해 서로 정의된다.
예를 들어, 이이피롬이 N-MOS를 사용한다고 가정한다. 이 경우, 도 2 및 도 3을 참조하면, 터널링 영역(50A) 및 제어 게이트 영역(54A) 각각은 N형 딥(deep) 웰(well)(60A 및 60C)에 의해 반도체 기판(100)으로부터 분리된다. 또한, 독출 트랜지스터 영역(52A)은 N형 딥 웰(60B)과 N+형 매립층(80)에 의해 P형 반도체 기판(100)으로부터 분리된다.
그러나, 전술한 일반적인 단일 폴리형 이이피롬의 경우, 딥 웰(60A, 60B 및 60C)의 형성으로 인하여, 폭(d1)과 같은 설계 룰(design rule)이 요구된다. 따라서, 폭(d1)으로 인하여 단일 폴리형 이이피롬의 셀 크기가 커지게 되는 문제점이 있다. 또한, 플로팅 게이트를 형성하는 패터닝된 폴리 실리콘(40)의 길이가 크게 길어지게 되어, 프로그램 및 소거 동작이 정상적으로 되지 않는 현상이 발생할 수도 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 셀의 면적을 증가시키지 않고 안정적인 특성을 확보하면서 반도체 기판으로부터 분리될 수 있는 단일 폴리형 이이피롬 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 단일 폴리형 이이피롬은, 반도체 기판의 독출 웰에 형성된 독출 트랜지스터 영역과, 상기 반도체 기판으로부터 상기 독출 트랜지스터 영역을 격리시키는 격리 영역 및 상기 격리 영역의 내부의 터널링 웰에 형성된 터널링 영역으로 구성되는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 단일 폴리형 이이피롬의 제조 방법은, 반도체 기판으로부터 독출 트랜지스터 영역을 격리시키는 격리 영역을 형성하는 단계와, 상기 반도체 기판을 터널링 영역과 상기 독출 트랜지스터 영역으로 정의하는 소자 분리막을 형성하는 단계와, 상기 독출 트랜지스터 영역을 위한 독출 웰을 상기 격리 영역에 의해 격리된 상기 반도체 기판 부분에 형성하는 단계 및 상기 독출 웰을 형성한 후에, 상기 터널링 영역을 위한 터널링 웰을 상기 격리 영역에 형성하는 단계로 이루어진다.
또는, 본 발명에 의한 단일 폴리형 이이피롬의 제조 방법은, 반도체 기판으로부터 독출 트랜지스터 영역을 격리시키는 격리 영역을 형성하는 단계와, 상기 반도체 기판을 터널링 영역과 상기 독출 트랜지스터 영역으로 정의하는 소자 분리막 을 형성하는 단계와, 상기 터널링 영역을 위한 터널링 웰을 상기 격리 영역에 형성하는 단계 및 상기 터널링 웰을 형성한 후에, 상기 독출 트랜지스터 영역을 위한 독출 웰을 상기 격리 영역에 의해 격리된 상기 반도체 기판 부분에 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 단일 폴리형 이이피롬 및 그의 제조 방법은 터널링 영역을 격리 영역의 내부에 위치시켜 형성하기 때문에, 반도체 기판으로부터 분리되면서도 셀의 면적을 감소시킬 수 있고, 패터닝된 폴리 실리콘의 길이를 종래보다 줄일 수 있으므로, 안정적인 특성을 확보할 수 있는 효과를 갖는다.
이하, 본 발명에 의한 단일 폴리형 이이피롬의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 의한 단일 폴리형 이이피롬의 셀의 평면도를 나타낸다. 도 5는 도 4에 도시된 이이피롬을 B-B'선을 따라 절취한 단면도를 나타낸다.
본 발명을 설명하기에 앞서, 단일 폴리형 이이피롬이 갖는 터널링 영역(200), 독출 트랜지스터 영역(210) 및 제어 게이트 영역(220)에 대해 다음과 같이 간략하게 살펴본다.
터널링 영역(200)에서 활성 영역(170A)과 플로팅 폴리(또는, 패터닝된 폴리 실리콘)(180)가 중첩(overlap)되는 영역에서 FN 터널링 동작이 일어난다. 만일, 터 널링 영역(200)에서 활성 영역(170A)과 플로팅 폴리(180)가 중첩되는 영역의 커패시터를 'C1'이라 하고, 제어 게이트 영역(220)에서 활성 영역(170C)과 플로팅 폴리(180)가 중첩되는 영역의 커패시터를 'C2'라 하자. 이 때, C1에 대비하여 C2가 클수록 커플링 비(coupling ratio)가 증가하므로 바람직하다. 또한, 터널링 영역(200)에 인가되는 전압을 V1이라 하고, 제어 게이트 영역(220)에 인가되는 전압을 V2라 할 때, 프로그래밍 동작과 소거 동작은 다음과 같다.
먼저, 프로그램 시에, 0 볼트(V:Volt)의 V1이 터널링 영역(200)에 인가되고, 양(+)의 V2가 제어 게이트 영역(220)에 인가된다. 이때, FN 터널링에 의해 전자가 플로팅 폴리(180)로 주입된다. 이 경우, 플로팅 폴리(180)의 전하량이 변동하여 독출 트랜지스터 영역(210)의 문턱 전압이 높아진다. 다음에, 소거 동작시에, 양(+)의 V1이 터널링 영역(200)에 인가되고, 0 V의 V2가 제어 게이트 영역(220)에 인가된다. 이때, FN 터널링에 의해 전자가 플로팅 폴리(180)로부터 방출된다. 이 경우, 플로팅 폴리(180)의 전하량이 변동하여 독출 트랜지스터 영역(210)의 문턱 전압이 낮아진다. 따라서, 독출 트랜지스터 영역(210)은 문턱 전압의 변동을 통해 터널링 영역(200)에서 프로그램 동작이 일어났는가 소거 동작이 일어났는가를 인식할 수 있다.
도 4 및 도 5를 참조하면, 반도체 기판(100)에 독출 웰(150)이 형성되어 있다. 독출 트랜지스터 영역(210)은 독출 웰(150)에 형성된다. 또한, 독출 웰(150)에는 소스 및 드레인 영역이 형성되는 활성 영역(170B)이 형성되어 있다. 활성 영역(170B)을 가로질러 플로팅 폴리(180)가 형성되므로, 전술한 바와 같이 독출 트랜 지스터 영역(210)은 터널 산화막(182)을 통해 플로팅 폴리(180)의 전하량의 변화를 감지하여 프로그램과 소거 동작을 인식할 수 있다.
격리 영역(120A 및 110)은 반도체 기판(100)으로부터 독출 트랜지스터 영역(210)을 격리시키는 역할을 한다. 즉, 독출 웰(150)은 격리 영역(120A 및 110)에 의해 반도체 기판(100)으로부터 격리된다. 이를 위해, 격리 영역은 딥 웰(deep well)(120A)과 매립층(BL:Buried Layer)(110)으로 구현될 수 있다. 딥 웰(120A)은 독출 트랜지스터 영역(210)에 독출 웰(150)의 측면을 반도체 기판(100)으로부터 격리시키는 역할을 한다. 매립층(110)은 독출 트랜지스터 영역(210)의 하부 면을 반도체 기판(100)으로부터 격리시키는 역할을 한다.
본 발명에 의하면, 버퍼 영역(160)이 격리 영역(110 및 120A)과 독출 트랜지스터 영역(210)의 독출 웰(150)의 사이에 더 형성될 수 있다. 버퍼 영역(160)은 반도체 기판(100)일 수 있다. 왜냐하면, 버퍼 영역(160)은 격리 영역(110 및 120A)에 의해 반도체 기판(100)으로부터 분리된 영역이기 때문이다. 버퍼 영역(160)은 일종의 버퍼의 역할을 한다. 부연하면, 버퍼 영역(160)이 존재하지 않을 경우, 격리 영역(110 및 120A)은 독출 웰(150)과 직접 접촉한다. 이 경우, 격리 영역(110 및 120A)과 독출 웹(150)간의 접합에 항복 전압이 높을 경우 이이피롬이 악영향을 미칠 수 있다. 따라서, 버퍼 영역(160)은 그 항복 전압에 대한 버퍼 역할을 수행한다.
도 2 및 도 3에 도시된 일반적인 이이피롬과 달리, 본 발명에 의한 이이피롬은 도 4 및 도 5에 도시된 바와 같이, 터널링 영역(200)의 터널링 웰(140A)을 격리 영역(120A)의 내부에 형성한다. 따라서, 도 2 및 도 3에 도시된 설계 룰에 따른 폭(d1)이 폭(d2)로 줄어들 수 있다. 게다가, 터널링 웰(140A)이 격리 영역(120A)의 내부에 형성되므로 인해 플로팅 폴리(180)의 길이가 도 2 및 도 3에 도시된 플로팅 폴리(40)의 길이와 비교할 때 줄어들 수 있어, 이이피롬의 안정적인 동작을 확보하도록 한다. 여기서, 터널링 웰(140A)에 활성 영역(170A)이 형성되어 있다. 따라서, 전술한 바와 같이, 터널링 영역(200)과 제어 게이트 영역(220)에 인가되는 전압(V1 및 V2)에 따라, 활성 영역(170A), 터널 산화막(182) 및 플로팅 폴리(180)간에 터널링 현상이 일어난다.
한편, 제어 게이트 영역(220)에도 역시 딥 웰(120B)이 형성되어 있으며, 딥 웰(120B)의 내부에 제어 게이트용 웰(140B)이 형성되어 있다. 따라서, 제어 게이트 영역(220)은 딥 웰(120B)에 의해 반도체 기판(100)으로부터 분리될 수 있다. 제어 게이트용 웰(140B)의 내부에는 활성 영역(170C)이 형성되어 있다. 제어 게이트 영역(220)의 구조는 도 3에 도시된 제어 게이트 영역(54A)의 구조와 동일하므로 이에 대한 상세한 설명은 생략한다.
도 4 및 도 5에 도시된 이이피롬의 각 부의 도전형을 살펴보면, 반도체 기판(100)과 독출 웰(150)은 각각 제1 도전형이고, 터널링 웰(140A), 격리 영역(110 및 120A), 제어 게이트용 웰(140B), 딥 웰(120B) 각각은 제2 도전형이다. 따라서, 제1 도전형이고 P형이고, 제2 도전형이 N형인 경우, 본 발명에 의한 이이피롬은 N형 격리 영역들(120A, 110 및 120B)에 의해 P형 반도체 기판(100)으로부터 분리될 수 있다.
이하, 본 발명에 의한 단일 폴리형 이이피롬의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 6a 내지 도 6d들은 본 발명의 실시예에 의한 단일 폴리형 이이피롬의 제조 방법에 따른 공정 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 반도체 기판(100)으로부터 독출 트랜지스터 영역(210)을 격리시키는 격리 영역을 형성한다. 즉, 도 6a에 도시된 바와 같이, 반도체 기판(100)으로부터 독출 트랜지스터 영역(210)의 하부 면을 격리시키는 매립층(110)을 이온 주입 마스크를 이용한 이온 주입 공정에 의해 먼저 형성한다. 이후, 에피층(미도시)을 더 형성할 수 있다. 이후, 도 6b에 도시된 바와 같이, 반도체 기판(100)에 이온 주입 공정에 의해 이온을 주입하여 딥 웰(120A 및 120B)을 형성한다. 이와 같이, 매립층(110)과 딥 웰(120A 및 120B)로 이루어지는 격리 영역이 형성된다.
도 6c에 도시된 바와 같이, 반도체 기판(100)을 터널링 영역(200), 독출 트랜지스터 영역(210) 및 제어 게이트 영역(220)으로 정의하는 소자 분리막(130)을 형성한다. 소자 분리막(130)은 얇은 트렌치 분리(STI:Shallow Trench Isolation) 공정에 의해 형성할 수도 있고, 로코스(LOCOS) 공정에 의해 형성할 수도 있다. STI 공정에 의할 경우, 반도체 기판(100)에 트렌치를 형성하고, 형성된 트렌치에 절연물을 채워 소자 분리막(130)을 형성할 수 있다.
도 6d에 도시된 바와 같이, 독출 트랜지스터 영역(210)을 위한 독출 웰(150)을 격리 영역(120A 및 110)에 의해 격리된 반도체 기판 부분 즉, 격리 영역(120A 및 110)에 의해 둘러싸인 영역에 이온 주입 공정에 의해 형성한다. 이후, 독출 웰(150)을 형성한 후에, 터널링 영역(200)을 위한 터널링 웰(140A)을 격리 영역(120A)의 내부에 이온 주입 공정에 의해 형성한다. 터널링 웰(140A)이 형성될 때 제어 게이트 영역(220)을 위한 딥 웰(140B)이 함께 형성될 수 있다. 왜냐하면, 웰들(140A 및 140B)은 동일한 도전형을 갖기 때문이다. 독출 웰(150)과 딥 웰(140A 및 140B)은 다른 도전형을 가지므로 다른 이온 주입 마스크를 사용하여 각각 형성될 수 있다.
전술한 경우, 독출 웰(150)을 형성한 후, 딥 웰들(140A 및 140B)을 형성하였지만, 이와 반대로 딥 웰들(140A 및 140B)을 형성한 후, 독출 웰(150)을 형성할 수 있다. 즉, 터널링 웰(140A)과 딥 웰(140B)을 격리 영역(120A 및 120B)에 각각 형성한다. 터널링 웰(140A)과 딥 웰(140B)을 형성한 후에, 독출 웰(150)을 격리 영역(120A 및 110)에 의해 격리된 즉, 둘러싸인 반도체 기판(100) 부분(160)에 형성한다.
이후, 반도체 기판(100)의 상부 전면에 터널 산화막(182)용 산화막(미도시)을 형성하고, 형성된 산화막의 상부 전면에 폴리 실리콘층(미도시)을 형성한다. 형성된 산화막과 폴리 실리콘을 패터닝하여 도 5에 도시된 바와 같이, 터널 산화막(182) 및 플로팅 폴리(180)를 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 단일 폴리형 이이피롬 셀의 평면도를 나타낸다.
도 2는 반도체 기판과 분리된 일반적인 이이피롬의 평면도를 나타낸다.
도 3은 도 2에 도시된 이이피롬을 A-A'선을 따라 절취한 단면도를 각각 나타낸다.
도 4는 본 발명의 실시예에 의한 단일 폴리형 이이피롬의 셀의 평면도를 나타낸다.
도 5는 도 4에 도시된 이이피롬을 B-B'선을 따라 절취한 단면도를 나타낸다.
도 6a 내지 도 6d들은 본 발명의 실시예에 의한 단일 폴리형 이이피롬의 제조 방법에 따른 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 110 : 매립층
120A, 120B : 딥 웰 130 : 소자 분리막
140A : 터널링 웰 140B : 제어 게이트 영역용 웰
150 : 독출 웰 160 : 버퍼 영역
170A, 170B, 170C : 활성 영역 182 : 터널 산화막
184 : 플로팅 폴리
Claims (7)
- 반도체 기판의 독출 웰에 형성된 독출 트랜지스터 영역;상기 반도체 기판으로부터 상기 독출 트랜지스터 영역을 격리시키는 격리 영역;상기 격리 영역의 내부의 터널링 웰에 형성된 터널링 영역; 및상기 격리 영역과 상기 독출 트랜지스터 영역의 사이에 형성된 버퍼 영역을 구비하는 것을 특징으로 하는 단일 폴리형 이이피롬.
- 제1 항에 있어서, 상기 격리 영역은상기 반도체 기판으로부터 상기 독출 트랜지스터 영역의 측면을 격리시키는 딥 웰; 및상기 반도체 기판으로부터 상기 독출 트랜지스터 영역의 하부 면을 격리시키는 매립층을 구비하는 것을 특징으로 하는 단일 폴리형 이이피롬.
- 제1 항에 있어서, 상기 반도체 기판과 상기 독출 웰은 각각 제1 도전형이고, 상기 터널링 웰과 상기 격리 영역은 각각 제2 도전형인 것을 특징으로 하는 단일 폴리형 이이피롬.
- 제1 항에 있어서, 상기 단일 폴리형 이이피롬은상기 격리 영역과 상기 독출 트랜지스터 영역의 사이에 버퍼 영역을 더 구비 하는 것을 특징으로 하는 단일 폴리형 이이피롬.
- 제4 항에 있어서, 상기 버퍼 영역은 상기 반도체 기판인 것을 특징으로 하는 단일 폴리형 이이피롬.
- 반도체 기판으로부터 독출 트랜지스터 영역을 격리시키는 격리 영역을 형성하는 단계;상기 반도체 기판을 터널링 영역과 상기 독출 트랜지스터 영역으로 정의하는 소자 분리막을 형성하는 단계;상기 독출 트랜지스터 영역을 위한 독출 웰을 상기 격리 영역에 의해 격리된 상기 반도체 기판 부분에 형성하는 단계;상기 격리 영역과 상기 독출 트랜지스터 영역의 사이에 버퍼 영역을 형성하는 단계; 및상기 터널링 영역을 위한 터널링 웰을 상기 격리 영역에 형성하는 단계를 구비하는 것을 특징으로 하는 단일 폴리형 이이피롬의 제조 방법.
- 반도체 기판으로부터 독출 트랜지스터 영역을 격리시키는 격리 영역을 형성하는 단계;상기 반도체 기판을 터널링 영역과 상기 독출 트랜지스터 영역으로 정의하는 소자 분리막을 형성하는 단계;상기 터널링 영역을 위한 터널링 웰을 상기 격리 영역에 형성하는 단계;상기 터널링 웰을 형성한 후에, 상기 독출 트랜지스터 영역을 위한 독출 웰을 상기 격리 영역에 의해 격리된 상기 반도체 기판 부분에 형성하는 단계; 및상기 격리 영역과 상기 독출 트랜지스터 영역의 사이에 버퍼 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 단일 폴리형 이이피롬의 제조 방법.
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