JP2003282741A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000007667 floating Methods 0.000 claims abstract description 92
- 230000015654 memory Effects 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000009792 diffusion process Methods 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 38
- 239000004020 conductor Substances 0.000 claims description 15
- 230000010354 integration Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 80
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 38
- 229910052814 silicon oxide Inorganic materials 0.000 description 38
- 229910052581 Si3N4 Inorganic materials 0.000 description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 238000005530 etching Methods 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 238000012986 modification Methods 0.000 description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- 230000004048 modification Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 11
- 229910021342 tungsten silicide Inorganic materials 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000012790 confirmation Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000009279 wet oxidation reaction Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 108010063256 HTLV-1 protease Proteins 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
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Abstract
(57)【要約】
【課題】 簡易な構造で、集積度の高い不揮発性の半導
体記憶装置を実現することができるようにする。 【解決手段】 １つのメモリセルに浮遊ゲート７を２つ
分離して備えるようにして、それぞれの浮遊ゲート７
ａ、７ｂに独立してプログラムを可能とすることで、同
一メモリセル２０内に単一の浮遊ゲートがある場合と比
較して、集積度を２倍とすることができるようにする。
体記憶装置を実現することができるようにする。 【解決手段】 １つのメモリセルに浮遊ゲート７を２つ
分離して備えるようにして、それぞれの浮遊ゲート７
ａ、７ｂに独立してプログラムを可能とすることで、同
一メモリセル２０内に単一の浮遊ゲートがある場合と比
較して、集積度を２倍とすることができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、浮遊ゲートを有する不揮
発性メモリに適用して好適なものである。
びその製造方法に関し、特に、浮遊ゲートを有する不揮
発性メモリに適用して好適なものである。
【０００２】
【従来の技術】情報を記憶する働きを持ったメモリＩＣ
において、電源を切っても記憶し続けるメモリＩＣとし
て不揮発性メモリがある。さらに、書換え可能な不揮発
性メモリとしては、書込みを電気的に行い、消去を紫外
線照射よって行うＥＰＲＯＭや、書込み・消去ともに電
気的に行うＥＥＰＲＯＭ、さらに、これらの長所を合わ
せ持ったフラッシュメモリなどがあり、それぞれ様々な
用途に利用されている。
において、電源を切っても記憶し続けるメモリＩＣとし
て不揮発性メモリがある。さらに、書換え可能な不揮発
性メモリとしては、書込みを電気的に行い、消去を紫外
線照射よって行うＥＰＲＯＭや、書込み・消去ともに電
気的に行うＥＥＰＲＯＭ、さらに、これらの長所を合わ
せ持ったフラッシュメモリなどがあり、それぞれ様々な
用途に利用されている。
【０００３】これら書換え可能な不揮発性メモリには浮
遊ゲートが設けられており、この浮遊ゲートへのキャリ
アの注入・引き抜きにより、書込みや消去を行うことが
できるようになっている。
遊ゲートが設けられており、この浮遊ゲートへのキャリ
アの注入・引き抜きにより、書込みや消去を行うことが
できるようになっている。
【０００４】ここで、従来の不揮発性メモリの一例につ
いて説明する。図２８〜３０は、従来のＮＯＲ型不揮発
性メモリの一例を示し、図２８にその平面図、図２９に
その等価回路図、図３０に図２８で示したIII−III’間
のメモリセルの概略断面図を示す。
いて説明する。図２８〜３０は、従来のＮＯＲ型不揮発
性メモリの一例を示し、図２８にその平面図、図２９に
その等価回路図、図３０に図２８で示したIII−III’間
のメモリセルの概略断面図を示す。
【０００５】図２８、図２９に示すように従来例のＮＯ
Ｒ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ４）とが直交するクロス部上に
メモリセル１００が形成され、各メモリセルに１つの浮
遊ゲート１０１が配設されている。
Ｒ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ４）とが直交するクロス部上に
メモリセル１００が形成され、各メモリセルに１つの浮
遊ゲート１０１が配設されている。
【０００６】また、ワード線（ＷＬ１〜ＷＬ４）は制御
ゲート、ビット線（ＢＬ１〜ＢＬ４）はドレインとなっ
ており、ワード線（ＷＬ１〜ＷＬ４）間には、共通のソ
ース領域が設けられており、２つのメモリセルに対して
１個のドレインコンタクトが設けられている。
ゲート、ビット線（ＢＬ１〜ＢＬ４）はドレインとなっ
ており、ワード線（ＷＬ１〜ＷＬ４）間には、共通のソ
ース領域が設けられており、２つのメモリセルに対して
１個のドレインコンタクトが設けられている。
【０００７】また、図３０の概略断面図に示すように、
従来の不揮発性メモリは、Ｓｉ基板１０２上にシリコン
酸化膜（ＳｉＯ2）１０５を介して浮遊ゲート１０１が
形成されている。この浮遊ゲート１０１は、ソース１０
３、ドレイン１０４からの電子の注入・引き出しを行う
ために、そのソース１０３及びドレイン１０４上に配置
されている。
従来の不揮発性メモリは、Ｓｉ基板１０２上にシリコン
酸化膜（ＳｉＯ2）１０５を介して浮遊ゲート１０１が
形成されている。この浮遊ゲート１０１は、ソース１０
３、ドレイン１０４からの電子の注入・引き出しを行う
ために、そのソース１０３及びドレイン１０４上に配置
されている。
【０００８】この浮遊ゲート１０１上に、ＯＮＯ膜１０
６、制御ゲート１０７と積層されメモリセルを構成して
いる。本例においては、Ｎ型拡散層で形成されているソ
ース１０３はＬＤＤ構造、また、Ｎ型拡散層で形成され
ているドレインはシングル・ドレイン構造のものを示し
ている。
６、制御ゲート１０７と積層されメモリセルを構成して
いる。本例においては、Ｎ型拡散層で形成されているソ
ース１０３はＬＤＤ構造、また、Ｎ型拡散層で形成され
ているドレインはシングル・ドレイン構造のものを示し
ている。
【０００９】
【発明が解決しようとする課題】近年、上述した不揮発
性メモリの集積度向上を図るために、浮遊ゲートを複雑
な立体構造等にして、その浮遊ゲートの実行面積を広げ
る微細化の方向の改良が行われてきたが、実際には露光
上の限界などの製造上の限界等があり、そのような改良
にも限度があった。さらに、従来のＮＯＲ型不揮発性メ
モリにおいては、２つのメモリセルに対して１個のドレ
インコンタクトを必要としているため、単位メモリセル
の面積か大きくなってしまい、集積度を高めることがで
きないという問題があった。
性メモリの集積度向上を図るために、浮遊ゲートを複雑
な立体構造等にして、その浮遊ゲートの実行面積を広げ
る微細化の方向の改良が行われてきたが、実際には露光
上の限界などの製造上の限界等があり、そのような改良
にも限度があった。さらに、従来のＮＯＲ型不揮発性メ
モリにおいては、２つのメモリセルに対して１個のドレ
インコンタクトを必要としているため、単位メモリセル
の面積か大きくなってしまい、集積度を高めることがで
きないという問題があった。
【００１０】本発明は、前述の問題に鑑みてなされたも
のであり、簡易な構造で、集積度の高い不揮発性の半導
体記憶装置を実現することを目的とする。
のであり、簡易な構造で、集積度の高い不揮発性の半導
体記憶装置を実現することを目的とする。
【００１１】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【００１２】本発明の半導体記憶装置は、半導体基板
と、前記半導体基板の表面に所定距離をおいて形成され
た一対の拡散層と、前記半導体基板上に形成された第１
のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成さ
れ、前記各拡散層の上方にそれぞれが分離して形成され
た一対の浮遊ゲートと、前記第１のゲート絶縁膜と前記
浮遊ゲートとを覆うように形成された第２のゲート絶縁
膜と、前記第２のゲート絶縁膜上に形成された制御ゲー
トとを含み、前記一対の浮遊ゲート毎にメモリセルを構
成することを特徴とするものである。
と、前記半導体基板の表面に所定距離をおいて形成され
た一対の拡散層と、前記半導体基板上に形成された第１
のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成さ
れ、前記各拡散層の上方にそれぞれが分離して形成され
た一対の浮遊ゲートと、前記第１のゲート絶縁膜と前記
浮遊ゲートとを覆うように形成された第２のゲート絶縁
膜と、前記第２のゲート絶縁膜上に形成された制御ゲー
トとを含み、前記一対の浮遊ゲート毎にメモリセルを構
成することを特徴とするものである。
【００１３】本発明の半導体記憶装置の製造方法は、基
板上に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上に所定形状の絶縁膜を形成する工程
と、前記所定形状の絶縁膜の側壁に一対の第１の導電体
層を形成する工程と、前記所定形状の絶縁膜の両側の基
板表面に一対の拡散層を形成する工程と、前記所定形状
の絶縁膜を除去する工程と、前記第１の導電体層を覆う
ように第２のゲート絶縁膜を形成する工程と、前記第２
のゲート絶縁膜上に第２の導電体層を形成する工程とを
有することを特徴とするものである。
板上に第１のゲート絶縁膜を形成する工程と、前記第１
のゲート絶縁膜上に所定形状の絶縁膜を形成する工程
と、前記所定形状の絶縁膜の側壁に一対の第１の導電体
層を形成する工程と、前記所定形状の絶縁膜の両側の基
板表面に一対の拡散層を形成する工程と、前記所定形状
の絶縁膜を除去する工程と、前記第１の導電体層を覆う
ように第２のゲート絶縁膜を形成する工程と、前記第２
のゲート絶縁膜上に第２の導電体層を形成する工程とを
有することを特徴とするものである。
【００１４】本発明は上記技術手段を有するので、各メ
モリセルに分離して設けられた一対の浮遊ゲートに、そ
れぞれ独立してプログラムの書込み、消去、読み出しを
行うことが可能となるため、単一の浮遊ゲートを有する
場合と比較して、同一のメモリセルの占有面積内で記憶
量を２倍とすることができる。
モリセルに分離して設けられた一対の浮遊ゲートに、そ
れぞれ独立してプログラムの書込み、消去、読み出しを
行うことが可能となるため、単一の浮遊ゲートを有する
場合と比較して、同一のメモリセルの占有面積内で記憶
量を２倍とすることができる。
【００１５】
【発明の実施の形態】次に、添付図面を参照しながら、
本発明の半導体記憶装置及びその製造方法の主要原理を
踏まえた諸実施形態について説明する。
本発明の半導体記憶装置及びその製造方法の主要原理を
踏まえた諸実施形態について説明する。
【００１６】（第１の実施形態）本発明の第１の実施形
態における半導体記憶装置は、ＮＯＲ型不揮発性メモリ
である。
態における半導体記憶装置は、ＮＯＲ型不揮発性メモリ
である。
【００１７】図１は、第１の実施形態における半導体記
憶装置の平面図であり、図２は、その等価回路図であ
る。図１及び図２に示すように、半導体記憶装置は、制
御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）とビット
線（ＢＬ１〜ＢＬ４）とが直交するように形成されてお
り、このワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ
１〜ＢＬ４）のクロス部にメモリセル２０がマトリクス
状に形成されている。
憶装置の平面図であり、図２は、その等価回路図であ
る。図１及び図２に示すように、半導体記憶装置は、制
御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）とビット
線（ＢＬ１〜ＢＬ４）とが直交するように形成されてお
り、このワード線（ＷＬ１〜ＷＬ４）とビット線（ＢＬ
１〜ＢＬ４）のクロス部にメモリセル２０がマトリクス
状に形成されている。
【００１８】また、ワード線（ＷＬ１〜ＷＬ４）とビッ
ト線（ＢＬ１〜ＢＬ４）とに挟まれた領域には、Ｐ型の
素子分離拡散層が形成されており、各メモリセル２０を
画定している。ここで、ビット線（ＢＬ１〜ＢＬ４）は
Ｎ型拡散層で形成されており、また、ビット線（ＢＬ１
〜ＢＬ４）と周辺回路とは低抵抗化のために金属で配線
されている。
ト線（ＢＬ１〜ＢＬ４）とに挟まれた領域には、Ｐ型の
素子分離拡散層が形成されており、各メモリセル２０を
画定している。ここで、ビット線（ＢＬ１〜ＢＬ４）は
Ｎ型拡散層で形成されており、また、ビット線（ＢＬ１
〜ＢＬ４）と周辺回路とは低抵抗化のために金属で配線
されている。
【００１９】図３に、図１で示したＩ−Ｉ’間のメモリ
セル２０の概略断面図を示す。図３に示すように、メモ
リセル２０は、Ｓｉ基板１上に形成されたゲート絶縁膜
としてのシリコン酸化膜（ＳｉＯ2膜）５、６と、シリ
コン酸化膜６上にリン等の不純物がドープされたアモル
ファスシリコン（ＤＡＳｉ）で形成された浮遊ゲート７
と、浮遊ゲート７とシリコン酸化膜５、６を覆うように
形成されたＯＮＯ膜８と、ＯＮＯ膜８上にリン等の不純
物がドープされたアモルファスシリコン（ＤＡＳｉ）で
形成され、その上層にタングステンシリサイド（ＷＳ
ｉ）１０が形成されてなる、ワード線としての制御ゲー
ト９とを備えている。
セル２０の概略断面図を示す。図３に示すように、メモ
リセル２０は、Ｓｉ基板１上に形成されたゲート絶縁膜
としてのシリコン酸化膜（ＳｉＯ2膜）５、６と、シリ
コン酸化膜６上にリン等の不純物がドープされたアモル
ファスシリコン（ＤＡＳｉ）で形成された浮遊ゲート７
と、浮遊ゲート７とシリコン酸化膜５、６を覆うように
形成されたＯＮＯ膜８と、ＯＮＯ膜８上にリン等の不純
物がドープされたアモルファスシリコン（ＤＡＳｉ）で
形成され、その上層にタングステンシリサイド（ＷＳ
ｉ）１０が形成されてなる、ワード線としての制御ゲー
ト９とを備えている。
【００２０】本実施形態におけるメモリセル２０の特徴
として、浮遊ゲート７がチャネル上で一対の浮遊ゲート
７ａ、７ｂに分離されて形成されている。この分離形成
されている浮遊ゲート７ａ、７ｂは、ソース３、ドレイ
ン４上にそれぞれ独立して配置されており、その浮遊ゲ
ート７ａ、７ｂにより、ソース３、ドレイン４からの電
子をそれぞれ注入・引き抜きできるようになっている。
として、浮遊ゲート７がチャネル上で一対の浮遊ゲート
７ａ、７ｂに分離されて形成されている。この分離形成
されている浮遊ゲート７ａ、７ｂは、ソース３、ドレイ
ン４上にそれぞれ独立して配置されており、その浮遊ゲ
ート７ａ、７ｂにより、ソース３、ドレイン４からの電
子をそれぞれ注入・引き抜きできるようになっている。
【００２１】この一対の浮遊ゲート７は、シリコン酸化
膜６上に形成され、後に除去される絶縁膜の側壁に形成
されたサイドウォールであるため、チャネルの中央部に
突起した形状となっている。
膜６上に形成され、後に除去される絶縁膜の側壁に形成
されたサイドウォールであるため、チャネルの中央部に
突起した形状となっている。
【００２２】また、Ｓｉ基板１には、Ｐ型拡散層２にソ
ース３、ドレイン４がＮ型拡散層で形成されており、ま
た、ソース３とドレイン４はビット線を構成している。
ース３、ドレイン４がＮ型拡散層で形成されており、ま
た、ソース３とドレイン４はビット線を構成している。
【００２３】また、シリコン酸化膜５は、シリコン酸化
膜６よりも厚く形成されているが、このようにすること
で、サイドウォールとして形成された浮遊ゲート７ａ、
７ｂをチャネル中央部により突起させ、プログラム時に
電子を取込みやすくしている。また、シリコン酸化膜５
をシリコン酸化膜６で構成することも本実施形態の範疇
に含まれる。このようにして、その作製工程を簡略化す
ることも可能である。
膜６よりも厚く形成されているが、このようにすること
で、サイドウォールとして形成された浮遊ゲート７ａ、
７ｂをチャネル中央部により突起させ、プログラム時に
電子を取込みやすくしている。また、シリコン酸化膜５
をシリコン酸化膜６で構成することも本実施形態の範疇
に含まれる。このようにして、その作製工程を簡略化す
ることも可能である。
【００２４】次に、図４〜図６を参照しながら、本実施
形態の半導体記憶装置の基本動作について説明する。
形態の半導体記憶装置の基本動作について説明する。
【００２５】図４は、本実施形態の半導体記憶装置のプ
ログラム書込み動作状態を示す概略断面図である。図４
に示すように、例えばソース３を接地して、ドレイン４
に電圧５Ｖ、制御ゲート９に電圧１０Ｖと比較的高い電
圧を加えると、電子がチャネル中をソース３からドレイ
ン４に向かって進む。このチャネル中を進む電子は、ド
レイン４の近傍で高いエネルギーを獲得してホットエレ
クトロンとなり、その一部がシリコン酸化膜６を飛び越
えて浮遊ゲート７ｂに注入され、これにより書込み動作
が行われる。
ログラム書込み動作状態を示す概略断面図である。図４
に示すように、例えばソース３を接地して、ドレイン４
に電圧５Ｖ、制御ゲート９に電圧１０Ｖと比較的高い電
圧を加えると、電子がチャネル中をソース３からドレイ
ン４に向かって進む。このチャネル中を進む電子は、ド
レイン４の近傍で高いエネルギーを獲得してホットエレ
クトロンとなり、その一部がシリコン酸化膜６を飛び越
えて浮遊ゲート７ｂに注入され、これにより書込み動作
が行われる。
【００２６】ここで、本実施形態の書込み動作では、ホ
ットエレクトロンによる書込み動作を説明したが、電圧
条件を変えることで、アバランシェ現象を利用したドレ
イン４からの電子の注入も可能である。
ットエレクトロンによる書込み動作を説明したが、電圧
条件を変えることで、アバランシェ現象を利用したドレ
イン４からの電子の注入も可能である。
【００２７】図５は、本実施形態の半導体記憶装置のプ
ログラム消去動作状態を示す概略断面図である。図５に
示すように、例えばソース３に電圧５Ｖ、ドレイン４に
電圧５Ｖ、制御ゲート９に電圧−１０Ｖの条件で電圧を
加えると、ＦＮ（Fowler Nordheim）トンネリングによ
り、浮遊ゲート７ｂに注入されている電子はドレイン４
に引き抜かれる。ここで、電子が浮遊ゲート７ａに注入
されている場合には、その電子がソース３に引き抜かれ
る。
ログラム消去動作状態を示す概略断面図である。図５に
示すように、例えばソース３に電圧５Ｖ、ドレイン４に
電圧５Ｖ、制御ゲート９に電圧−１０Ｖの条件で電圧を
加えると、ＦＮ（Fowler Nordheim）トンネリングによ
り、浮遊ゲート７ｂに注入されている電子はドレイン４
に引き抜かれる。ここで、電子が浮遊ゲート７ａに注入
されている場合には、その電子がソース３に引き抜かれ
る。
【００２８】ここで、本実施形態では、ＦＮトンネリン
グによる消去動作を説明したが、電圧条件を変えること
で、アバランシェ現象によるドレイン４あるいはソース
３からのホールの注入や、あるいはバンド間トンネリン
グによるホールの注入を行い、電子との相殺による消去
も可能である。
グによる消去動作を説明したが、電圧条件を変えること
で、アバランシェ現象によるドレイン４あるいはソース
３からのホールの注入や、あるいはバンド間トンネリン
グによるホールの注入を行い、電子との相殺による消去
も可能である。
【００２９】図６は、本実施形態の半導体記憶装置のプ
ログラム読み出し動作状態を示す概略断面図である。図
６（ａ）に示すように、例えばソース３に電圧１Ｖ、ド
レイン４を接地、制御ゲート９に電圧５Ｖとしてそれぞ
れ電圧を加えたときに、浮遊ゲート７ａ、７ｂに電子が
無い状態ではチャネルはつながっており、ソース３とド
レイン４との間に電流が流れる。この状態のデータは、
「１」として読み出される。
ログラム読み出し動作状態を示す概略断面図である。図
６（ａ）に示すように、例えばソース３に電圧１Ｖ、ド
レイン４を接地、制御ゲート９に電圧５Ｖとしてそれぞ
れ電圧を加えたときに、浮遊ゲート７ａ、７ｂに電子が
無い状態ではチャネルはつながっており、ソース３とド
レイン４との間に電流が流れる。この状態のデータは、
「１」として読み出される。
【００３０】一方、図６（ｂ）に示すように、浮遊ゲー
ト（図６（ｂ）の場合は７ｂ）に電子が注入されている
状態ではチャネルが切断され、ソース３とドレイン４と
の間に電流が流れない。この状態のデータは、「０」と
して読み出される。
ト（図６（ｂ）の場合は７ｂ）に電子が注入されている
状態ではチャネルが切断され、ソース３とドレイン４と
の間に電流が流れない。この状態のデータは、「０」と
して読み出される。
【００３１】次に、図７〜図９を参照しながら、上述し
た基本動作の実効性を確かめるため、本実施形態の半導
体記憶装置のＴＣＡＤ（Technology Computer Aided De
sign）確認結果について説明する。図７〜図９は、本発
明における半導体記憶装置のＴＣＡＤ確認結果を示した
概略断面図であり、電界とキャリアの衝突電離の様子を
示している。
た基本動作の実効性を確かめるため、本実施形態の半導
体記憶装置のＴＣＡＤ（Technology Computer Aided De
sign）確認結果について説明する。図７〜図９は、本発
明における半導体記憶装置のＴＣＡＤ確認結果を示した
概略断面図であり、電界とキャリアの衝突電離の様子を
示している。
【００３２】図７は、本発明における半導体記憶装置の
浮遊ゲート７ｂ幅を１２０ｎｍとした場合のＴＣＡＤ確
認結果を示した概略断面図である。図７の確認結果か
ら、キャリアの衝突電離は浮遊ゲート７ｂ下で発生して
おり、また、電界も浮遊ゲート７ｂに向かっていること
が確認される。これにより、プログラムは十分に可能で
あることが分かる。
浮遊ゲート７ｂ幅を１２０ｎｍとした場合のＴＣＡＤ確
認結果を示した概略断面図である。図７の確認結果か
ら、キャリアの衝突電離は浮遊ゲート７ｂ下で発生して
おり、また、電界も浮遊ゲート７ｂに向かっていること
が確認される。これにより、プログラムは十分に可能で
あることが分かる。
【００３３】図８は、図７の半導体記憶装置に対して浮
遊ゲート７ｂ幅を広くしたものである。図８の確認結果
から、図７の半導体記憶装置よりもキャリアの衝突電離
の発生幅を広くできることが確認される。これは、浮遊
ゲート７ｂ幅を広く形成することで、浮遊ゲート７ｂと
Ｎ型拡散層であるドレイン４とのオーバーラップ面を広
くできるためである。これにより、プログラム効率をよ
り向上させることができることが分かる。
遊ゲート７ｂ幅を広くしたものである。図８の確認結果
から、図７の半導体記憶装置よりもキャリアの衝突電離
の発生幅を広くできることが確認される。これは、浮遊
ゲート７ｂ幅を広く形成することで、浮遊ゲート７ｂと
Ｎ型拡散層であるドレイン４とのオーバーラップ面を広
くできるためである。これにより、プログラム効率をよ
り向上させることができることが分かる。
【００３４】図９は、図７の半導体記憶装置に対して浮
遊ゲート７ｂの下部突き出し部を広くして、Ｎ型拡散層
であるドレイン４とのオーバーラップ面を広くしたもの
である。図９の確認結果から、浮遊ゲート７ｂの幅を広
げることなく、キャリアの衝突電離の発生幅を広くでき
ることが確認されるため、プログラム効率をより向上さ
せることができることが分かる。このように、浮遊ゲー
ト７ｂ幅を広げることなく、プログラム効率をより向上
させることができることは、半導体記憶装置の微細化に
対して非常に有効である。
遊ゲート７ｂの下部突き出し部を広くして、Ｎ型拡散層
であるドレイン４とのオーバーラップ面を広くしたもの
である。図９の確認結果から、浮遊ゲート７ｂの幅を広
げることなく、キャリアの衝突電離の発生幅を広くでき
ることが確認されるため、プログラム効率をより向上さ
せることができることが分かる。このように、浮遊ゲー
ト７ｂ幅を広げることなく、プログラム効率をより向上
させることができることは、半導体記憶装置の微細化に
対して非常に有効である。
【００３５】−半導体記憶装置の変形例−
図１０は、本実施形態の半導体記憶装置の変形例を示す
概略断面図である。図１０で示す半導体装置は、図３で
示した半導体記憶装置に対して、Ｎ型拡散層からなるソ
ース３、ドレイン４を覆うように、Ｐ型拡散層１１が形
成されているものである。
概略断面図である。図１０で示す半導体装置は、図３で
示した半導体記憶装置に対して、Ｎ型拡散層からなるソ
ース３、ドレイン４を覆うように、Ｐ型拡散層１１が形
成されているものである。
【００３６】このように、ソース３、ドレイン４の周辺
に、それと反対導電型の層を備えるようにすることで、
小さなドレイン−ソース間電圧でそれぞれの空乏層同士
が接触してしまうパンチスルーの対策を行うことができ
る。
に、それと反対導電型の層を備えるようにすることで、
小さなドレイン−ソース間電圧でそれぞれの空乏層同士
が接触してしまうパンチスルーの対策を行うことができ
る。
【００３７】−第１の実施形態による半導体記憶装置の
製造方法− 以下、第１の実施形態による半導体記憶装置の製造方法
を説明する。図１１〜図１３は、図３、図１０に示した
半導体記憶装置の製造方法を工程順に示す概略断面図で
ある。
製造方法− 以下、第１の実施形態による半導体記憶装置の製造方法
を説明する。図１１〜図１３は、図３、図１０に示した
半導体記憶装置の製造方法を工程順に示す概略断面図で
ある。
【００３８】先ず、図１１（ａ）に示すように、Ｓｉ基
板１を温度９００℃〜１０００℃の条件で熱酸化させ、
熱酸化膜（ＳｉＯ2）１２を膜厚２０ｎｍ〜３０ｎｍで
形成する。次に、図１１（ａ）には、不図示のレジスト
塗布後、パターニングを行ってメモリセル形成領域を開
口した後、そのメモリセル形成領域にボロン（Ｂ）イオ
ンをエネルギー１５０ｋｅＶ〜１８０ｋｅＶ、垂直方向
からの傾斜角７°程度、濃度５×１０12／ｃｍ2〜７×
１０12／ｃｍ2の条件でイオン注入を行い、Ｓｉ基板１
にＰ型拡散層２を形成する。続いて、レジストを除去し
た後、注入されたイオンの拡散及びイオン注入による結
晶のダメージの回復を目的として、温度１０００℃程
度、時間１０〜２０分の条件で、窒素（Ｎ2）雰囲気で
アニーリングを行う。
板１を温度９００℃〜１０００℃の条件で熱酸化させ、
熱酸化膜（ＳｉＯ2）１２を膜厚２０ｎｍ〜３０ｎｍで
形成する。次に、図１１（ａ）には、不図示のレジスト
塗布後、パターニングを行ってメモリセル形成領域を開
口した後、そのメモリセル形成領域にボロン（Ｂ）イオ
ンをエネルギー１５０ｋｅＶ〜１８０ｋｅＶ、垂直方向
からの傾斜角７°程度、濃度５×１０12／ｃｍ2〜７×
１０12／ｃｍ2の条件でイオン注入を行い、Ｓｉ基板１
にＰ型拡散層２を形成する。続いて、レジストを除去し
た後、注入されたイオンの拡散及びイオン注入による結
晶のダメージの回復を目的として、温度１０００℃程
度、時間１０〜２０分の条件で、窒素（Ｎ2）雰囲気で
アニーリングを行う。
【００３９】続いて、図１１（ｂ）に示すように、熱酸
化膜１２をフッ酸等で全面除去した後、温度８５０℃〜
９５０℃の条件でシリコン酸化膜５を膜厚２０ｎｍ〜３
０ｎｍで形成する。その後、ＣＶＤ法によりシリコン窒
化膜（Ｓｉ3Ｎ4）１４を膜厚１００ｎｍ〜１５０ｎｍで
形成する。
化膜１２をフッ酸等で全面除去した後、温度８５０℃〜
９５０℃の条件でシリコン酸化膜５を膜厚２０ｎｍ〜３
０ｎｍで形成する。その後、ＣＶＤ法によりシリコン窒
化膜（Ｓｉ3Ｎ4）１４を膜厚１００ｎｍ〜１５０ｎｍで
形成する。
【００４０】続いて、図１１（ｃ）に示すように、レジ
スト１５の塗布を行い、パターニングを行った後、ドラ
イ異方性エッチングによりシリコン窒化膜１４のみをエ
ッチングする。このとき、周辺領域は全てレジスト１５
で覆い、シリコン窒化膜１４が後の工程でエッチングさ
れないようにしておく。
スト１５の塗布を行い、パターニングを行った後、ドラ
イ異方性エッチングによりシリコン窒化膜１４のみをエ
ッチングする。このとき、周辺領域は全てレジスト１５
で覆い、シリコン窒化膜１４が後の工程でエッチングさ
れないようにしておく。
【００４１】続いて、図１１（ｄ）に示すように、レジ
スト１５の剥離を行わず、連続してフッ酸等でシリコン
窒化膜１４の除去された下地のシリコン酸化膜５を除去
する。このとき、エッチングがフッ酸等のウエットエッ
チングにより行われるため、レジスト１５に覆われてい
たシリコン窒化膜１４下のシリコン酸化膜５にサイドエ
ッジが入る。その後、レジスト１５の剥離処理を行う。
スト１５の剥離を行わず、連続してフッ酸等でシリコン
窒化膜１４の除去された下地のシリコン酸化膜５を除去
する。このとき、エッチングがフッ酸等のウエットエッ
チングにより行われるため、レジスト１５に覆われてい
たシリコン窒化膜１４下のシリコン酸化膜５にサイドエ
ッジが入る。その後、レジスト１５の剥離処理を行う。
【００４２】続いて、図１１（ｅ）に示すように、温度
８００℃〜９００℃の条件でのウェット酸化、あるいは
温度１０００℃〜１１００℃の条件でのドライ酸化によ
り、メモリセルのトンネル酸化膜となるシリコン酸化膜
６を膜厚７ｎｍ〜１０ｎｍで形成する。
８００℃〜９００℃の条件でのウェット酸化、あるいは
温度１０００℃〜１１００℃の条件でのドライ酸化によ
り、メモリセルのトンネル酸化膜となるシリコン酸化膜
６を膜厚７ｎｍ〜１０ｎｍで形成する。
【００４３】続いて、図１２（ａ）に示すように、リン
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコン１６をＣＶＤ法にて、
膜厚１００ｎｍ〜２００ｎｍで形成する。
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコン１６をＣＶＤ法にて、
膜厚１００ｎｍ〜２００ｎｍで形成する。
【００４４】続いて、図１２（ｂ）に示すように、アモ
ルファスシリコン１６の全面を異方性エッチング（エッ
チバック）し、アモルファスシリコン１６をシリコン窒
化膜１４のサイドウォールとして両側のみに残し、浮遊
ゲート７ａ、７ｂを形成する。このとき、周辺領域は全
面にシリコン窒化膜１４が残っているため、アモルファ
スシリコン１６がサイドウォールとなって残る領域はな
い。
ルファスシリコン１６の全面を異方性エッチング（エッ
チバック）し、アモルファスシリコン１６をシリコン窒
化膜１４のサイドウォールとして両側のみに残し、浮遊
ゲート７ａ、７ｂを形成する。このとき、周辺領域は全
面にシリコン窒化膜１４が残っているため、アモルファ
スシリコン１６がサイドウォールとなって残る領域はな
い。
【００４５】続いて、図１２（ｃ）に示すように、ボロ
ン（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、
傾斜角２５〜３０°、合計濃度１×１０13／ｃｍ2〜３
×１０13／ｃｍ2になるような諸条件で２方向にイオン
注入を行い、パンチスルー対策としてのＰ型拡散層１１
を形成する。このとき周辺領域は全面にシリコン窒化膜
１４が残っているため、ボロン（Ｂ）イオンがＳｉ基板
１に達することはない。ここで、図３の半導体記憶装置
においては、本工程は不要である。
ン（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、
傾斜角２５〜３０°、合計濃度１×１０13／ｃｍ2〜３
×１０13／ｃｍ2になるような諸条件で２方向にイオン
注入を行い、パンチスルー対策としてのＰ型拡散層１１
を形成する。このとき周辺領域は全面にシリコン窒化膜
１４が残っているため、ボロン（Ｂ）イオンがＳｉ基板
１に達することはない。ここで、図３の半導体記憶装置
においては、本工程は不要である。
【００４６】続いて、図１２（ｄ）に示すように、全面
に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、
傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15
／ｃｍ2の条件でイオン注入を行い、メモリセルのソー
ス３、ドレイン４となるＮ型拡散層１３を形成する。こ
のとき、周辺領域は全面にシリコン窒化膜１４が残って
いるため、砒素（Ａｓ）イオンがＳｉ基板１に達するこ
とはない。
に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、
傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15
／ｃｍ2の条件でイオン注入を行い、メモリセルのソー
ス３、ドレイン４となるＮ型拡散層１３を形成する。こ
のとき、周辺領域は全面にシリコン窒化膜１４が残って
いるため、砒素（Ａｓ）イオンがＳｉ基板１に達するこ
とはない。
【００４７】続いて、図１２（ｅ）に示すように、ドラ
イエッチングを行ってシリコン窒化膜１４を全面除去す
る。このとき、周辺領域のシリコン窒化膜１４も全面除
去される。
イエッチングを行ってシリコン窒化膜１４を全面除去す
る。このとき、周辺領域のシリコン窒化膜１４も全面除
去される。
【００４８】続いて、図１３（ａ）に示すように、温度
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上
に温度７００℃〜８００℃の条件でのＣＶＤ法により膜
厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒
化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェ
ット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜８ｃを形成
する。この３層がＯＮＯ膜８として、浮遊ゲートと制御
ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁
膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程によ
り、Ｐ型拡散層１１及びソース３、ドレイン４となるＮ
型拡散層１３が拡散されて広がる。
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上
に温度７００℃〜８００℃の条件でのＣＶＤ法により膜
厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒
化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェ
ット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜８ｃを形成
する。この３層がＯＮＯ膜８として、浮遊ゲートと制御
ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁
膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程によ
り、Ｐ型拡散層１１及びソース３、ドレイン４となるＮ
型拡散層１３が拡散されて広がる。
【００４９】続いて、図１３（ｂ）に示すように、リン
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて膜厚１
００ｎｍ〜２００ｎｍで積層し、また、その表層にタン
グステンシリサイド１０をＣＶＤ法にて膜厚１００〜１
８０ｎｍで積層して、制御ゲート９を形成する。
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて膜厚１
００ｎｍ〜２００ｎｍで積層し、また、その表層にタン
グステンシリサイド１０をＣＶＤ法にて膜厚１００〜１
８０ｎｍで積層して、制御ゲート９を形成する。
【００５０】しかる後、レジストの塗布・パターニング
を行い、制御ゲート９となるタングステンシリサイド１
０とアモルファスシリコン、ＯＮＯ膜８、浮遊ゲート７
ａ、７ｂとなるアモルファスシリコンとそれぞれエッチ
ングを行うことで、メモリセルの制御ゲート９の形成及
び浮遊ゲート７ａ、７ｂの分離ができる。ここで、１７
に示すＯＮＯ膜８とシリコン酸化膜６との接合部分は、
制御ゲート形成のためのＯＮＯ膜８エッチング時にその
エッチング量に制御が必要であり、また、浮遊ゲート７
ａ、７ｂを形成するためのアモルファスシリコンのエッ
チング時にその選択比の制御が必要である。
を行い、制御ゲート９となるタングステンシリサイド１
０とアモルファスシリコン、ＯＮＯ膜８、浮遊ゲート７
ａ、７ｂとなるアモルファスシリコンとそれぞれエッチ
ングを行うことで、メモリセルの制御ゲート９の形成及
び浮遊ゲート７ａ、７ｂの分離ができる。ここで、１７
に示すＯＮＯ膜８とシリコン酸化膜６との接合部分は、
制御ゲート形成のためのＯＮＯ膜８エッチング時にその
エッチング量に制御が必要であり、また、浮遊ゲート７
ａ、７ｂを形成するためのアモルファスシリコンのエッ
チング時にその選択比の制御が必要である。
【００５１】ここで、図１３（ｂ）には図示していない
が、メモリセルの周辺領域については、制御ゲート９を
形成するためのアモルファスシリコン、タングステンシ
リサイド１０の積層前に、レジスト塗布・パターニング
により開口し、エッチングによりＯＮＯ膜８を除去した
後、レジストを剥離し、酸化膜を形成している。その
後、制御ゲート９を形成するためのアモルファスシリコ
ン及びタングステンシリサイド１０を積層し、メモリセ
ルのワード線形成後に改めてレジスト塗布・パターニン
グ・エッチングにより、ゲート電極を形成する。
が、メモリセルの周辺領域については、制御ゲート９を
形成するためのアモルファスシリコン、タングステンシ
リサイド１０の積層前に、レジスト塗布・パターニング
により開口し、エッチングによりＯＮＯ膜８を除去した
後、レジストを剥離し、酸化膜を形成している。その
後、制御ゲート９を形成するためのアモルファスシリコ
ン及びタングステンシリサイド１０を積層し、メモリセ
ルのワード線形成後に改めてレジスト塗布・パターニン
グ・エッチングにより、ゲート電極を形成する。
【００５２】さらに、図１３（ｃ）に示すように、隣接
するビット線間と隣接するゲート線間との間の素子分離
については、レジストの塗布・パターニング・現像を行
うことでメモリセルのみレジスト開口し、続けてボロン
（Ｂ）イオンをエネルギー２０ｋｅＶ〜４０ｋｅＶ、傾
斜角０°程度、濃度５×１０12／ｃｍ2〜１×１０13／
ｃｍ2の条件でイオン注入を行い、Ｐ型拡散層である素
子分離拡散層１８を形成する。
するビット線間と隣接するゲート線間との間の素子分離
については、レジストの塗布・パターニング・現像を行
うことでメモリセルのみレジスト開口し、続けてボロン
（Ｂ）イオンをエネルギー２０ｋｅＶ〜４０ｋｅＶ、傾
斜角０°程度、濃度５×１０12／ｃｍ2〜１×１０13／
ｃｍ2の条件でイオン注入を行い、Ｐ型拡散層である素
子分離拡散層１８を形成する。
【００５３】ここで、図１３（ｃ）では隣接するビット
線間と隣接するゲート線間との間のみの領域を示してい
るが、ワード線形成領域はそのタングステンシリサイド
がボロン（Ｂ）のイオン注入のブロック膜となって、チ
ャネル上へボロン（Ｂ）のイオン注入を防いでいる。
線間と隣接するゲート線間との間のみの領域を示してい
るが、ワード線形成領域はそのタングステンシリサイド
がボロン（Ｂ）のイオン注入のブロック膜となって、チ
ャネル上へボロン（Ｂ）のイオン注入を防いでいる。
【００５４】また、ワード線形成のためのエッチング後
に、図１３（ｃ）のようにフェンスとなって残っている
ＯＮＯ膜８の下にアモルファスシリコン１６の一部が残
る可能性があるが、この後工程の浮遊ゲート７ａ、７ｂ
の側壁ブロック膜として形成する温度８００℃〜９００
℃、膜厚５ｎｍ〜１０ｎｍの熱酸化膜工程において、全
て酸化膜となるために問題とはならない。
に、図１３（ｃ）のようにフェンスとなって残っている
ＯＮＯ膜８の下にアモルファスシリコン１６の一部が残
る可能性があるが、この後工程の浮遊ゲート７ａ、７ｂ
の側壁ブロック膜として形成する温度８００℃〜９００
℃、膜厚５ｎｍ〜１０ｎｍの熱酸化膜工程において、全
て酸化膜となるために問題とはならない。
【００５５】−第１の実施形態による半導体記憶装置の
製造方法の変形例１− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例１を説明する。図１４は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例１の工程順を示す
概略断面図である。
製造方法の変形例１− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例１を説明する。図１４は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例１の工程順を示す
概略断面図である。
【００５６】本例では、先ず図１１（ａ）〜（ｅ）、図
１２（ａ）〜（ｄ）の各工程を経る。続いて、図１４
（ａ）に示すように、温度７００℃〜９００℃の条件で
のウェット酸化により、Ｎ型拡散層１３と浮遊ゲート７
ａ、７ｂとのシリコン酸化膜６を成長させる。このと
き、アモルファスシリコンからなる浮遊ゲート７ａ、７
ｂ上にも酸化膜が形成されるが、Ｎ型拡散層１３上の方
が、不純物濃度が高いために増速酸化により厚く形成さ
れる。ここで、図３に示した半導体記憶装置において
は、ソース３、ドレイン４を覆うパンチスルー対策とし
てのＰ型拡散層１１は不要である。
１２（ａ）〜（ｄ）の各工程を経る。続いて、図１４
（ａ）に示すように、温度７００℃〜９００℃の条件で
のウェット酸化により、Ｎ型拡散層１３と浮遊ゲート７
ａ、７ｂとのシリコン酸化膜６を成長させる。このと
き、アモルファスシリコンからなる浮遊ゲート７ａ、７
ｂ上にも酸化膜が形成されるが、Ｎ型拡散層１３上の方
が、不純物濃度が高いために増速酸化により厚く形成さ
れる。ここで、図３に示した半導体記憶装置において
は、ソース３、ドレイン４を覆うパンチスルー対策とし
てのＰ型拡散層１１は不要である。
【００５７】また、浮遊ゲート７ａ、７ｂ間のシリコン
酸化膜６を厚く形成することで、制御ゲート９形成時の
ＯＮＯ膜８のエッチング時には、その厚くなった分だ
け、エッチング量のコントロールに余裕ができる。ま
た、浮遊ゲート７ａ、７ｂのアモルファスシリコンのエ
ッチング時には、そのエッチングの選択比の制御にも余
裕ができる。
酸化膜６を厚く形成することで、制御ゲート９形成時の
ＯＮＯ膜８のエッチング時には、その厚くなった分だ
け、エッチング量のコントロールに余裕ができる。ま
た、浮遊ゲート７ａ、７ｂのアモルファスシリコンのエ
ッチング時には、そのエッチングの選択比の制御にも余
裕ができる。
【００５８】続いて、図１４（ｂ）に示すように、ドラ
イエッチングを行ってシリコン窒化膜１４を全面除去す
る。このとき、周辺領域のシリコン窒化膜１４も全面除
去される。その後フッ酸（ＨＦ）処理により浮遊ゲート
７ａ、７ｂ上に形成された酸化膜を除去する。このと
き、浮遊ゲート７ａ、７ｂ間のシリコン酸化膜６も除去
されるが、厚く成長しているため、Ｓｉ基板１が露出す
ることはない。ここで、図３に示した半導体記憶装置に
おいては、ソース３、ドレイン４を覆うパンチスルー対
策としてのＰ型拡散層１１は不要である。
イエッチングを行ってシリコン窒化膜１４を全面除去す
る。このとき、周辺領域のシリコン窒化膜１４も全面除
去される。その後フッ酸（ＨＦ）処理により浮遊ゲート
７ａ、７ｂ上に形成された酸化膜を除去する。このと
き、浮遊ゲート７ａ、７ｂ間のシリコン酸化膜６も除去
されるが、厚く成長しているため、Ｓｉ基板１が露出す
ることはない。ここで、図３に示した半導体記憶装置に
おいては、ソース３、ドレイン４を覆うパンチスルー対
策としてのＰ型拡散層１１は不要である。
【００５９】そして、図１２（ｅ）、図１３（ａ）〜
（ｃ）の工程を経て、第１の実施形態の半導体記憶装置
が完成する。
（ｃ）の工程を経て、第１の実施形態の半導体記憶装置
が完成する。
【００６０】−第１の実施形態による半導体記憶装置の
製造方法の変形例２− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例２を説明する。図１５は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例２を示す概略断面
図である。
製造方法の変形例２− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例２を説明する。図１５は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例２を示す概略断面
図である。
【００６１】本例では、先ず図１１（ａ）〜（ｅ）、図
１２（ａ）〜（ｅ）の各工程を経る。続いて、図１５に
示すように、温度７００℃〜９００℃の条件でのウェッ
ト酸化により、膜厚５ｎｍ〜７ｎｍの酸化膜８ｄを形成
し、次に、酸化膜８ｄ上に温度７００℃〜８００℃の条
件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜８
ｂを形成し、さらに、窒化膜８ｂ上に温度９００℃〜１
０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７
ｎｍの窒素膜８ｃを形成する。この３層がＯＮＯ膜８ｅ
として、浮遊ゲートと制御ゲート間の絶縁膜及び制御ゲ
ートとＳｉ基板１間の絶縁膜の一部となる。ここで、Ｏ
ＮＯ膜８ｅ作製の熱工程により、Ｐ型拡散層１１及びＮ
型拡散層１３が拡散されて広がる。
１２（ａ）〜（ｅ）の各工程を経る。続いて、図１５に
示すように、温度７００℃〜９００℃の条件でのウェッ
ト酸化により、膜厚５ｎｍ〜７ｎｍの酸化膜８ｄを形成
し、次に、酸化膜８ｄ上に温度７００℃〜８００℃の条
件でのＣＶＤ法により膜厚８ｎｍ〜１０ｎｍの窒化膜８
ｂを形成し、さらに、窒化膜８ｂ上に温度９００℃〜１
０００℃の条件でのウェット酸化により膜厚４ｎｍ〜７
ｎｍの窒素膜８ｃを形成する。この３層がＯＮＯ膜８ｅ
として、浮遊ゲートと制御ゲート間の絶縁膜及び制御ゲ
ートとＳｉ基板１間の絶縁膜の一部となる。ここで、Ｏ
ＮＯ膜８ｅ作製の熱工程により、Ｐ型拡散層１１及びＮ
型拡散層１３が拡散されて広がる。
【００６２】また、酸化膜８ｄの形成を拡散工程で行っ
ており、Ｎ型拡散層１３上は不純物濃度が高いため、増
速酸化により厚く形成される。ここで、図３の半導体記
憶装置においては、ソース３、ドレイン４を覆うパンチ
スルー対策としてのＰ型拡散層１１は不要である。
ており、Ｎ型拡散層１３上は不純物濃度が高いため、増
速酸化により厚く形成される。ここで、図３の半導体記
憶装置においては、ソース３、ドレイン４を覆うパンチ
スルー対策としてのＰ型拡散層１１は不要である。
【００６３】そして、図１３（ｂ）、（ｃ）の工程を経
て、第１の実施形態の半導体記憶装置が完成する。
て、第１の実施形態の半導体記憶装置が完成する。
【００６４】−第１の実施形態による半導体記憶装置の
製造方法の変形例３− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例３を説明する。図１６は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例３を示す概略断面
図である。
製造方法の変形例３− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例３を説明する。図１６は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例３を示す概略断面
図である。
【００６５】本例では、先ず図１１（ａ）〜（ｃ）の各
工程を経る。続いて、図１６に示すように、ボロン
（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、傾
斜角０°程度、濃度１×１０13／ｃｍ2〜５×１０13／
ｃｍ2でイオン注入を行い、パンチスルー対策としての
Ｐ型拡散層１１を形成する。このとき周辺領域は全面に
シリコン窒化膜１４が残っているため、ボロン（Ｂ）イ
オンがＳｉ基板１に達することはない。ここで、図３の
半導体記憶装置においては、本工程は不要である。
工程を経る。続いて、図１６に示すように、ボロン
（Ｂ）イオンをエネルギー２５ｋｅＶ〜３５ｋｅＶ、傾
斜角０°程度、濃度１×１０13／ｃｍ2〜５×１０13／
ｃｍ2でイオン注入を行い、パンチスルー対策としての
Ｐ型拡散層１１を形成する。このとき周辺領域は全面に
シリコン窒化膜１４が残っているため、ボロン（Ｂ）イ
オンがＳｉ基板１に達することはない。ここで、図３の
半導体記憶装置においては、本工程は不要である。
【００６６】そして、図１１（ｄ）、（ｅ）、図１２
（ａ）、（ｂ）、（ｄ）、（ｅ）、図１３（ａ）〜
（ｃ）の工程を経て、第１の実施形態の半導体記憶装置
が完成する。
（ａ）、（ｂ）、（ｄ）、（ｅ）、図１３（ａ）〜
（ｃ）の工程を経て、第１の実施形態の半導体記憶装置
が完成する。
【００６７】−第１の実施形態による半導体記憶装置の
製造方法の変形例４−以下、第１の実施形態による半導
体記憶装置の製造方法の変形例４を説明する。図１７
は、第１の実施形態による半導体記憶装置の製造方法の
変形例４の工程順を示す概略断面図である。本製造方法
の特徴としては、ＴＥＯＳ（tetraethylorthosilicat
e）を使用したＣＶＤ法により、段部の被覆特性のよい
シリコン酸化膜（ＳｉＯ2）を形成することである。
製造方法の変形例４−以下、第１の実施形態による半導
体記憶装置の製造方法の変形例４を説明する。図１７
は、第１の実施形態による半導体記憶装置の製造方法の
変形例４の工程順を示す概略断面図である。本製造方法
の特徴としては、ＴＥＯＳ（tetraethylorthosilicat
e）を使用したＣＶＤ法により、段部の被覆特性のよい
シリコン酸化膜（ＳｉＯ2）を形成することである。
【００６８】本例では、先ず図１１（ａ）〜（ｅ）、図
１２（ａ）〜（ｄ）の各工程を経る。続いて、図１７
（ａ）に示すように、シリコン酸化膜（ＴＥＯＳ・Ｓｉ
Ｏ2）１９を膜厚５００ｎｍ〜１０００ｎｍで形成後、
シリコン窒化膜１４上までＣＭＰ法により研磨を行う。
ここで、図３の半導体記憶装置においては、ソース３、
ドレイン４を覆うパンチスルー対策としてのＰ型拡散層
１１は不要である。
１２（ａ）〜（ｄ）の各工程を経る。続いて、図１７
（ａ）に示すように、シリコン酸化膜（ＴＥＯＳ・Ｓｉ
Ｏ2）１９を膜厚５００ｎｍ〜１０００ｎｍで形成後、
シリコン窒化膜１４上までＣＭＰ法により研磨を行う。
ここで、図３の半導体記憶装置においては、ソース３、
ドレイン４を覆うパンチスルー対策としてのＰ型拡散層
１１は不要である。
【００６９】続いて、図１７（ｂ）に示すように、ドラ
イエッチングあるいはリン酸ボイルにより、シリコン窒
化膜１４を全面除去する。このとき周辺領域のシリコン
窒化膜１４も除去される。
イエッチングあるいはリン酸ボイルにより、シリコン窒
化膜１４を全面除去する。このとき周辺領域のシリコン
窒化膜１４も除去される。
【００７０】続いて、図１７（ｃ）に示すように、温度
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上
に温度７００℃〜８００℃の条件でのＣＶＤ法により膜
厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒
化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェ
ット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜８ｃを形成
する。この３層がＯＮＯ膜８として、浮遊ゲートと制御
ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁
膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程によ
り、Ｐ型拡散層１１及びＮ型拡散層１３が拡散されて広
がる。
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜８ａを形成し、次に、酸化膜８ａ上
に温度７００℃〜８００℃の条件でのＣＶＤ法により膜
厚８ｎｍ〜１０ｎｍの窒化膜８ｂを形成し、さらに、窒
化膜８ｂ上に温度９００℃〜１０００℃の条件でのウェ
ット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜８ｃを形成
する。この３層がＯＮＯ膜８として、浮遊ゲートと制御
ゲート間の絶縁膜及び制御ゲートとＳｉ基板１間の絶縁
膜の一部となる。ここで、ＯＮＯ膜８作製の熱工程によ
り、Ｐ型拡散層１１及びＮ型拡散層１３が拡散されて広
がる。
【００７１】続いて、図１７（ｄ）に示すように、リン
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて膜厚１
００ｎｍ〜２００ｎｍ積層し、また、その表層にタング
ステンシリサイド１０をＣＶＤ法にて膜厚１００〜１８
０ｎｍで積層して、制御ゲート９を形成する。
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて膜厚１
００ｎｍ〜２００ｎｍ積層し、また、その表層にタング
ステンシリサイド１０をＣＶＤ法にて膜厚１００〜１８
０ｎｍで積層して、制御ゲート９を形成する。
【００７２】しかる後、レジストの塗布・パターニング
を行い、制御ゲート９となるアモルファスシリコン、タ
ングステンシリサイド１０、ＯＮＯ膜８、浮遊ゲート７
ａ、７ｂとなるアモルファスシリコンとそれぞれエッチ
ングを行うことで、メモリセルの制御ゲート９の形成及
び浮遊ゲート７ａ、７ｂの分離ができる。
を行い、制御ゲート９となるアモルファスシリコン、タ
ングステンシリサイド１０、ＯＮＯ膜８、浮遊ゲート７
ａ、７ｂとなるアモルファスシリコンとそれぞれエッチ
ングを行うことで、メモリセルの制御ゲート９の形成及
び浮遊ゲート７ａ、７ｂの分離ができる。
【００７３】ここで、図１７（ｄ）には図示していない
が、メモリセルの周辺領域は、制御ゲート９を形成する
ためのアモルファスシリコン、タングステンシリサイド
１０の積層前に、レジスト塗布・パターニングにより開
口し、エッチングによりＯＮＯ膜８を除去した後、レジ
ストを剥離し、酸化膜を形成している。その後、制御ゲ
ート９を形成するためのアモルファスシリコン及びタン
グステンシリサイド１０積層し、メモリセルのワード線
形成後に改めてレジスト塗布・パターニング・エッチン
グにより、ゲート電極を形成する。ここで、メモリセル
とワード線との間の素子分離については、図１３（ｃ）
と同様である。
が、メモリセルの周辺領域は、制御ゲート９を形成する
ためのアモルファスシリコン、タングステンシリサイド
１０の積層前に、レジスト塗布・パターニングにより開
口し、エッチングによりＯＮＯ膜８を除去した後、レジ
ストを剥離し、酸化膜を形成している。その後、制御ゲ
ート９を形成するためのアモルファスシリコン及びタン
グステンシリサイド１０積層し、メモリセルのワード線
形成後に改めてレジスト塗布・パターニング・エッチン
グにより、ゲート電極を形成する。ここで、メモリセル
とワード線との間の素子分離については、図１３（ｃ）
と同様である。
【００７４】−第１の実施形態による半導体記憶装置の
製造方法の変形例５− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例５を説明する。図１８は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例５を示す概略断面
図である。
製造方法の変形例５− 以下、第１の実施形態による半導体記憶装置の製造方法
の変形例５を説明する。図１８は、第１の実施形態によ
る半導体記憶装置の製造方法の変形例５を示す概略断面
図である。
【００７５】本例では、先ず図１１（ａ）〜（ｅ）、図
１２（ａ）〜（ｄ）、図１７（ａ）の各工程を経る。続
いて、図１８に示すように、異方性エッチングによりシ
リコン酸化膜１９をエッチングして後退させる。ここ
で、図３の半導体記憶装置においては、ソース３、ドレ
イン４を覆うパンチスルー対策としてのＰ型拡散層１１
は不要である。
１２（ａ）〜（ｄ）、図１７（ａ）の各工程を経る。続
いて、図１８に示すように、異方性エッチングによりシ
リコン酸化膜１９をエッチングして後退させる。ここ
で、図３の半導体記憶装置においては、ソース３、ドレ
イン４を覆うパンチスルー対策としてのＰ型拡散層１１
は不要である。
【００７６】そして、図１７（ｂ）〜（ｄ）の工程を経
て、第１の実施形態の半導体記憶装置が完成する。
て、第１の実施形態の半導体記憶装置が完成する。
【００７７】以上説明してきたように、本実施形態の半
導体記憶装置によれば、１つのメモリセル２０に浮遊ゲ
ート７を２つ分離して備えるようにすることで、それぞ
れ独立してプログラムを可能とすることができ、同一メ
モリセル内で単一の浮遊ゲートがある場合と比較して、
集積度を２倍とすることができる。
導体記憶装置によれば、１つのメモリセル２０に浮遊ゲ
ート７を２つ分離して備えるようにすることで、それぞ
れ独立してプログラムを可能とすることができ、同一メ
モリセル内で単一の浮遊ゲートがある場合と比較して、
集積度を２倍とすることができる。
【００７８】また、ビット線（ＢＬ１〜ＢＬ４）を拡散
層で形成するようにしたので、コンタクトを最小限とす
ることができ、メモリセル２０の面積も小さくすること
ができる。
層で形成するようにしたので、コンタクトを最小限とす
ることができ、メモリセル２０の面積も小さくすること
ができる。
【００７９】（第２の実施形態）本発明の第２の実施形
態における半導体記憶装置は、ＡＮＤ型不揮発性メモリ
である。
態における半導体記憶装置は、ＡＮＤ型不揮発性メモリ
である。
【００８０】図１９は、第２の実施形態における半導体
記憶装置の平面図であり、図２０は、その等価回路図で
ある。図１９及び図２０に示すように、半導体記憶装置
は、制御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ４）とが直交するように形成さ
れており、１本のワード線（ＷＬ１〜ＷＬ４）に対し
て、２つのビット線にまたがるようにメモリセル４０が
マトリクス状に形成されている。
記憶装置の平面図であり、図２０は、その等価回路図で
ある。図１９及び図２０に示すように、半導体記憶装置
は、制御ゲートにあたるワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ４）とが直交するように形成さ
れており、１本のワード線（ＷＬ１〜ＷＬ４）に対し
て、２つのビット線にまたがるようにメモリセル４０が
マトリクス状に形成されている。
【００８１】また、ビット線（ＢＬ１〜ＢＬ４）方向の
メモリセル４０間の領域には、素子分離拡散層が形成さ
れている。ここで、ビット線（ＢＬ１〜ＢＬ４）は拡散
層で形成されており、また、周辺回路との接続はビット
線の低抵抗化のために金属で配線されている。
メモリセル４０間の領域には、素子分離拡散層が形成さ
れている。ここで、ビット線（ＢＬ１〜ＢＬ４）は拡散
層で形成されており、また、周辺回路との接続はビット
線の低抵抗化のために金属で配線されている。
【００８２】図２１に、図１で示したＩＩ−ＩＩ’間の
メモリセル４０の概略断面図を示す。図２１に示すよう
に、メモリセル４０は、Ｓｉ基板２１上に形成されたゲ
ート絶縁膜としてのシリコン酸化膜（ＳｉＯ2）２５、
２６と、シリコン酸化膜２６上に形成された浮遊ゲート
２７と、浮遊ゲート２７とシリコン酸化膜２５、２６を
覆うように形成されたＯＮＯ膜２８と、ＯＮＯ膜２８上
に形成されたワード線としての制御ゲート２９とを備え
ている。
メモリセル４０の概略断面図を示す。図２１に示すよう
に、メモリセル４０は、Ｓｉ基板２１上に形成されたゲ
ート絶縁膜としてのシリコン酸化膜（ＳｉＯ2）２５、
２６と、シリコン酸化膜２６上に形成された浮遊ゲート
２７と、浮遊ゲート２７とシリコン酸化膜２５、２６を
覆うように形成されたＯＮＯ膜２８と、ＯＮＯ膜２８上
に形成されたワード線としての制御ゲート２９とを備え
ている。
【００８３】本実施形態におけるメモリセル４０の特徴
としては、第１の実施形態と同様に浮遊ゲート２７がチ
ャネル上で一対の浮遊ゲート２７ａ、２７ｂに分離され
て形成されている点である。この分離形成されている浮
遊ゲート２７ａ、２７ｂは、ソース２３、ドレイン２４
上にそれぞれ独立して配置されており、その浮遊ゲート
２７ａ、２７ｂにより、ソース２３、ドレイン２４から
の電子をそれぞれ注入・引き抜きできるようになってい
る。
としては、第１の実施形態と同様に浮遊ゲート２７がチ
ャネル上で一対の浮遊ゲート２７ａ、２７ｂに分離され
て形成されている点である。この分離形成されている浮
遊ゲート２７ａ、２７ｂは、ソース２３、ドレイン２４
上にそれぞれ独立して配置されており、その浮遊ゲート
２７ａ、２７ｂにより、ソース２３、ドレイン２４から
の電子をそれぞれ注入・引き抜きできるようになってい
る。
【００８４】この一対の浮遊ゲート２７は、シリコン酸
化膜２５上に形成され、後に除去される絶縁膜の側壁に
形成されたサイドウォールであるため、チャネルの中央
部に突起した形状となっている。
化膜２５上に形成され、後に除去される絶縁膜の側壁に
形成されたサイドウォールであるため、チャネルの中央
部に突起した形状となっている。
【００８５】Ｓｉ基板２１には、ゲート２３、ソース２
４形成されており、また、それぞれがビット線を構成し
ている。
４形成されており、また、それぞれがビット線を構成し
ている。
【００８６】シリコン酸化膜２５は、シリコン酸化膜２
６よりも厚く形成されているが、このようにすること
で、サイドウォールとして形成された浮遊ゲート２７
ａ、２７ｂをチャネル中央部により突起させ、プログラ
ム時に電子を取込みやすくしている。また、シリコン酸
化膜２５をシリコン酸化膜２６で構成することも本実施
形態の範疇に含まれる。このようにして、その作製工程
を簡略化することも可能である。
６よりも厚く形成されているが、このようにすること
で、サイドウォールとして形成された浮遊ゲート２７
ａ、２７ｂをチャネル中央部により突起させ、プログラ
ム時に電子を取込みやすくしている。また、シリコン酸
化膜２５をシリコン酸化膜２６で構成することも本実施
形態の範疇に含まれる。このようにして、その作製工程
を簡略化することも可能である。
【００８７】また、第１の実施の形態における半導体記
憶装置の変形例と同様に、ソース２３、ドレイン２４の
周辺に反対導電型のパンチスルー対策の拡散層を設ける
こともできる。
憶装置の変形例と同様に、ソース２３、ドレイン２４の
周辺に反対導電型のパンチスルー対策の拡散層を設ける
こともできる。
【００８８】−第２の実施形態による半導体記憶装置の
製造方法− 以下、第２の実施形態による半導体記憶装置の製造方法
を説明する。図２２〜図２４は、図２１に示した半導体
記憶装置の製造方法を工程順に示す概略断面図である。
製造方法− 以下、第２の実施形態による半導体記憶装置の製造方法
を説明する。図２２〜図２４は、図２１に示した半導体
記憶装置の製造方法を工程順に示す概略断面図である。
【００８９】先ず、図２２（ａ）に示すように、温度８
５０℃〜９５０℃の条件でシリコン酸化膜２５を膜厚２
０ｎｍ〜３０ｎｍで形成する。その後、ＣＶＤ法により
シリコン窒化膜（Ｓｉ3Ｎ4）３４を膜厚１００ｎｍ〜１
５０ｎｍで形成し、メモリセル形成領域のパターニング
を行う。
５０℃〜９５０℃の条件でシリコン酸化膜２５を膜厚２
０ｎｍ〜３０ｎｍで形成する。その後、ＣＶＤ法により
シリコン窒化膜（Ｓｉ3Ｎ4）３４を膜厚１００ｎｍ〜１
５０ｎｍで形成し、メモリセル形成領域のパターニング
を行う。
【００９０】続いて、図２２（ｂ）に示すように、シリ
コン窒化膜３４を酸化防止膜にして、Ｓｉ基板２１上の
表面を選択的に酸化することによって、Ｓｉ基板２１の
表面にシリコン酸化膜（ＳｉＯ2）３１を選択的に形成
して素子分離領域を区画する。
コン窒化膜３４を酸化防止膜にして、Ｓｉ基板２１上の
表面を選択的に酸化することによって、Ｓｉ基板２１の
表面にシリコン酸化膜（ＳｉＯ2）３１を選択的に形成
して素子分離領域を区画する。
【００９１】続いて、図２２（ｃ）に示すように、レジ
スト３５の塗布を行い、パターニングを行った後、ドラ
イ異方性エッチングによりシリコン窒化膜３４のみをエ
ッチングする。
スト３５の塗布を行い、パターニングを行った後、ドラ
イ異方性エッチングによりシリコン窒化膜３４のみをエ
ッチングする。
【００９２】続いて、図２２（ｄ）に示すように、レジ
スト３５の剥離を行わず、連続してフッ酸等でシリコン
窒化膜３４の除去された下地のシリコン酸化膜２５を除
去する。このとき、エッチングがフッ酸等のウエットエ
ッチングにより行われるため、レジスト３５に覆われて
いたシリコン窒化膜３４下のシリコン酸化膜２５にサイ
ドエッジが入る。その後、レジスト３５の剥離処理を行
う。
スト３５の剥離を行わず、連続してフッ酸等でシリコン
窒化膜３４の除去された下地のシリコン酸化膜２５を除
去する。このとき、エッチングがフッ酸等のウエットエ
ッチングにより行われるため、レジスト３５に覆われて
いたシリコン窒化膜３４下のシリコン酸化膜２５にサイ
ドエッジが入る。その後、レジスト３５の剥離処理を行
う。
【００９３】続いて、図２２（ｅ）に示すように、温度
８００℃〜９００℃の条件でのウェット酸化膜、あるい
は温度１０００℃〜１１００℃の条件でのドライ酸化膜
により、メモリセルのトンネル酸化膜となるシリコン酸
化膜２６を膜厚７ｎｍ〜１０ｎｍで形成する。
８００℃〜９００℃の条件でのウェット酸化膜、あるい
は温度１０００℃〜１１００℃の条件でのドライ酸化膜
により、メモリセルのトンネル酸化膜となるシリコン酸
化膜２６を膜厚７ｎｍ〜１０ｎｍで形成する。
【００９４】続いて、図２３（ａ）に示すように、リン
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて、膜厚
１００ｎｍ〜２００ｎｍで形成して、全面を異方性エッ
チング（エッチバック）し、シリコン窒化膜３４のサイ
ドウォールとして両側のみに残し、浮遊ゲート２７ａ、
２７ｂを形成する。
（Ｐ）が濃度２×１０20／ｃｍ3〜３×１０21／ｃｍ3ド
ープされたアモルファスシリコンをＣＶＤ法にて、膜厚
１００ｎｍ〜２００ｎｍで形成して、全面を異方性エッ
チング（エッチバック）し、シリコン窒化膜３４のサイ
ドウォールとして両側のみに残し、浮遊ゲート２７ａ、
２７ｂを形成する。
【００９５】続いて、図２３（ｂ）に示すように、全面
に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、
傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15
／ｃｍ2の条件でイオン注入を行い、メモリセルのソー
ス２３、ドレイン２４となるＮ型拡散層３３を形成す
る。このとき、Ｓｉ基板２１のチャネル部には、シリコ
ン窒化膜３４が残っているため、砒素（Ａｓ）イオンが
Ｓｉ基板２１のチャネル部に達することはない。
に砒素（Ａｓ）をエネルギー５０ｋｅＶ〜７０ｋｅＶ、
傾斜角０°程度、濃度１×１０15／ｃｍ2〜３×１０15
／ｃｍ2の条件でイオン注入を行い、メモリセルのソー
ス２３、ドレイン２４となるＮ型拡散層３３を形成す
る。このとき、Ｓｉ基板２１のチャネル部には、シリコ
ン窒化膜３４が残っているため、砒素（Ａｓ）イオンが
Ｓｉ基板２１のチャネル部に達することはない。
【００９６】続いて、図２３（ｃ）に示すように、シリ
コン窒化膜３４を酸化防止膜としてＳｉ基板２１の表面
を選択的に酸化することにより、Ｎ型拡散層３３と浮遊
ゲート２７ａ、２７ｂとのシリコン酸化膜２６を成長さ
せる。また、この熱酸化によりＮ型拡散層３３が拡散し
て広がる。
コン窒化膜３４を酸化防止膜としてＳｉ基板２１の表面
を選択的に酸化することにより、Ｎ型拡散層３３と浮遊
ゲート２７ａ、２７ｂとのシリコン酸化膜２６を成長さ
せる。また、この熱酸化によりＮ型拡散層３３が拡散し
て広がる。
【００９７】続いて、図２３（ｄ）に示すように、ドラ
イエッチングを行ってシリコン窒化膜３４を全面除去す
る。
イエッチングを行ってシリコン窒化膜３４を全面除去す
る。
【００９８】続いて、図２３（ｅ）に示すように、温度
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜２８ａを形成し、次に、酸化膜２８
ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法によ
り膜厚８ｎｍ〜１０ｎｍの窒化膜２８ｂを形成し、さら
に、窒化膜２８ｂ上に温度９００℃〜１０００℃の条件
でのウェット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜２
８ｃを形成する。この３層がＯＮＯ膜２８として、浮遊
ゲート２７ａ、４７ｂと制御ゲート２９間の絶縁膜及び
制御ゲート２９とＳｉ基板２１間の絶縁膜の一部とな
る。
７００℃〜８００℃の条件でのＣＶＤ法により膜厚５ｎ
ｍ〜７ｎｍの酸化膜２８ａを形成し、次に、酸化膜２８
ａ上に温度７００℃〜８００℃の条件でのＣＶＤ法によ
り膜厚８ｎｍ〜１０ｎｍの窒化膜２８ｂを形成し、さら
に、窒化膜２８ｂ上に温度９００℃〜１０００℃の条件
でのウェット酸化により膜厚４ｎｍ〜７ｎｍの窒素膜２
８ｃを形成する。この３層がＯＮＯ膜２８として、浮遊
ゲート２７ａ、４７ｂと制御ゲート２９間の絶縁膜及び
制御ゲート２９とＳｉ基板２１間の絶縁膜の一部とな
る。
【００９９】続いて、図２４（ａ）に示すように、多結
晶シリコン（ｐｏｌｙＳｉ）をＣＶＤ法にて膜厚１００
ｎｍ〜２００ｎｍで積層し、また、その表層にタングス
テンシリサイド１０をＣＶＤ法にて膜厚１００〜１８０
ｎｍで積層して、制御ゲート２９を形成する。
晶シリコン（ｐｏｌｙＳｉ）をＣＶＤ法にて膜厚１００
ｎｍ〜２００ｎｍで積層し、また、その表層にタングス
テンシリサイド１０をＣＶＤ法にて膜厚１００〜１８０
ｎｍで積層して、制御ゲート２９を形成する。
【０１００】しかる後、レジストの塗布・パターニング
を行い、制御ゲート２９となるタングステンシリサイド
３０、多結晶シリコン（ｐｏｌｙＳｉ）、ＯＮＯ膜２
８、浮遊ゲート２７ａ、２７ｂとなるアモルファスシリ
コンとそれぞれエッチングを行うことで、メモリセルの
制御ゲート２９の形成及び浮遊ゲート２７ａ、２７ｂの
分離ができる。
を行い、制御ゲート２９となるタングステンシリサイド
３０、多結晶シリコン（ｐｏｌｙＳｉ）、ＯＮＯ膜２
８、浮遊ゲート２７ａ、２７ｂとなるアモルファスシリ
コンとそれぞれエッチングを行うことで、メモリセルの
制御ゲート２９の形成及び浮遊ゲート２７ａ、２７ｂの
分離ができる。
【０１０１】−第２の実施形態の半導体記憶装置の比較
例− ここで、図２５〜図２７に比較例としてのＡＮＤ型不揮
発性メモリの一例を示し、図２５にその平面図、図２６
にその等価回路図、図２７にその１メモリセルの概略断
面図を示す。
例− ここで、図２５〜図２７に比較例としてのＡＮＤ型不揮
発性メモリの一例を示し、図２５にその平面図、図２６
にその等価回路図、図２７にその１メモリセルの概略断
面図を示す。
【０１０２】図２８、図２９に示すように比較例のＡＮ
Ｄ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ６）がマトリクス状に形成さ
れ、メモリセル２００内の浮遊ゲート２０１が、２つの
ビット線にまたがるように形成されている。
Ｄ型不揮発性メモリは、ワード線（ＷＬ１〜ＷＬ４）と
ビット線（ＢＬ１〜ＢＬ６）がマトリクス状に形成さ
れ、メモリセル２００内の浮遊ゲート２０１が、２つの
ビット線にまたがるように形成されている。
【０１０３】また、図２７の概略断面図に示すように、
比較例の不揮発性メモリは、Ｓｉ基板２０２上にシリコ
ン酸化膜（ＳｉＯ2）２０５を介して浮遊ゲート２０１
が形成されている。この浮遊ゲート２０１は、ソース２
０３、ドレイン２０４からの電子の注入・引き出しを行
うために、そのソース２０３及びドレイン２０４上に配
置されている。
比較例の不揮発性メモリは、Ｓｉ基板２０２上にシリコ
ン酸化膜（ＳｉＯ2）２０５を介して浮遊ゲート２０１
が形成されている。この浮遊ゲート２０１は、ソース２
０３、ドレイン２０４からの電子の注入・引き出しを行
うために、そのソース２０３及びドレイン２０４上に配
置されている。
【０１０４】このように、１つのメモリセル２００にプ
ログラムを行うための浮遊ゲート２０１を１つしか持た
ない不揮発性メモリでは、その集積度を向上させるため
に、浮遊ゲート２０１を立体構造等にして微細化を図る
ことなどを行うことになるが、それにも限度があり、ま
た、作製工程が複雑になってしまう欠点がある。
ログラムを行うための浮遊ゲート２０１を１つしか持た
ない不揮発性メモリでは、その集積度を向上させるため
に、浮遊ゲート２０１を立体構造等にして微細化を図る
ことなどを行うことになるが、それにも限度があり、ま
た、作製工程が複雑になってしまう欠点がある。
【０１０５】以上説明してきたように、本実施の形態の
半導体記憶装置によれば、１つのメモリセル４０に浮遊
ゲート２７を２つ分離して形成することで、それぞれの
浮遊ゲート７ａ、７ｂに独立してプログラムを可能とす
ることができる。これにより、同一メモリセル内で単一
の浮遊ゲートを有する比較例の場合と比較して、集積度
を２倍とすることができる。
半導体記憶装置によれば、１つのメモリセル４０に浮遊
ゲート２７を２つ分離して形成することで、それぞれの
浮遊ゲート７ａ、７ｂに独立してプログラムを可能とす
ることができる。これにより、同一メモリセル内で単一
の浮遊ゲートを有する比較例の場合と比較して、集積度
を２倍とすることができる。
【０１０６】以下、本発明の諸態様を付記としてまとめ
て記載する。
て記載する。
【０１０７】（付記１）半導体基板と、前記半導体基板
の表面に所定距離をおいて形成された一対の拡散層と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記各拡散層の
上方にそれぞれが分離して形成された一対の浮遊ゲート
と、前記第１のゲート絶縁膜と前記浮遊ゲートとを覆う
ように形成された第２のゲート絶縁膜と、前記第２のゲ
ート絶縁膜上に形成された制御ゲートとを含み、前記一
対の浮遊ゲート毎にメモリセルを構成することを特徴と
する半導体記憶装置。
の表面に所定距離をおいて形成された一対の拡散層と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記各拡散層の
上方にそれぞれが分離して形成された一対の浮遊ゲート
と、前記第１のゲート絶縁膜と前記浮遊ゲートとを覆う
ように形成された第２のゲート絶縁膜と、前記第２のゲ
ート絶縁膜上に形成された制御ゲートとを含み、前記一
対の浮遊ゲート毎にメモリセルを構成することを特徴と
する半導体記憶装置。
【０１０８】（付記２）前記拡散層は、その周辺が反対
導電型の拡散層で覆われていることを特徴とする付記１
に記載の半導体記憶装置。
導電型の拡散層で覆われていることを特徴とする付記１
に記載の半導体記憶装置。
【０１０９】（付記３）前記拡散層がビット線であり、
前記制御ゲートと直交するように配設されていることを
特徴とする付記１に記載の半導体記憶装置。
前記制御ゲートと直交するように配設されていることを
特徴とする付記１に記載の半導体記憶装置。
【０１１０】（付記４）前記第１のゲート絶縁膜は、前
記拡散層上の部分よりも前記浮遊ゲート間の部分が厚く
形成されていることを特徴とする付記１に記載の半導体
記憶装置。
記拡散層上の部分よりも前記浮遊ゲート間の部分が厚く
形成されていることを特徴とする付記１に記載の半導体
記憶装置。
【０１１１】（付記５）前記浮遊ゲートは、上方に突起
して形成されていることを特徴とする付記１に記載の半
導体記憶装置。
して形成されていることを特徴とする付記１に記載の半
導体記憶装置。
【０１１２】（付記６）基板上に第１のゲート絶縁膜を
形成する工程と、前記第１のゲート絶縁膜上に所定形状
の絶縁膜を形成する工程と、前記所定形状の絶縁膜の側
壁に一対の第１の導電体層を形成する工程と、前記所定
形状の絶縁膜の両側の基板表面に一対の拡散層を形成す
る工程と、前記所定形状の絶縁膜を除去する工程と、前
記第１の導電体層を覆うように第２のゲート絶縁膜を形
成する工程と、前記第２のゲート絶縁膜上に第２の導電
体層を形成する工程とを有することを特徴とする半導体
記憶装置の製造方法。
形成する工程と、前記第１のゲート絶縁膜上に所定形状
の絶縁膜を形成する工程と、前記所定形状の絶縁膜の側
壁に一対の第１の導電体層を形成する工程と、前記所定
形状の絶縁膜の両側の基板表面に一対の拡散層を形成す
る工程と、前記所定形状の絶縁膜を除去する工程と、前
記第１の導電体層を覆うように第２のゲート絶縁膜を形
成する工程と、前記第２のゲート絶縁膜上に第２の導電
体層を形成する工程とを有することを特徴とする半導体
記憶装置の製造方法。
【０１１３】（付記７）前記拡散層を形成する前に、前
記拡散層と反対導電型の拡散層を形成する工程を更に有
し、前記反対導電型の拡散層で覆われるように前記拡散
層を形成することを特徴とする付記６に記載の半導体記
憶装置の製造方法。
記拡散層と反対導電型の拡散層を形成する工程を更に有
し、前記反対導電型の拡散層で覆われるように前記拡散
層を形成することを特徴とする付記６に記載の半導体記
憶装置の製造方法。
【０１１４】（付記８）前記拡散層と前記第２の導電体
層とを直交するように形成することを特徴とする付記６
に記載の半導体記憶装置の製造方法。
層とを直交するように形成することを特徴とする付記６
に記載の半導体記憶装置の製造方法。
【０１１５】（付記９）前記第１のゲート絶縁膜を、前
記拡散層上の部分よりも前記第１の導電体層間の部分を
厚く形成することを特徴とする付記６に記載の半導体記
憶装置の製造方法。
記拡散層上の部分よりも前記第１の導電体層間の部分を
厚く形成することを特徴とする付記６に記載の半導体記
憶装置の製造方法。
【０１１６】（付記１０）前記第１の導電体層を、上方
に突起して形成することを特徴とする付記６に記載の半
導体記憶装置の製造方法。
に突起して形成することを特徴とする付記６に記載の半
導体記憶装置の製造方法。
【０１１７】（付記１１）前記第１の導電体層を、全面
異方性エッチングにより前記所定形状の絶縁膜の側壁の
みに残すように形成することを特徴とする付記６に記載
の半導体記憶装置の製造方法。
異方性エッチングにより前記所定形状の絶縁膜の側壁の
みに残すように形成することを特徴とする付記６に記載
の半導体記憶装置の製造方法。
【０１１８】
【発明の効果】本発明によれば、１つのメモリセルに浮
遊ゲートを２つ分離して備えるようにしたので、それぞ
れ独立してプログラムを可能とすることができ、同一メ
モリセル内で単一の浮遊ゲートがある場合と比較して、
集積度を２倍とすることができる。
遊ゲートを２つ分離して備えるようにしたので、それぞ
れ独立してプログラムを可能とすることができ、同一メ
モリセル内で単一の浮遊ゲートがある場合と比較して、
集積度を２倍とすることができる。
【０１１９】また、本発明の他の特徴によれば、拡散層
の周辺に反対導電型を有する拡散層を備えるようにした
ので、パンチスルー対策をすることができる。
の周辺に反対導電型を有する拡散層を備えるようにした
ので、パンチスルー対策をすることができる。
【０１２０】また、本発明のその他の特徴によれば、ビ
ット線を拡散層で形成するようにしたので、コンタクト
を最小限とすることができ、メモリセルの面積も小さく
することができる。
ット線を拡散層で形成するようにしたので、コンタクト
を最小限とすることができ、メモリセルの面積も小さく
することができる。
【図１】本発明における第１の実施形態の半導体記憶装
置を示す平面図である。
置を示す平面図である。
【図２】本発明における第１の実施形態の半導体記憶装
置を示す等価回路図である。
置を示す等価回路図である。
【図３】本発明における第１の実施形態の半導体記憶装
置を示す概略断面図である。
置を示す概略断面図である。
【図４】本発明における半導体記憶装置のプログラム書
込み動作状態を示す概略断面図である。
込み動作状態を示す概略断面図である。
【図５】本発明における半導体記憶装置のプログラム消
去動作状態を示す概略断面図である。
去動作状態を示す概略断面図である。
【図６】本発明における半導体記憶装置のプログラム読
み出し動作状態を示す概略断面図である。
み出し動作状態を示す概略断面図である。
【図７】本発明における半導体記憶装置のＴＣＡＤ確認
結果を示した概略断面図である。
結果を示した概略断面図である。
【図８】本発明における半導体記憶装置のＴＣＡＤ確認
結果を示した概略断面図である。
結果を示した概略断面図である。
【図９】本発明における半導体記憶装置のＴＣＡＤ確認
結果を示した概略断面図である。
結果を示した概略断面図である。
【図１０】本発明における第１の実施形態の半導体記憶
装置の変形例を示す概略断面図である。
装置の変形例を示す概略断面図である。
【図１１】第１の実施形態による半導体記憶装置の製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態による半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【図１３】図１２に引き続き、第１の実施形態による半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【図１４】第１の実施形態による半導体記憶装置の製造
方法の変形例１の工程順を示す概略断面図である。
方法の変形例１の工程順を示す概略断面図である。
【図１５】第１の実施形態による半導体記憶装置の製造
方法の変形例２を示す概略断面図である。
方法の変形例２を示す概略断面図である。
【図１６】第１の実施形態による半導体記憶装置の製造
方法の変形例３を示す概略断面図である。
方法の変形例３を示す概略断面図である。
【図１７】第１の実施形態による半導体記憶装置の製造
方法の変形例４の工程順を示す概略断面図である。
方法の変形例４の工程順を示す概略断面図である。
【図１８】第１の実施形態による半導体記憶装置の製造
方法の変形例５を示す概略断面図である。
方法の変形例５を示す概略断面図である。
【図１９】本発明における第２の実施形態の半導体記憶
装置を示す平面図である。
装置を示す平面図である。
【図２０】本発明における第２の実施形態の半導体記憶
装置を示す等価回路図である。
装置を示す等価回路図である。
【図２１】本発明における第２の実施形態の半導体記憶
装置を示す概略断面図である。
装置を示す概略断面図である。
【図２２】第２の実施形態による半導体記憶装置の製造
方法を工程順に示す概略断面図である。
方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態による半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【図２４】図２３に引き続き、第２の実施形態による半
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
導体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【図２５】比較例を示し、ＡＮＤ型不揮発性メモリの平
面図である。
面図である。
【図２６】比較例を示し、ＡＮＤ型不揮発性メモリの等
価回路図である。
価回路図である。
【図２７】比較例を示し、ＡＮＤ型不揮発性メモリの概
略断面図である。
略断面図である。
【図２８】従来例を示し、ＮＯＲ型不揮発性メモリの平
面図である。
面図である。
【図２９】従来例を示し、ＮＯＲ型不揮発性メモリの等
価回路図である。
価回路図である。
【図３０】従来例を示し、ＮＯＲ型不揮発性メモリの概
略断面図である。
略断面図である。
１、２１、１０２、２０２ Ｓｉ基板
２ Ｐ型拡散層
３、２３、１０３、２０３ ソース
４、２４、１０４、２０４ ドレイン
５、６、２５、２６、３１、１０５、２０５ シリコン
酸化膜（ＳｉＯ2） ７、７ａ、７ｂ、２７、２７ａ、２７ｂ、１０１、２０
１ 浮遊ゲート ８、８ｅ、２８、１０６ ＯＮＯ膜 ８ａ、８ｄ、２８ａ 酸化膜 ８ｂ、２８ｂ 窒化膜 ８ｃ、２８ｃ 酸化膜 ９、２９、１０７ 制御ゲート １０、３０ タングステンシリサイド（ＷＳｉ） １１ Ｐ型拡散層 １２ 熱酸化膜 １３、３３ Ｎ型拡散層 １４、３４ シリコン窒化膜（Ｓｉ3Ｎ4） １５、３５ レジスト １６ アモルファスシリコン（ＤＡＳｉ） １７ ＯＮＯ膜８とシリコン酸化膜６との接合部分 １８ 素子分離拡散層 １９ シリコン酸化膜（ＴＥＯＳ・ＳｉＯ2） ２０、４０、１００、２００ メモリセル ＷＬ１〜ＷＬ４ ワード線 ＢＬ１〜ＢＬ４ ビット線
酸化膜（ＳｉＯ2） ７、７ａ、７ｂ、２７、２７ａ、２７ｂ、１０１、２０
１ 浮遊ゲート ８、８ｅ、２８、１０６ ＯＮＯ膜 ８ａ、８ｄ、２８ａ 酸化膜 ８ｂ、２８ｂ 窒化膜 ８ｃ、２８ｃ 酸化膜 ９、２９、１０７ 制御ゲート １０、３０ タングステンシリサイド（ＷＳｉ） １１ Ｐ型拡散層 １２ 熱酸化膜 １３、３３ Ｎ型拡散層 １４、３４ シリコン窒化膜（Ｓｉ3Ｎ4） １５、３５ レジスト １６ アモルファスシリコン（ＤＡＳｉ） １７ ＯＮＯ膜８とシリコン酸化膜６との接合部分 １８ 素子分離拡散層 １９ シリコン酸化膜（ＴＥＯＳ・ＳｉＯ2） ２０、４０、１００、２００ メモリセル ＷＬ１〜ＷＬ４ ワード線 ＢＬ１〜ＢＬ４ ビット線
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フロントページの続き
Ｆターム(参考） 5F083 EP03 EP09 EP14 EP15 EP24
EP27 EP35 EP42 EP55 EP64
EP69 EP77 ER02 ER14 GA09
JA04 JA19 JA33 JA35 LA12
LA16 NA06 PR03 PR05 PR12
PR14 PR36 ZA21
5F101 BA03 BA14 BA16 BA29 BA36
BB04 BB08 BC02 BC04 BC11
BD03 BD10 BD15 BD22 BD33
BE02 BE05 BE07 BF05 BH03
BH09 BH14 BH15
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に所定距離をおいて形成された一
対の拡散層と、 前記半導体基板上に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成され、前記各拡散層の
上方にそれぞれが分離して形成された一対の浮遊ゲート
と、 前記第１のゲート絶縁膜と前記浮遊ゲートとを覆うよう
に形成された第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された制御ゲートとを
含み、 前記一対の浮遊ゲート毎にメモリセルを構成することを
特徴とする半導体記憶装置。 - 【請求項２】 前記拡散層は、その周辺が反対導電型の
拡散層で覆われていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記拡散層がビット線であり、前記制御
ゲートと直交するように配設されていることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項４】 前記第１のゲート絶縁膜は、前記拡散層
上の部分よりも前記浮遊ゲート間の部分が厚く形成され
ていることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 前記浮遊ゲートは、上方に突起して形成
されていることを特徴とする請求項１に記載の半導体記
憶装置。 - 【請求項６】 基板上に第１のゲート絶縁膜を形成する
工程と、 前記第１のゲート絶縁膜上に所定形状の絶縁膜を形成す
る工程と、 前記所定形状の絶縁膜の側壁に一対の第１の導電体層を
形成する工程と、 前記所定形状の絶縁膜の両側の基板表面に一対の拡散層
を形成する工程と、 前記所定形状の絶縁膜を除去する工程と、 前記第１の導電体層を覆うように第２のゲート絶縁膜を
形成する工程と、 前記第２のゲート絶縁膜上に第２の導電体層を形成する
工程とを有することを特徴とする半導体記憶装置の製造
方法。 - 【請求項７】 前記拡散層を形成する前に、前記拡散層
と反対導電型の拡散層を形成する工程を更に有し、前記
反対導電型の拡散層で覆われるように前記拡散層を形成
することを特徴とする請求項６に記載の半導体記憶装置
の製造方法。 - 【請求項８】 前記拡散層と前記第２の導電体層とを直
交するように形成することを特徴とする請求項６に記載
の半導体記憶装置の製造方法。 - 【請求項９】 前記第１のゲート絶縁膜を、前記拡散層
上の部分よりも前記第１の導電体層間の部分を厚く形成
することを特徴とする請求項６に記載の半導体記憶装置
の製造方法。 - 【請求項１０】 前記第１の導電体層を、上方に突起し
て形成することを特徴とする請求項６に記載の半導体記
憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079615A JP4424886B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体記憶装置及びその製造方法 |
| US10/349,948 US6903405B2 (en) | 2002-03-20 | 2003-01-24 | Semiconductor memory device with a pair of floating gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079615A JP4424886B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体記憶装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003282741A true JP2003282741A (ja) | 2003-10-03 |
| JP2003282741A5 JP2003282741A5 (ja) | 2005-09-08 |
| JP4424886B2 JP4424886B2 (ja) | 2010-03-03 |
Family
ID=28035667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079615A Expired - Fee Related JP4424886B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6903405B2 (ja) |
| JP (1) | JP4424886B2 (ja) |
Cited By (6)
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| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| US7473601B2 (en) | 2003-08-08 | 2009-01-06 | Jae Young Kim | Method of fabricating flash memory device using sidewall process |
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| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6740927B1 (en) * | 2003-01-06 | 2004-05-25 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory capable of storing multibits binary information and the method of forming the same |
| KR100480645B1 (ko) * | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
| JP2004342927A (ja) * | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
| KR20050070703A (ko) * | 2003-12-30 | 2005-07-07 | 동부아남반도체 주식회사 | 이중 부유 게이트를 갖는 메모리 셀 설계 방법 |
| US7547599B2 (en) * | 2005-05-26 | 2009-06-16 | Micron Technology, Inc. | Multi-state memory cell |
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| JP5328145B2 (ja) * | 2007-12-24 | 2013-10-30 | ラピスセミコンダクタ株式会社 | 不揮発性メモリデバイス及びその製造方法 |
| US7902587B2 (en) * | 2008-04-17 | 2011-03-08 | United Microelectronics Corp. | Non-volatile memory cell |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2862434B2 (ja) | 1991-06-07 | 1999-03-03 | シャープ株式会社 | 不揮発性メモリ |
| JPH0548113A (ja) | 1991-08-14 | 1993-02-26 | Matsushita Electron Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2626523B2 (ja) | 1993-12-01 | 1997-07-02 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
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-
2002
- 2002-03-20 JP JP2002079615A patent/JP4424886B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-24 US US10/349,948 patent/US6903405B2/en not_active Expired - Lifetime
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| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| JP2009049407A (ja) * | 2007-08-14 | 2009-03-05 | Dongbu Hitek Co Ltd | Ｎｏｒ型フラッシュメモリ素子及びその製造方法 |
| US8164955B2 (en) | 2007-08-14 | 2012-04-24 | Dongbu Hitek Co., Ltd. | NOR flash memory device and method for fabricating the same |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030178671A1 (en) | 2003-09-25 |
| US6903405B2 (en) | 2005-06-07 |
| JP4424886B2 (ja) | 2010-03-03 |
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| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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