JP2005197726A - 不揮発性メモリー素子の製造方法 - Google Patents

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Abstract

【課題】本発明はイレイズの時しきい電圧が決まった値打ちに収斂する特性を枝は自体に収斂する２ビートサイドワル・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる不揮発性メモリー素子の製造方法に関するのである。
【解決手段】本発明の前記目的は不揮発性メモリー素子の製造方法において、半導体基板の全面にバッファー酸化膜及びバッファー窒化膜を形成してパターニングする段階と、前記パターニングされたバッファー窒化膜の側壁にサイドワル・フローティングゲートを形成する段階と、前記基板の全面にブロック酸化膜を形成する段階と、前記基板をパターニングしてフィールド領域をオープンさせた後、フィールド領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜及びサイドワル・フローティングゲートをとり除く段階と、前記基板の全面にポリシリコーンを蒸着してパターニングしてワードラインを形成する段階と、前記サイドワル・フローティングゲート及びワードラインの側壁にサイドワル・スペーサを形成する段階及び前記基板に不純物イオンを注入してソース／ドレーン領域を形成する段階を含むことを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法によって逹成される。
【選択図】図３

Description

本発明はイレイズの時しきい電圧が決まった値に収斂すると言う自己収斂特性を持つ２ビート・サイドウォール・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを效果的に具現することができる不揮発性メモリー素子の製造方法に関する。
一般的に半導体メモリー装置は大きく揮発性メモリー（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）と不揮発性メモリー（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）に仕分けされる。揮発性メモリーの大部分はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のＲＡＭが占めているし、電源の印加の時データの入力及び保存が可能だが、電源の除去の時データが揮発されて保存が不可能な特徴を持つ。一方に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が大部分を占めている不揮発性メモリーは電源が印加されなくてもデータが保存される特徴を持つ。
現在、工程技術の側面で不揮発性メモリー装置はフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）系列と二つの種類以上の誘電膜が２層または３層に積層されたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に仕分けされる。
フローティングゲート系列のメモリー装置は電位の井戸（ｐｏｔｅｎｔｉａｌ ｗｅｌｌ）を用いて記憶特性を具現して、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）で一番広く応用されている単純積層構造のＥＴＯＸ（ＥＰＲＯＭ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）構造と一つのセルに二つのトランジスターが具備されたチャンネル分離（Ｓｐｌｉｔ ｇａｔｅ）構造を持つことができる。
一方で、ＭＩＳ系列は誘電膜バルク、誘電膜−誘電膜の界面及び誘電膜−半導体の界面に存在するトラップ（ｔｒａｐ）を用いて記憶機能を遂行する。現在フラッシュＥＥＰＲＯＭに主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ ＯＮＯ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。
従来技術のフラッシュメモリーセルの製造方法を図１で手短に説明すれば、素子分離膜（１１）が形成された半導体基板（１０）の上部にゲート酸化膜（１２）を形成してその上に第１ポリシリコーン層（１３）を形成してフローティングゲートで使う。このフローティングゲート（１３）の上部に誘電体層（１５）と第２ポリシリコーン層（１６）を形成してこの第２ポリシリコーン層（１６）をコントロールゲートで使う。このコントロールゲート（１６）の上部に金属層（１７）と窒化膜（１８）を形成してセル構造にパターニングしてフラッシュメモリーセルを形成する。
現在のＮＯＲフラッシュメモリーの製造工程の場合、ＮＯＲフラッシュ・ユニットセルの面積を最小で作るためにＳＡＳ工程やＳＡ−ＳＴＩ工程を主に使う。またＳＡＳ工程やＳＡ−ＳＴＩ工程またはこの二つの工程をすべて使う場合にも、ビートコンテックを形成させなければならないから、データフラッシュメモリーに主に使うＮＡＮＤフラッシュセルの最小面積（９２）位減らすことができない。
本発明は前記のような従来技術の問題点を解決するために、イレイズの時に、しきい電圧が決まった値に収斂すると言う自己収斂特性を持つ２ビート・サイドウォール・フローティングゲート素子を使って構成したＮＯＲフラッシュセルアレイを効果的に具現することができる工程を提供することで、ＮＯＲフラッシュ・ユニットセルを４Ｆ２の大きさで作って、イレイズのしきい電圧の自体に収斂する特性と主ゲートのセレクトゲート特性を用いてマルチレベルビートに動作させて、２Ｆ２までユニットセルの大きさを減らすことができる不揮発性メモリー素子の製造方法を提供するに本発明の目的がある。
本発明の前記目的は不揮発性メモリー素子の製造方法において、半導体基板の全面にバッファー酸化膜及びバッファー窒化膜を形成してパターニングする段階と、前記パターニングされたバッファー窒化膜の側壁にサイドワル・フローティングゲートを形成する段階と、前記基板の全面にブロック酸化膜を形成する段階と、前記基板をパターニングしてフィールド領域をオープンさせた後、フィールド領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜及びサイドワル・フローティングゲートをとり除く段階と、前記基板の全面にポリシリコーンを蒸着してパターニングしてワードラインを形成する段階と、前記サイドワル・フローティングゲート及びワードラインの側壁にサイドワル・スペーサを形成する段階及び前記基板に不純物イオンを注入してソース／ドレーン領域を形成する段階とを含むことを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法によって逹成される。
本発明の不揮発性メモリー素子の製造方法はＮＯＲフラッシュ・ユニットセルを４Ｆ２大きさで作ってイレイズのしきい電圧の自体に収斂する特性と主ゲートのセレクトゲート特性を用いてマルチレベルビトウで動作させて２Ｆ２までユニットセルの大きさを減らすことができて従来のフラッシュメモリーの製造工程を使ったＮＯＲフラッシュメモリーセルが占める面積を６７％〜８１％位まで減少させてフラッシュメモリー密度を画期的に増加させることができる効果がある。
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
図２は従来のＮＯＲフラッシュ・ユニットセルの面積と本発明の製造工程で具現する２ビートサイドワル・フローティングゲート不揮発性メモリー素子のユニットセルの面積を比べた図面である。
図２（ａ）は、ＳＡＳ工程とＳＡ−ＳＴＩ工程を皆使わない場合のＮＯＲフラッシュ・ユニットセルの面積を現わしたことで、おおよそ１０.５Ｆ２位の面積を占める。
図２（ｂ）はＳＡＳ工程は使ってＳＡ−ＳＴＩ工程は使わない場合のＮＯＲフラッシュ・ユニットセルの面積を現わしたことで、おおよそ９Ｆ２位の面積を占めるようになる。したがってSAS工程を使うことで、図２（ａ）に比べておおよそ１５％位のセル面積を減らすことができる。
図２（ｃ）は、ＳＡＳ工程とＳＡ−ＳＴＩ工程を皆使う場合のＮＯＲのフラッシュ・ユニットセルの面積を現わしたことで、おおよそ６Ｆ２位の面積を占めるようになる。したがってＳＡＳ工程とＳＡ−ＳＴＩ工程皆を使うことで図２（ａ）に比べておおよそ４３％位のセル面積を減らすことができるし、図２（ｂ）に比べておおよそ３３％位のセル面積を減らすことができる。
図２（ｄ）は、本発明による自体に収斂する２ビートサイドワル・フローティングゲートＮＯＲフラッシュ・ユニットセルの面積を現わしたことで、おおよそ４Ｆ２位の面積を占めるようになる。
また、イレイズのしきい電圧の自体に収斂する特性と主ゲートのセレクトゲート特性を用いてマルチレベルビートで動作させる場合一つのトランジスターで４ビートを具現することができてユニットセルの面積を２Ｆ２まで縮めることができる。２Ｆ２はＳＡ−ＳＴＩ工程を使うナンドフラッシュ・ユニットセルの面積（４Ｆ２）の１／２水準で、図２（ａ）に比べておおよそ８１％位のセル面積を減らすことができるし図２（ｂ）に比べておおよそ７８％位のセル面積を減らすことができるし、図２（ｃ）に比べておおよそ６７％位のセル面積を減らすことができる。
図３は、本発明による不揮発性メモリー素子の強いアレイレイアウトを現わした図面である。図３のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’の方向の断面図を以下図４で工程手順によって説明する。
図４乃至図１１は本発明による不揮発性メモリー素子の製造方法の工程断面図である。
先ず、図４に示されたように、Ｐ型半導体基板にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を通じて素子分離膜（５０７）を形成する。引き続き半導体基板（５０１）の全面にイオン注入工程でディップＮウェル（５０２）とＰウェル（５０３）をそれぞれ形成させる。この時、Ｐウェルを形成の時しきい電圧の調整とＰｕｎｃｈ―Ｔｈｒｏｕｇｈ防止のためのイオン注入を一緒に行う。引き続き前記基板にバッファー酸化膜（５０４）を成長あるいは蒸着して、前記バッファー酸化膜の上部にバッファー窒化膜（５０５）を蒸着する。前記バッファー酸化膜を形成させる工程の代わりにウェルの形成のイオン注入工程の時に使われた酸化膜を使うこともできる。
次に、前記バッファー窒化膜とバッファー酸化膜をワードラインの方向にパターニングする。引き続いて、前記パターニング後に、露出したシリコーン基板にトンネル酸化膜（５０６）を形成する。前記バッファー酸化膜は５０Å〜３００Åの範囲で成長あるいは蒸着することが望ましくて、前記バッファー窒化膜は１００Å〜２０００Åの範囲で蒸着することが望ましい。トンネル酸化膜は３０Å〜３００Åの範囲で成長あるいは蒸着することが望ましい。
次に、図５に示されたように、サイドワル・フローティングゲートの形成のためにポリシリコーンをワェーハの全面に蒸着した後、ブランケット・エッチング工程を通じてバッファー窒化膜の側面にサイドワル・フローティングゲート（５０８）を形成させる。前記サイドワル・フローティングゲートを形成させるために蒸着するポリシリコーンの蒸着の厚さは１００乃至１５００Åの範囲で蒸着することが望ましい。
次いで、図６に示されたように、露出したシリコーン基板に形成されたトンネル酸化膜をとり除いた後ワェーハの全面にブロック酸化膜（５０９）を形成する。前記ブロック酸化膜は第１ブロック酸化膜と第２ブロック酸化膜の積層構造である。ここでサイドワル・フローティングゲートの上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜はイレイズ動作の時にイレイズのしきい電圧が決まった値打ちに収斂するようにして、シリコーン基板の上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜は主ゲート酸化膜で作用するようになる。第１ブロック酸化膜はＡｌ２Ｏ３やＹ２Ｏ３を使って、４０Å〜４００Åの範囲で蒸着することが望ましい。第２ブロック酸化膜はＳｉＯ２を使って２０Å〜２００Åの範囲で蒸着することが望ましい。
その後、図７に示されたように、パターニングを通じてフィールドの方（Ｃ−Ｃ方向）をオープンさせた後、エッチング工程を行ってフィールド領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜、サイドワル・フローティングゲートを皆とり除く。
次に、図８に示されたように、ワードライン（ポリシリコーン主ゲート）の形成のためにワェーハの全面にポリシリコーン（５１０）を蒸着した後、パターニングしてワードラインを形成する。前記ワードラインを形成させるために蒸着するポリシリコーンはドーピングされたポリシリコーンを使う事もできドーピングされないポリを蒸着した後、イオン注入工程を通じてドーピングさせる事もできる。ワードラインの形成のためのポリシリコーンの蒸着の厚さは５００Å〜４０００Åの範囲で蒸着することが望ましい。
次いで、図９に示されたように、バッファー窒化膜を湿式蝕刻でとり除いた後、酸化膜工程を行ってワードライン（ポリシリコーン主ゲート）表面とサイドワル・フローティングゲートの側面にポリ酸化膜（５１１）を成長またはＣＶＤ工程を用いて蒸着する。
次ぎに、図１０に示されたように、ワードライン（ポリシリコーン主ゲート）をマスクでイオン注入工程を行ってＬＤＤまたはソース／ドレーン拡張領域を形成してウェーハの全面に絶縁膜を蒸着した後、ブランケット・エッチングを通じてワードライン（ポリシリコーン主ゲート）の側面にサイドワル・スペーサ（５１２）を形成する。引き継いで、ワードラインとサイドワル・スペーサをマスクでイオン注入工程を行ってソース／ドレーン領域を形成する。
前記サイドワル・スペーサは酸化膜で形成させることが望ましくて、窒化膜または酸化膜と窒化膜の二つの膜質の皆を使って形成させる事もできる。必要によって共通ソース／ドレーン領域にシリサイド工程を略することができる。
続いて、図１１に示されたように、従来の工程と等しくシリサイド工程を通じてワードラインとソース／ドレーン領域だけ選択的にシリサイド（５１３）を形成させて、蝕刻止まり膜（５１４）と層間絶縁膜（５１５）を順に蒸着した後、ＣＭＰやＥｔｃｈ Ｂａｃｋ工程を通じて平坦化させて、コンテック（５１６）と金属電極を形成させる。
したがって本発明で提案された製造工程を使って、自体に収斂する２ビートサイドワル・フローティングゲートＮＯＲフラッシュメモリーセルを効果的に具現することができて、ＮＯＲフラッシュ・ユニットセルを４Ｆ２の大きさで作ることができる。またイレイズのしきい電圧の自体に収斂する特性と主ゲートのセレクトゲート特性を用いてマルチレベルビトウで動作させて２Ｆ２までユニットセルの大きさを減らすことができて従来のフラッシュメモリーの製造工程を使ったＮＯＲフラッシュメモリーセルが占める面積を６７％〜８１％位まで減少させて、フラッシュメモリーの密度を画期的に増加させることができる。
従来技術によるフラッシュメモリーセルの断面図である。 従来のＮＯＲフラッシュ・ユニットセルの面積と本発明の不揮発性メモリー素子のユニットセルの面積を比べた図面である。 本発明による不揮発性メモリー素子の強いアレイレイアウトである。 図４は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図５は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図６は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図７は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図８は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図９は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図１０は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。 図１１は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
符号の説明
１０ 半導体基板
１１ 素子分離膜
１２ ゲート酸化膜
１３ フローティングゲート、第１ポリシリコーン層
１５ 誘電体層
１６ 第２ポリシリコーン層
１７ 金属層
１８ 窒化膜
５０１ 半導体基板
５０２ Ｎウェル
５０３ Ｐウェル
５０４ バッファ酸化膜
５０５ バッファ窒化膜
５０６ トンネル酸化膜
５０７ 素子分離膜
５０８ トンネル酸化膜
５０９ ブロック酸化膜
５１０ ポリシリコーン
５１１ ポリ酸化膜
５１２ サイドワル・スペーサ
５１３ シリサイド
５１４ 蝕刻止まり膜
５１５ 層間絶縁膜
５１６ コンテック

Claims (8)

  1. 不揮発性メモリー素子の製造方法において、
    半導体基板の全面にバッファー酸化膜及びバッファー窒化膜を形成してパターニングする段階と；
    前記パターニングされたバッファー窒化膜の側壁にサイドワル・フローティングゲートを形成する段階と；
    前記基板の全面にブロック酸化膜を形成する段階と；
    前記基板をパターニングしてフィールド領域をオープンさせた後、フィールド領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜及びサイドワル・フローティングゲートをとり除く段階と；
    前記基板の全面にポリシリコーンを蒸着してパターニングしてワードラインを形成する段階と；
    前記サイドワル・フローティングゲート及びワードラインの側壁にサイドワル・スペーサを形成する段階と；
    前記基板に不純物イオンを注入してソース／ドレーン領域を形成する段階と
    を含むことを特徴とする不揮発性メモリー素子の製造方法。
  2. 前記バッファー酸化膜は５０乃至３００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
  3. 前記バッファー窒化膜は１００乃至２０００Åの厚さで形成することを特徴とする請求項１又は２に記載の不揮発性メモリー素子の製造方法。
  4. 前記ワードラインの形成のためのポリシリコーンは５００乃至４０００Åの厚さで形成することを特徴とする請求項１乃至３の何れかに記載の不揮発性メモリー素子の製造方法。
  5. 前記ブロック酸化膜は第１ブロック酸化膜と第２ブロック酸化膜の積層構造なのを特徴とする請求項１乃至４の何れかに記載の不揮発性メモリー素子の製造方法。
  6. 前記第１ブロック酸化膜はＡｌ２Ｏ３またはＹ２Ｏ３を４０乃至４００Åの厚さで形成することを特徴とする請求項５に記載の不揮発性メモリー素子の製造方法。
  7. 前記第２ブロック酸化膜はＳｉＯ２を２０乃至２００Åの厚さで形成することを特徴とする請求項５に記載の不揮発性メモリー素子の製造方法。
  8. 前記サイドワル・スペーサを形成する段階の前に、バッファー窒化膜をとり除いた後、酸化膜工程を行ってワードラインの表面とサイドワル・フローティングゲートの側面に酸化膜を形成する工程をもっと含むことを特徴とする請求項１乃至７の何れかに記載の不揮発性メモリー素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197725A (ja) * 2003-12-31 2005-07-21 Dongbuanam Semiconductor Inc 不揮発性メモリー素子の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196008B1 (en) * 2005-03-23 2007-03-27 Spansion Llc Aluminum oxide as liner or cover layer to spacers in memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116119A (ja) * 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
JP2001168213A (ja) * 1999-12-03 2001-06-22 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2001308289A (ja) * 2000-04-15 2001-11-02 Samsung Electronics Co Ltd 二重量子点を応用した単一電子多値メモリ及びその駆動方法
JP2002190536A (ja) * 2000-10-13 2002-07-05 Innotech Corp 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
JP2003282741A (ja) * 2002-03-20 2003-10-03 Fujitsu Ltd 半導体記憶装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387534A (en) * 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
US6417049B1 (en) * 2000-02-01 2002-07-09 Taiwan Semiconductor Manufacturing Company Split gate flash cell for multiple storage
KR100381953B1 (ko) * 2001-03-16 2003-04-26 삼성전자주식회사 노어형 플래시 메모리 소자의 제조방법
TW480680B (en) * 2001-04-03 2002-03-21 Nanya Technology Corp Method for producing self-aligned separated gate-type flash memory cell
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
US6635533B1 (en) * 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116119A (ja) * 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
JP2001168213A (ja) * 1999-12-03 2001-06-22 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2001308289A (ja) * 2000-04-15 2001-11-02 Samsung Electronics Co Ltd 二重量子点を応用した単一電子多値メモリ及びその駆動方法
JP2002190536A (ja) * 2000-10-13 2002-07-05 Innotech Corp 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
JP2003282741A (ja) * 2002-03-20 2003-10-03 Fujitsu Ltd 半導体記憶装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197725A (ja) * 2003-12-31 2005-07-21 Dongbuanam Semiconductor Inc 不揮発性メモリー素子の製造方法
JP4502801B2 (ja) * 2003-12-31 2010-07-14 ドンブ エレクトロニクス チェシクフェサ 不揮発性メモリー素子の製造方法

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