DE102004062861A1 - Verfahren zur Herstellung einer nichtflüchtigen Speichervorrichtung - Google Patents

Verfahren zur Herstellung einer nichtflüchtigen Speichervorrichtung Download PDF

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Abstract

Ein Verfahren zur Fertigung nichtflüchtiger Speichervorrichtungen wird offenbart. Ein offenbartes Verfahren umfasst: Bilden einer Puffer-Oxid-Schicht und einer Puffer-Nitrid-Schicht auf der gesamten Oberfläche eines Halbleitersubstrats und Durchführen eines Strukturierungsprozesses; Bilden eines schwebenden Seitenwand-Gates an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht; Bilden einer Block-Oxid-Schicht auf der gesamten Oberfläche des Substrats; Entfernen der Block-Oxid-Schicht und der auf der Feldregion abgeschiedenen schwebenden Seitenwand-Gates nach Strukturieren des Substrats und Öffnen der Feldregion; Abscheiden einer Polysiliziumschicht auf der gesamten Oberfläche des Substrats und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden; Bilden von Seitenwand-Abstandhaltern an den Seitenwänden der schwebenden Seitenwand-Gates und der Wortleitung und Bilden von Source- und Drain-Regionen durch Implantieren von Dotiermitteln in das Substrat.

Description

  • Hintergrund der Erfindung
  • Feld der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer nichtflüchtigen Speichervorrichtung und insbesondere ein Verfahren zur Fertigung einer nichtflüchtigen Speichervorrichtung, welche effektiv NOR-Flashzellen-Arrays mit 2-Bit-Vorrichtungen mit schwebendem Seitenwand-Gate verkörpern kann, die eine Selbstkonvergenzeigenschaft dahingehend haben, dass eine Schwellenspannung während einer Löschoperation auf einen bestimmten Wert konvergiert.
  • Hintergrund des Standes der Technik
  • Im allgemeinen gibt es zwei Kategorien von Halbleitervorrichtungen, nämlich flüchtigen Speicher und nichtflüchtigen Speicher. Unter den flüchtigen Speichern gibt es dynamische Speicher mit wahlfreiem Zugriff (Dynamic Random Access Memory, im folgenden als DRAM bezeichnet) und statisches DRAM (im folgenden als SDRAM bezeichnet). Ein Merkmal des flüchtigen Speichers ist, dass Daten nur erhalten bleiben, während elektrische Leistung anliegt. Mit anderen Worten verschwinden die Daten in dem flüchtigen Speicher, wenn die Leistung ausgeschaltet wird. Mit anderen Worten kann nur ein nichtflüchtiger Speicher, im wesentlichen ein ROM (Read Only Memory, Nur-Lese-Speicher) die Daten unabhängig vom Anliegen elektrischer Leistung bewahren.
  • Unter dem Gesichtspunkt des Fertigungsprozesses werden nichtflüchtige Speicher aufgeteilt in einen Typ mit schwebendem Gate und einen Metall-Isolator-Halbleiter-Typ (im folgenden als MIS-Typ bezeichnet). Der MIS-Typ hat doppelt oder dreifach abgeschiedene dielektrische Schichten, die wenigstens zwei Arten von dielektrischen Materialen umfassen.
  • Der Schwebend-Gate-Typ speichert Daten durch Verwendung von Potenzialtrögen und ist repräsentiert durch ein ETOX (Electrically erasable programmable read only memory Tunnel OXide, elektrisch löschbarer programmierbarer Nur-Lese-Speicher Tunnel-Oxid), der in einem Flash-EEPROM (Electrically Erasable Programmable Read Only Memory, elektrisch löschbarer programmierbarer Nur-Lese-Speicher) verwendet wird.
  • Der MIS-Typ führt die Programmieroperation unter Verwendung von Fallen in einer massiven dielektrischen Schicht, einer Grenzfläche zwischen dielektrischen Schichten und einer Grenzfläche zwischen einer dielektrischen Schicht und einem Halbleiter aus. Eine Metall-Silizium-ONO-Halbleiterstruktur (im folgenden als „MONOS/SONOS" bezeichnet), die im wesentlichen für das Flash-EEPROM verwendet wird, ist eine repräsentative MIS-Struktur.
  • 1 ist ein Querschnitt, der eine gemäß dem Stand der Technik hergestellte Flash-Speicherzelle zeigt. Eine Gate-Oxid-Schicht 12 ist auf einem Halbleitersubstrat 10 gebildet, wo eine Vorrichtungsisolationsstruktur 11 gebildet ist. Eine erste Polysilizium-Schicht 13 für ein schwebendes Gate ist dann auf der Gate-Oxid-Schicht 12 gebildet. Eine dielektrische Schicht 15 und eine zweite Polysilizium-Schicht 16 sind nacheinander auf dem schwebenden Gate 13 gebildet, und die zweite Polysilizium-Schicht 16 wird als ein Steuergate verwendet. Als nächstes, nachdem nacheinander eine Metallschicht 17 und eine Nitridschicht 18 auf dem Steuergate 16 abgeschieden sind, werden alle Schichten zu einer Zellstruktur strukturiert, um eine Flash-Speicherzelle fertig zu stellen.
  • Für den gegenwärtigen Herstellungsprozess von NOR-Flash-Speichern wird im wesentlichen ein Self-aligned-source-Prozess (im folgenden als SAS bezeichnet) oder ein Self-aligned-shallow-trench-isolation-Prozess (im folgenden als SA-STI bezeichnet) verwendet, um die Einheitszellenfläche der NOR-Flash-Speicher zu minimieren. Trotz Verwendung des SAS- oder des SA-STI-Prozesses oder sogar beider Prozesse kann die Einheitszellenfläche nicht bis auf die Minimalfläche (4F2) einer NAND-Flashzelle verkleinert werden, weil ein Bitkontakt erzeugt werden sollte.
    •
  • Kurzbeschreibung der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von nichtflüchtigen Speichervorrichtungen, das eines oder mehrere auf Beschränkungen und Nachteile des Standes der Technik zurückgehende Probleme im wesentlichen beseitigt.
  • Ein Ziel der vorliegenden Erfindung ist, ein Verfahren zur Herstellung nichtflüchtiger Speichervorrichtungen anzugeben, das die effektive Fertigung eines NOR-Flashzellen-Arrays verkörpert, welches 2-Bit-Vorrichtungen mit schwebendem Seitenwand-Gate umfasst, die das Selbstkonvergenzmerkmal haben, dass eine Schwellenspannung während einer Löschoperation auf einen bestimmten Wert konvergiert, und das eine NOR-Flash-Einheitszelle mit Fläche 4F2 ergibt. Ferner kann die Einheitszellenfläche bis auf 2F2 verringert werden, wenn die NOR-Flash-Einheitszelle mit einem Multi-Niveau-Bit unter Ausnutzung des Selbstkonvergenzmerkmals einer Schwellenspannung und der Gateauswahleigenschaft eines Hauptgates arbeitet.
  • Um diese Ziele und andere Vorteile gemäß dem Zweck der vorliegenden Erfindung, wie hier verkörpert und allgemein beschrieben, zu erreichen, umfasst ein Herstellungsverfahren für nichtflüchtige Speicher: das Bilden einer Puffer-Oxid-Schicht und einer Puffer-Nitrid-Schicht auf der gesamten Oberfläche eines Halbleitersubstrats und das Durchführen eines Strukturierungsprozesses; das Bilden von schwebenden Seitenwand-Gates an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht; das Bilden einer Block-Oxid-Schicht auf der gesamten Oberfläche des Substrats, das Entfernen der Block-Oxid-Schicht und der schwebenden Seitenwand-Gates, abgeschieden auf der Feldregion, nachdem das Substrat strukturiert ist und die Feldregion geöffnet ist; das Abscheiden einer Polysilizium-Schicht auf der gesamten Oberfläche des Substrats und das Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden; das Bilden von Seitenwand-Abstandhaltern an den Seitenwänden der schwebenden Seitenwand-Gates und der Wortleitung; und das Bilden von Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat.
  • Es versteht sich, dass die obige allgemeine Beschreibung und nachfolgende detaillierte Beschreibung der vorliegenden Erfindung nur exemplarischen und erläuternden Charakter haben und eine weitere Erläuterung der beanspruchten Erfindung bieten sollen.
    •
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die beigefügt sind, um ein tieferes Verständnis der Erfindung zu schaffen, und die Bestandteil dieser Anmeldung sind, veranschaulichen Ausgestaltungen der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung des Prinzips der Erfindung. In den Zeichnungen ist
  • 1 ein Querschnitt, der eine gemäß dem Stand der Technik hergestellte Flash-Speicherzelle veranschaulicht;
  • 2 eine Zeichnung, die Einheitszellflächen eines NOR-Flash-Speichers gemäß dem Stand der Technik und einer nichtflüchtigen Speichervorrichtung gemäß der vorliegenden Erfindung vergleicht;
  • 3 eine Draufsicht, die die Zellenarray-Anordnung einer nichtflüchtigen Speichervorrichtung veranschaulicht;
  • 4a bis 4h Querschnitte, die Beispielprozesse zur Herstellung nichtflüchtiger Speichervorrichtungen gemäß einer Ausgestaltung der vorliegenden Erfindung veranschaulichen.
  • Detaillierte Beschreibung der bevorzugten Ausgestaltung
  • Es wird nun im Detail auf die bevorzugten Ausgestaltungen der vorliegenden Erfindung eingegangen, von denen Beispiele in den beigefügten Zeichnungen veranschaulicht sind.
  • Bezogen auf 2a ist eine NOR-Flash-Einheitszellfläche ca. 10,5 F2, wenn sowohl SAS- als auch SA-STI-Prozess nicht angewandt werden.
  • Bezogen auf 2b ist eine NOR-Flash-Einheitszellfläche ca. 9 F2, wenn ein SAS-Prozess angewandt wird, aber ein SA-STI-Prozess angewandt wird.
  • Bezogen auf 2c ist eine NOR-Flash-Einheitszellenfläche ca. 6 F2, wenn sowohl ein SAS- als auch ein SA-STI-Prozess angewandt werden. Die Zellfläche kann so um ca. 43% und 33% mehr als in 2a bzw. 2b verringert werden.
  • Bezogen auf 2d hat eine NOR-Flash-Einheitszelle mit 2-Bit-Vorrichtungen mit schwebenden Seitenwand-Gates gemäß der vorliegenden Erfindung eine Einheitszellfläche von ca. 4 F2.
  • Wenn außerdem der NOR-Flash-Speicher mit einem Multi-Niveau-Bit unter Ausnutzung der Selbstkonvergenzeigenschaft der Schwellenspannung während einer Löschoperation und der Gate-Auswahleigenschaft eines Hauptgates betrieben wird, kann die Zellfläche bis auf 2 F2 verringert werden, weil vier Bits in einem einzigen Transistor verkörpert werden können. Die Fläche 2 F2 entspricht der Hälfte einer NAND-Flash-Einheitszellenfläche (4 F2) unter Verwendung des SR-STI-Prozesses. So kann die Zellenfläche um ca. 81%, 78% bzw. 76% im Vergleich zu denjenigen der Fig. a, 2b bzw. 2c verringert werden.
  • Bezogen auf 3 sind Flach-Graben-Isolationsflächen (Shallow Trench Isolation, im folgenden als STI-Flächen bezeichnet) 201, aktive Flächen 202, Wortleitungen 203, schwebende Seitenwand-Gates 204, Bitleitungskontakte 205 und Einheitszelle 206 gezeigt.
  • Querschnitte entlang der Linie A-A', B-B' und der Linie C-C' sind jeweils von links nach rechts in 4a bis 4h beschrieben.
  • Bezogen auf 4a ist eine Vorrichtungsisolationsstruktur 507 durch einen STI-Prozess in einem P-Typ-Halbleitersubstrat 501 gebildet. Als nächstes werden jeweils ein tiefer N-Typ-Trog 502 und ein P-Typ-Trog 503 in dem Halbleitersubstrat 501 durch Verwendung eines Ionenimplantationsprozesses gebildet. Wenn der P-Typ-Trog gebildet ist, können zusätzlich Ionenimplantationen zum Einstellen einer Schwellenspannung und zum Verhindern eines Durchgriffs durchgeführt werden. Dann wird eine Puffer-Oxid-Schicht 504 auf dem Substrat aufgewachsen oder abgeschieden, und eine Puffer-Nitrid-Schicht 505 wird auf der Puffer-Oxid-Schicht 504 abgeschieden. Hier kann anstelle der Puffer-Oxid-Schicht 504 die in dem Ionenimplantationsprozess für die Trogbildung verwendete Oxid-Schicht verwendet werden. Die Puffer-Nitrid-Schicht 505 und die Puffer-Oxid-Schicht 504 werden entlang einer Wortleitung strukturiert. Eine Tunnel-Oxid-Schicht 505 wird auf dem nach dem Strukturierungsprozess freiliegenden Siliziumsubstrat gebildet. Vorzugsweise wird die Puffer-Oxid-Schicht 504 mit einer Dicke zwischen 50 und 300 Å aufgewachsen oder abgeschieden, und die Puffer-Nitrid-Schicht 505 wird mit einer Dicke zwischen 100 Å und 2000 Å abgeschieden, und die Tunnel-Oxid-Schicht wird mit einer Dicke zwischen 30 Å und 300 Å aufgewachsen oder abgeschieden.
  • Bezogen auf 4b werden, nachdem eine Polysilizium-Schicht auf der gesamten Oberfläche des Substrats abgeschieden ist, schwebende Seitenwand-Gates 508 an den Seitenwänden der Puffer-Nitrid-Schicht 505 durch einen Blanket-Ätzprozess gebildet. Vorzugsweise wird die Polysilizium-Schicht mit einer Dicke zwischen 100 Å und 1500 Å abgeschieden.
  • Bezogen auf 4c wird, nachdem die auf dem freiliegenden Siliziumsubstrat gebildete Tunnel-Oxid-Schicht 506 entfernt ist, eine Block-Oxid-Schicht 509 auf der gesamten Oberfläche des Substrats gebildet. Die Block-Oxid-Schicht 509 hat eine mehrlagige Struktur aus einer ersten Block-Oxid-Schicht und einer zweiten Block-Oxid-Schicht. Die auf den schwebenden Seitenwand-Gates abgeschiedene erste und zweite Block-Oxid-Schicht bewirken, dass während einer Löschoperation eine Schwellenspannung auf einen vorgegebenen Wert konvergiert. Außerdem werden die auf dem Siliziumsubstrat abgeschiedene erste und zweite Block-Oxid-Schicht als eine Haupt-Gate-Oxid-Schicht verwendet. Vorzugsweise wird Al2O3 oder Y2O3 mit einer Dicke zwischen 40 Å und 400 Å für die erste Block-Oxid-Schicht abgeschieden, und SiO2 mit einer Dicke zwischen 20 Å und 200 Å. wird für die zweite Block-Oxid-Schicht abgeschieden.
  • Bezogen auf 4d werden die erste Block-Oxid-Schicht, die zweite Block-Oxid-Schicht und die schwebenden Seitenwand-Gates auf der Feldregion beseitigt durch Durchführen eines Ätzprozesses, nachdem die Feldregion (die Linie C-C' in 3) durch einen Strukturierungsprozess geöffnet ist.
  • Bezogen auf 4e wird, nachdem eine Polysilizium-Schicht 510 auf der gesamten Oberfläche des Substrats abgeschieden ist, eine Wortleitung (d.h. ein Polysilizium-Haupt-Gate) gebildet durch Ausführen eines Strukturierungsprozesses. Hier kann dotiertes Polysilizium für die Polysilizium-Schicht 510 verwendet werden, oder nach dem Abscheiden von undotiertem Polysilizium auf der gesamten Oberfläche des Substrats kann die undotierte Polysilizium-Schicht durch einen Ionenimplantationsprozess dotiert werden. Die Dicke der Polysilizium-Schicht 510 ist vorzugsweise zwischen 500 Å und 4000 Å.
  • Bezogen auf 4f wird, nachdem die Puffer-Nitrid-Schicht 505 durch ein Nassätzen entfernt ist, eine Poly-Oxid-Schicht 511 durch einen chemischen Gasphasenabscheidungsprozess (Chemical Vapor Deposition, CVD) auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates aufgewachsen oder abgeschieden.
  • Bezogen auf 4g wird ein Ionenimplantationsprozess durchgeführt, wobei die Wortleitung als eine Maske verwendet wird, um LLD-Regionen (Lightly Doped Drain-Regionen) oder Source- und Drain-Fusionsregionen zu bilden. Nachdem eine Isolationsschicht auf der gesamten Oberfläche des Substrats abgeschieden ist, wird ein Blanket-Ätzprozess durchgeführt, um Seitenwand-Abstandhalter 512 an den Seitenwänden der Wortleitungen zu bilden. Als nächstes wird ein Ionenimplantationsprozess durchgeführt, wobei sowohl die Wortleitung als auch die Seitenwand-Abstandhalter als Masken verwendet werden, um Source- und Drain-Regionen zu bilden. Vorzugsweise sind die Seitenwand-Abstandhalter aus einer Oxid-Schicht oder einer Nitrid-Schicht oder sowohl einer Oxid- Schicht als auch einer Nitrid-Schicht gebildet. wenn notwendig, kann ein Silicid-Prozess für die Source- und Drain-Regionen übersprungen werden.
  • Bezogen auf 4h wird wie im Stand der Technik eine Silicid-Schicht 513 selektiv nur auf der Wortleitung und den Source- und Drain-Regionen durch einen Silicid-Prozess gebildet. Nachdem eine Ätzstoppschicht 514 und eine Isolationsschicht 515 der Reihe nach auf sowohl der Silicid-Schicht 13 als auch den Seitenwand-Abstandhaltern abgeschieden ist, wird ein Planarisierungsprozess durch einen CMP-Prozess (Chemical Mechanical Polishing) oder einen Rückätzprozess durchgeführt, wodurch ein Kontaktstopfen 516 und eine Metallelektrode gebildet werden.
  • Dementsprechend kann das offenbarte Verfahren effektiv NOR-Flash-Speicherzellen verkörpern, die 2-Bit-Vorrichtungen mit schwebendem Seitenwand-Gate und Selbstkonvergenzeigenschaft umfassen, wodurch die Einheitszellfläche des NOR-Flash-Speichers auf 4 F2 verringert wird. Außerdem kann das dargestellte Verfahren eine NOR-Flash-Speicherzelle mit einem Multi-Niveau-Bit betreiben, indem die Gate-Auswahleigenschaft eines Haupt-Gates und die Selbstkonvergenzeigenschaft der Schwellenspannung während einer Löschoperation genutzt werden. Dadurch kann die Einheitszellfläche auf bis zu 2 F2 reduziert werden. Dadurch ist die Einheitszellfläche des NOR-Flash-Speichers im Vergleich zu der des Standes der Technik um 76% bis 81% verringert, und die Dichte von Flash-Speichern wird durch die vorliegende Erfindung stark erhöht.
  • Zu beachten ist, dass dieses Patent die Priorität der koreanischen Patentanmeldung mit laufender Nummer 10-2003-0101098, eingereicht am 31. Dezember 2003, in Anspruch nimmt, die hier vollständig durch Verweis einbezogen ist.
  • Die obigen Ausgestaltungen sind lediglich exemplarisch und sollen nicht als Einschränkung der vorliegenden Erfindung verstanden werden. Die vorliegende Lehre ist leicht anwendbar auf andere Typen von Vorrichtungen. Die Beschreibung der vorliegenden Erfindung soll veranschaulichen, nicht aber den Rahmen der Ansprüche beschränken. Viele Alternativen, Abwandlungen und Variationen werden für Fachleute offensichtlich sein.

Claims (8)

  1. Verfahren zur Herstellung eines nichtflüchtigen Speichers mit den Schritten: Bilden einer Puffer-Oxid-Schicht und einer Puffer-Nitrid-Schicht auf der gesamten Oberfläche eines Halbleitersubstrats und Durchführen eines Strukturierungsprozesses; Erzeugen von schwebenden Seitenwand-Gates an den Seitenwänden der strukturierten Puffer-Nitrid-Schicht; Erzeugen einer Block-Oxid-Schicht auf der gesamten Oberfläche des Substrats; Entfernen der Block-Oxid-Schicht und der schwebenden Seitenwand-Gates, die auf der Feldregion abgeschieden sind, nachdem das Substrat strukturiert und die Feldregion geöffnet ist; Abscheiden einer Polysilizium-Schicht auf der gesamten Oberfläche des Substrats und Durchführen eines Strukturierungsprozesses, um eine Wortleitung zu bilden; Bilden von Seitenwand-Abstandhaltern an den Seitenwänden der schwebenden Seitenwand-Gates und der Wortleitung; und Bilden von Source- und Drain-Regionen durch Implantieren von Dotiermitteln in dem Substrat.
  2. Verfahren nach Anspruch 1, bei dem die Puffer-Oxid-Schicht mit einer Dicke zwischen 50 Å und 300 Å gebildet wird.
  3. Verfahren nach Anspruch 1, bei dem die Puffer-Nitrid-Schicht mit einer Dicke zwischen 100 Å und 2000 Å gebildet wird.
  4. Verfahren nach Anspruch 1, bei dem die Polysilizium-Schicht mit einer Dicke zwischen 500 Å und 4000 Å gebildet wird.
  5. Verfahren nach Anspruch 1, bei dem die Block-Oxid-Schicht eine Mehrschichtstruktur hat, die eine erste Block-Oxid-Schicht und eine zweite Block-Oxid-Schicht umfasst.
  6. Verfahren nach Anspruch 5, bei dem die erste Block-Oxid-Schicht aus Al2O3 oder Y2O3 mit einer Dicke zwischen 40 Å und 400 Å gebildet wird.
  7. Verfahren nach Anspruch 5, bei dem die zweite Block-Oxid-Schicht aus SiO2 mit einer Dicke zwischen 20 Å und 200 Å gebildet wird.
  8. Verfahren nach Anspruch 1 mit dem weiteren Schritt des Entfernens der Puffer-Nitrid-Schicht und des Bildens einer Oxid-Schicht auf der Oberfläche der Wortleitung und den Seitenwänden der schwebenden Seitenwand-Gates vor der Bildung der Seitenwand-Abstandhalter.
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