DE102007001594A1 - Masken-ROM, Halbleiterbauelement und Herstellungsverfahren - Google Patents

Masken-ROM, Halbleiterbauelement und Herstellungsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf einen Masken-ROM, ein Halbleiterbauelement mit einem Masken-ROM sowie auf Verfahren zur Herstellung derselben. DOLLAR A Ein Masken-ROM gemäß der Erfindung beinhaltet eine Isolationsstruktur (110), die in vorgegebenen Bereichen eines Halbleitersubstrats (100) angeordnet ist, um eine Mehrzahl von aktiven Bereichen (105) zu definieren, wobei das Halbleitersubstrat einen Masken-ROM-Bereich (MRR) beinhaltet, in dem wenigstens eine Ein-Zelle und wenigstens eine Aus-Zelle angeordnet sind, eine Mehrzahl von Gateleitungen (170), die mit der wenigstens einen Ein-Zelle und der wenigstens einen Aus-Zelle verknüpft sind, wobei die Gateleitungen über den aktiven Bereichen angeordnet sind und die Isolationsstruktur überqueren, eine Mehrzahl von Gateisolationsschichten (121, 160), die mit der wenigstens einen Ein-Zelle und der wenigstens einen Aus-Zelle verknüpft sind und zwischen die Gateleitungen und die aktiven Bereiche eingeführt sind, und eine floatende leitfähige Struktur (131) sowie ein Zwischengatedielektrikum oder eine Isolationsstruktur (141, 250), die sich zwischen der Gateleitung und der Gateisolationsschicht der Aus-Zelle befinden. DOLLAR A Verwendung z.B. in tragbaren elektronischen Geräten, die eingebettete Speicher- und Logikhalbleiterbauelemente verwenden.

Description

  • Die Erfindung bezieht sich auf einen Masken-Festwertspeicher (Masken-ROM), auf ein Halbleiterbauelement mit einem Masken-ROM sowie auf Verfahren zur Herstellung derselben.
  • Aufgrund der Popularisierung von tragbaren elektronischen Vorrichtungen, wie zum Beispiel Mobiltelephonen, persönlichen digitalen Assistenten (PDA), digitalen Kameras, Camcordern, Spielgeräten, bestand ein zunehmender Bedarf für Halbleiterbauelemente mit eingebettetem Speicher und eingebetteter Logik (EML), die mit Speichern und Logikschaltkreisen auf einem einzelnen Chip ausgerüstet sind.
  • 1 zeigt eine Chip-Layoutstruktur eines herkömmlichen EML-Halbleiterbauelements 10 als ein Beispiel. Bezugnehmend auf 1 kann das EML-Halbleiterbauelement 10 so gefertigt werden, dass es einen Logikschaltkreisbereich 11 zum Ausführen inhärenter Funktionen, einen Bereich 12 für einen nichtflüchtigen Speicher zum Speichern von Daten in nichtflüchtiger Weise sowie einen Masken-ROM-Bereich 13 zum Speichern vorgegebener Programmcodes beinhaltet. Außerdem kann das EML-Halbleiterbauelement 10 des Weiteren einen Bereich 14 für einen flüchtigen Speicher zum zeitweisen Speichern von Daten beinhalten. Gemäß einem Beispiel des Standes der Technik ist ein elektrisch löschbarer und programmierbarer ROM in dem Bereich 12 für den nichtflüchtigen Speicher angeordnet, und ein statischer Speicher mit wahlfreiem Zugriff (statischer RAM) ist in dem Bereich 14 für den flüchtigen Speicher angeordnet. Außerdem befinden sich in dem Masken-ROM-Bereich ROM-Zellen gemäß den Programmcodes.
  • Die Masken-ROM-Zellen sind in Ein-Transistoren und Aus-Transistoren gemäß deren Schwellenspannungen differenziert. Um jene Schwellenspannungen zu setzen, wird typischerweise ein herkömmliches Herstellungsverfahren verwendet, wie in 2 gezeigt. Das herkömmliche Verfahren umfasst einen Schritt zur Bildung eines Störstellenbereichs 70, um Source-/Drainbereiche 40 in einem Kanalbereich des Ein-Transistors elektrisch miteinander zu verbinden.
  • Das Bilden der Störstellenbereiche 70 wird zum Beispiel durch einen Schritt des Injizierens von ionischen Störstellen 60 in den Kanalbereich des Ein-Transistors ausgeführt, indem eine Photoresiststruktur 50 als Ionenimplantationsmaske verwendet wird. In diesem Implantationsschritt sollte, da sich eine Gateelektrode 30 über dem Kanalbereich befindet, die Implantationsenergie hoch sein, um so zu bewirken, dass die ionischen Störstellen 60 den Kanalbereich erreichen. Da jedoch die hohe Implantationsenergie zu einer vergrößerten Diffusionslänge der Störstellen führen kann, können die mit hoher Energie injizierten ionischen Störstellen 60 so während des nachfolgenden Prozessschritts zu einem benachbarten Transistor diffundieren. Demzufolge kann die vorstehend erwähnte unabsichtliche Diffusion von Störstellen zu einer Schwellenspannungsänderung für den benachbarten Transistor führen, was seinerseits einen nicht normalen Betrieb für das Bauelement verursachen kann.
  • Da des Weiteren der Störstelleninjektionsschritt Photolithographie- und Hochenergie-Ionenimplantationsprozesse erfordern kann, deren Kosten typischerweise hoch sind, kann die Verwendung eines herkömmlichen Verfahrens zur Herstellung des EML-Chips ebenso zu hohen Fertigungskosten führen. Außerdem kann der Hochenergie-Ionenimplantationsprozess des vorstehend erwähnten herkömmlichen Verfahrens auch in der Anwendung beschwerlich sein, da er die Herstellung einer dicken Photoresiststruktur erfordern kann, was verschiedene technische Schwierigkeiten verursacht.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Masken-ROMs, eines Halbleiterbauelements mit einem Masken-ROM sowie von Verfahren zur Herstellung derselben zugrunde, die in der Lage sind, die vorstehend erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und insbesondere das Setzen von Schwellenspannungen von Masken-ROM-Transistoren durch eine zuverlässige und effiziente Technik ermöglichen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Masken-ROM-Bauelements mit den Merkmalen des Anspruchs 1 oder 5, eines Halbleiterbauelements mit den Merkmalen des Anspruchs 9 und von Herstellungsverfahren mit den Merkmalen des Anspruchs 20 beziehungsweise 27. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das vorstehend zum leichteren Verständnis der Erfindung erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 eine Chip-Layoutstruktur eines herkömmlichen EML-Halbleiterbauelements,
  • 2 eine Schnittansicht, die ein herkömmliches Verfahren zur Herstellung eines Masken-ROMs zeigt,
  • 3 ein Schaltbild, das ein Zellenfeld eines Masken-ROMs gemäß der Erfindung veranschaulicht,
  • 4A bis 8A Draufsichten, die aufeinanderfolgende Schritte eines Verfahrens zur Herstellung eines Masken-ROMs gemäß der Erfindung darstellen,
  • 4B bis 8B Schnittansichten, welche die Verfahrensschritte der 4A bis 8A weiter veranschaulichen,
  • 9A bis 13A Draufsichten, die aufeinanderfolgende Schritte eines weiteren Verfahrens zur Herstellung eines Masken-ROMs gemäß der Erfindung darstellen, und
  • 9B bis 13B Schnittansichten, welche die Verfahrensschritte der 9A bis 13A weiter veranschaulichen.
    •
  • Nachstehend werden bevorzugte Ausführungsformen der Erfindung detaillierter unter Bezugnahme auf die entsprechenden 3 bis 13B beschrieben. In den Figuren sind die Abmessungen von Schichten und Bereichen zwecks Klarheit der Darstellung übertrieben dargestellt. Es versteht sich außerdem, dass wenn eine Schicht (oder Schichten) als 'auf einer anderen Schicht oder einem Substrat bezeichnet wird, diese direkt auf der anderen Schicht oder dem anderen Substrat sein kann oder auch zwischenliegende Schichten vorhanden sein können. Des Weiteren versteht es sich, dass wenn eine Schicht als 'unter' einer anderen Schicht bezeichnet wird, diese direkt darunter liegen kann oder auch eine oder mehrere zwischenliegende Schichten vorhanden sein können.
  • Außerdem versteht es sich, dass wenn eine Schicht als 'zwischen' zwei Schichten bezeichnet wird, diese die einzige Schicht zwischen den zwei Schichten sein kann oder auch eine oder mehrere zwischenliegende Schichten vorhanden sein können. Gleiche Bezugszeichen bezeichnen überall gleiche Elemente. Die Erfindung ist nicht nur auf EML-Halbleiterbauelemente anwendbar, sondern zum Beispiel auch auf ein Masken-ROM-Bauelement oder ein Halbleiterbauelement mit einem Masken-ROM und einem nichtflüchtigen Speicher.
  • 3 stellt ein Zellenfeld eines Masken-ROMs gemäß einer Ausführungsform der Erfindung dar. Bezugnehmend auf 3 beinhaltet das Masken-ROM-Zellenfeld (MRA) einer Ausführungsform der Erfindung Zellentransistoren, die in zwei Dimensionen angeordnet sind. Gate- und Drainelektroden der Zellentransistoren sind über eine Mehrzahl von Wortleitungen WL1 bis WL4 bzw. eine Mehrzahl von Bitleitungen BL1 bis BL3 kontaktiert, die einander kreuzen. Um Betriebsspannungen unabhängig anzulegen, sind alle Wortleitungen WL1 bis WL4 und alle Bitleitungen BL1 bis BL4 voneinander separiert. Sourceelektroden der Zellentransistoren sind über Sourceleitungen SL1 und SL2 verbunden, die parallel zu den Wortleitungen verlaufen. Die Sourceleitungen LS1 und LS2 können elektrisch verbunden sein, um das gleiche Potential aufzuweisen.
  • Die Zellentransistoren, die das Masken-ROM-Zellenfeld (MRA) bilden, sind in Ein-Transistoren und Aus-Transistoren 99 gemäß Schwellenspannungen derselben differenziert. Die Ein-Transistoren und Aus-Transistoren 99 sind in Übereinstimmung mit Programmcodes, die durch einen Systementwickler bereitgestellt werden, 2-dimensional angeordnet.
  • Gemäß der vorliegenden Ausführungsform beinhaltet eine Gateelektrode des Aus-Transistors 99 eine floatende leitfähige Struktur, die zwi schen der Wortleitung WL und einem Halbleitersubstrat angeordnet ist. Die floatende leitfähige Struktur ist von der Wortleitung WL elektrisch isoliert. Die Gateelektrode des Aus-Transistors 99 ist nämlich ähnlich einer Gatestruktur eines nichtflüchtigen Speicherbauelements mit floatendem Gate. Aufgrund dieser strukturellen Hinzufügung der floatenden leitfähigen Struktur wird der Kanalbereich des Aus-Transistors selbst durch eine Lesespannung nicht invertiert, die in einem Leseschritt an die Wortleitung angelegt wird. Als ein Ergebnis kann der Aus-Transistor als ein Aus-Zustand erfasst werden.
  • Des Weiteren kann eine Gateisolationsschicht, die zwischen die Gateelektrode und das Halbleitersubstrat eingefügt ist, im Aus-Transistor dicker als im Ein-Transistor sein. Diese unterschiedliche Dicke der Gateisolationsschicht zwischen dem Ein- und dem Aus-Transistor kann auch dazu beitragen, den Aus-Transistor als einen Aus-Zustand abzutasten. Im Folgenden werden die Details hinsichtlich der Merkmale, die für das Vorhandensein der floatenden leitfähigen Struktur und der Dickendifferenz relevant sind, detaillierter dargelegt. Aufgrund der Ähnlichkeit mit der floatenden Gatestruktur des nichtflüchtigen Speicherbauelements (z.B. Flash-Speicher) kann der Masken-ROM gemäß Ausführungsformen der Erfindung mittels eines Verfahrens zur Herstellung eines normalen nichtflüchtigen Speichers mit floatendem Gate gefertigt werden. Daher ist es für ein EML-Halbleiterbauelement mit dem nichtflüchtigen Speicherbauelement mit floatendem Gate und dem Masken-ROM auf einem einzelnen Chip möglich, die Anzahl von Prozessschritten bei der Herstellung des Masken-ROMs zu minimieren.
  • Die 4A bis 8A sind Draufsichten, die ein Verfahren zur Herstellung eines Masken-ROMs gemäß einer Ausführungsform der Erfindung veranschaulichen. Außerdem sind die 4B bis 8B Schnittansichten, die das Verfahren zur Herstellung eines Masken-ROMs begleitend zu den 4A bis 8A veranschaulichen. In den 4B bis 8B zeigt ein auf der linken Seite dargestellter Zellenfeldbereich (CAR) einen Schnitt eines Zellenfeldes in dem nichtflüchtigen Speicher mit floatendem Gate, während ein auf der rechten Seite dargestellter Masken-ROM-Bereich (MRR) einem Schnitt entlang einer Linie I-I' der 4A bis 8A entspricht.
  • Bezugnehmend auf die 4A und 4B werden als erstes Isolationsstrukturen 110 in vorgegebenen Gebieten des Halbleitersubstrats 100 gebildet, um aktive Bereiche 105 zu definieren. Das Halbleitersubstrat 100 weist den Masken-ROM-Bereich (MRR) mit Ein-Zellen und Aus-Zellen auf. Die Ein- und Aus-Zellen entsprechen Bereichen, in denen die Ein- beziehungsweise Aus-Transistoren angeordnet werden. Wie später beschrieben wird, kann der Aus-Transistor aus einer floatenden leitfähigen Struktur bestehen, die auf einer Gateisolationsschicht platziert ist, ähnlich der Gatestruktur des nichtflüchtigen Speicherbauelements mit floatendem Gate.
  • Die Isolationsstrukturen 110 können mittels einer Isolation mit flachem Graben (STI) oder einer lokalen Oxidation von Silicium (LOCOS) gebildet werden. Gemäß einer Ausführungsform der Erfindung wird ein aktiver Bereich 105, der sich in dem MRR befindet, mit ersten aktiven Bereichen 101, die sich entlang einer Richtung erstrecken, und zweiten aktiven Bereichen 102 gebildet, die sich entlang der anderen Richtung erstrecken, um eine Verbindung für die ersten aktiven Bereiche 101 herzustellen. Gemäß dieser Ausführungsform sind die Isolationsstrukturen 110 in der Form von Inseln auf einer Längsachse parallel zu den ersten aktiven Bereichen 101 und dem aktiven Bereich 105 konfiguriert, der in Form eines Netzes gebildet ist, das die Isolationsstrukturen 110 umgibt. In dem nachfolgenden Prozess werden die ersten aktiven Bereiche 101 für Drain- und Kanalbereiche der Zellentransistoren verwendet, während die zweiten aktiven Bereiche 102 für Sourcebereiche der Zellentransistoren verwendet werden.
  • Auf den aktiven Bereich 105 wird eine erste Gateisolationsschicht 120 aufgebracht. Die Gateisolationsschicht 120 besteht bevorzugt zum Beispiel aus Siliciumoxid, das durch thermische Oxidation gebildet wird. Die Gateisolationsschicht 120 kann aber auch zum Beispiel durch dielektrische Schichten mit hohem k gebildet werden, die mittels chemischer Gasphasenabscheidung (CVD) oder atomarer Schichtdeposition (ALD) gebildet werden. Derartige dielektrische Schichten mit hohem k können Tantaloxid (Ta2O5), Aluminiumoxid (Al2O3), Titanoxid (Ti2O5), Siliciumoxid (SiO2), Siliciumnitrid (Si3N4), Hafniumoxid (HfO2), BST ((Ba,Sr)TiO3) und Bleizirkoniumtitanat (PZT) umfassen. Die erste Gateisolationsschicht 120 kann zum Beispiel mit einer Dicke von etwa 5nm bis etwa 40nm gebildet werden.
  • Danach wird eine erste leitfähige Schicht 130 auf der resultierenden Struktur mit der ersten Gateisolationsschicht 120 gebildet. Die erste leitfähige Schicht 130 kann z.B. aus polykristallinem Silicium mit einer Dicke von etwa 60nm bis etwa 200nm gebildet werden. Gemäß dieser Ausführungsform wird eine Zwischengatedielektrikumschicht 140 auf der ersten leitfähigen Schicht 130 gebildet. Die Zwischengatedielektrikumschicht 140 kann zum Beispiel aus wenigstens einem Material gebildet werden, das aus der Gruppe ausgewählt ist, die aus Siliciumoxid und Siliciumnitrid besteht. Die Zwischengatedielektrikumschicht 140 kann zum Beispiel aus einer sequentiell gestapelten Siliciumoxid-, Siliciumnitrid- und Siliciumoxidschicht gebildet werden. Die Zwischengatedielektrikumschicht 140 kann zum Beispiel mittels CVD mit einer Dicke von etwa 8nm bis etwa 20nm gebildet werden.
  • Ausführungsformen der Erfindung sind zum Beispiel auf ein EML-Halbleiterspeicherbauelement mit einem EEPROM mit floatendem Gate/Oxidschicht (FLOTOX) (z.B. eine Art von nichtflüchtigem Speicherbauelement mit floatendem Gate) anwendbar. Gemäß dieser Ausführungsform wird vor dem Aufbringen der ersten leitfähigen Schicht 130 eine Tunnelisolationsschicht 125 auf dem aktiven Bereich 105 des CAR mit einer Dicke gebildet, die geringer als jene des ersten Isolationsgates 120 ist. Im Detail wird dieser Vorgang mit Schritten zum Strukturieren der ersten Gateisolationsschicht 120 zwecks Bildung einer Tunnelöffnung, die den aktiven Bereich 105 (z.B. den ersten aktiven Bereich 101) teilweise freilegt, und zum Bilden der Tunnelisolationsschicht 125 in der Tunnelöffnung ausgeführt. Die Tunnelisolationsschicht 125 kann zum Beispiel aus wenigstens einem Material, das aus der Gruppe ausgewählt ist, die aus Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid besteht, mittels thermischer Oxidation oder Deposition gebildet werden. Außerdem kann vor dem Aufbringen der Tunnelisolationsschicht 125 ein Tunnelstörstellenbereich 200 in dem aktiven Bereich 105 unter der Tunnelöffnung gebildet werden.
  • Des Weiteren kann diese Ausführungsform auch vor dem Aufbringen der Zwischengatedielektrikumschicht 140 einen Schritt zum Strukturieren der ersten leitfähigen Schicht 130 zwecks Bildung einer floatenden Öffnung umfassen, welche die Oberseite der Isolationsstruktur 110 freilegt. Die floatende Öffnung wird dazu verwendet, ein floatendes Gate des FLOTOX-EEPROMs zu definieren.
  • Als nächstes werden bezugnehmend auf die 5A und 5B die Zwischengatedielektrikumschicht 140, die erste leitfähige Schicht 130 und die erste Gateisolationsschicht 120 strukturiert, um eine erste Gateisolationsstruktur 121, eine erste floatende leitfähige Struktur 131 und eine erste Zwischengatedielektrikumstruktur 141 zu bilden, die aufeinanderfolgend gestapelt sind. Dieser Strukturierungsprozess wird mit einem Schritt des Bildens einer Maskenstruktur 150 auf der Zwischengatedielektrikumschicht 140 für eine Ätzmaske ausgeführt. Die Maskenstruktur 150 kann zum Beispiel eine Photoresiststruktur sein, die durch einen Photolithographieprozess hergestellt wird. Währenddessen legen die erste floatende leitfähige Struktur 131 und die erste Zwischengatedi elektrikumstruktur 141, die in dem Masken-ROM-Bereich MRR ausgebildet sind, den aktiven Bereich 105 darum herum frei, verbleiben jedoch in dem CAR des nichtflüchtigen Speicherbauelements mit floatendem Gate (z.B. FLOTOX-EEPROM oder Flash-Speicher), ohne dort weggeätzt zu werden.
  • Dieser Strukturierungsvorgang verwendet einen typischen Prozess für das nichtflüchtige Speicherbauelement mit floatendem Gate, und so kann er ohne einen zusätzlichen Prozessschritt ausgeführt werden. Detaillierter wird das Verfahren zur Herstellung des nichtflüchtigen Speicherbauelements mit floatendem Gate mit dem Schritt des Entfernens der Zwischengatedielektrikumschicht 140, der ersten leitfähigen Schicht 130 und der ersten Gateisolationsschicht 120 von Bereichen mit Ausnahme des CAR durchgeführt, wo eine floatende Gatestruktur angeordnet wird, wodurch die Oberseite des aktiven Bereichs 105 freigelegt wird. Mittels dieses Prozessschritts können die erste Gateisolationsschicht 121, die erste floatende leitfähige Struktur 131 und die erste Zwischengatedielektrikumstruktur 141 so gebildet werden, dass der aktive Bereich 105 des MRR freigelegt ist, ohne die Anzahl von Prozessschritten zu vergrößern.
  • Als nächstes wird bezugnehmend auf die 6A und 6B eine zweite Gateisolationsschicht 160 auf dem freigelegten aktiven Bereich 105 gebildet. Die zweite Gateisolationsschicht 160 kann zum Beispiel mittels thermischer Oxidation aus Siliciumoxid mit einer Dicke von etwa 1nm bis etwa 5nm gebildet werden. Somit wird die zweite Gateisolationsschicht 160 dünner als die erste Gateisolationsschicht 120 gebildet.
  • Dabei kann die zweite Gateisolationsschicht 160 auf der Oberseite der ersten Gateisolationsstruktur 141 und einer Seitenwand der ersten floatenden leitfähigen Struktur 131 aufgebracht werden. So ist es für die Zwischengatedielektrikumschicht 140 und die erste floatende leitfähige Struktur 131 geeignet, dass sie in Abhängigkeit von Charakteristika wie zum Beispiel zusätzlicher Depositionsdicke und der Dicke der Seitenwandoxidschicht gebildet werden.
  • Danach wird bezugnehmend auf die 7A und 7B eine zweite leitfähige Schicht auf der resultierenden Struktur mit der zweiten Gateisolationsschicht 160 gebildet. Die zweite leitfähige Schicht kann zum Beispiel aus einem leitfähigen Material gebildet werden, das polykristallines Silicium enthält. Die zweite leitfähige Schicht kann zum Beispiel aus einer Schicht mit sequentiell gestapeltem polykristallinem Silicium und Silicidschicht gebildet werden. Die zweite leitfähige Schicht kann mit einer Dicke von etwa 60nm bis etwa 300nm aufgebracht werden.
  • Für Gateleitungen 170 auf dem aktiven Bereich 105 wird ein Gatestrukturierungsprozess ausgeführt. Dieser Gatestrukturierungsprozess kann aufgeteilt mit Schritten des Bildens einer nichtflüchtigen Gatestruktur in dem Gebiet für den nichtflüchtigen Speicher mit floatendem Gate und des Bildens einer MOS-Gateelektrode in dem restlichen Gebiet ausgeführt werden.
  • Das Bilden der nichtflüchtigen Gatestruktur wird mit einem Schritt zum sequentiellen Ätzen der zweiten leitfähigen Schicht, der ersten Zwischengatedielektrikumstruktur 141 und der ersten floatenden leitfähigen Struktur 131 ausgeführt. Die zweite leitfähige Schicht und die erste Zwischengatedielektrikumstruktur 141 werden auf der ersten floatenden leitfähigen Struktur 131 gestapelt. Dieser Schritt wird bevorzugt so lange ausgeführt, bis die erste Gateisolationsstruktur 121 freigelegt ist, wobei eine einzige Ätzmaske verwendet wird. Als ein Ergebnis werden in dem CAR des Gebiets für den nichtflüchtigen Speicher Speicher- und Auswahlgatestrukturen MG und SG gebildet, die jeweils eine zweite floatende leitfähige Struktur 132, eine zweite Zwischengatedielektrikumstruktur 142 und eine Gateleitung 170 beinhalten. Die Speichergatestruktur MG ist auf der Tunnelisolationsschicht 125 angeordnet, wobei sie die Isolationsstrukturen 110 überquert. Hierbei ist die zweite floatende leitfähige Struktur 132 der Speichergatestruktur MG von der Gateleitung 170 durch die zweite Zwischengatedielektrikumstruktur 142 isoliert, die für eine floatende Gateelektrode verwendet wird. Auf der anderen Seite ist die zweite floatende leitfähige Struktur 132 der Auswahlgatestruktur SG in einem vorgegebenen Bereich mit der Gateleitung 170 elektrisch gekoppelt.
  • Das Bilden der MOS-Gateelektrode wird mit einem Schritt des anisotropen Ätzens der zweiten leitfähigen Schicht ausgeführt, bis die zweite Gateisolationsschicht 160 und die erste Zwischengatedielektrikumschicht 141 freigelegt sind. Die Gateleitung 170 wird so strukturiert, dass sie die aktiven Bereiche 105 auf der zweiten Gateisolationsschicht 160 schneidet. Diese Gateleitungen 170 werden für Gateelektroden von Transistoren verwendet, die den Masken-ROM und Logikschaltkreise des EML-Halbleiterbauelements bilden.
  • Die Gateleitung 170 wird auch über der ersten floatenden leitfähigen Struktur 131 in dem MRR angeordnet, wobei sie durch die erste Zwischengatedielektrikumstruktur 141 von der ersten floatenden leitfähigen Struktur 131 isoliert ist. Um Defekte aufgrund einer Fehljustierung zu reduzieren, ist eine Breite W1 der Gateleitung 170, die auf der ersten floatenden leitfähigen Struktur 131 platziert ist, wie in 7B gezeigt, bevorzugt kleiner oder gleich (nicht größer als) einer Breite W2 der ersten floatenden leitfähigen Struktur 131, z.B. W1 ≤ W2.
  • Nach dem Gatestrukturierungsprozess wird ein Ionenimplantationsprozess unter Verwendung der Gateleitungen 170 als Maske ausgeführt, wodurch Störstellenbereiche 210 in dem aktiven Bereich 105 gebildet werden. Die Störstellenbereiche 210 werden für Source- und Drainelektroden der Transistoren verwendet, die das EML-Halbleiterbau element bilden. Währenddessen können die Störstellenbereiche 210, die in dem MRR und dem CAR des nichtflüchtigen Speichers mit floatendem Gate angeordnet sind, in voneinander verschiedenen Ionenimplantationsschritten gebildet werden, und sie können auch unähnlich sein. Gemäß einer Ausführungsform der Erfindung sind die Störstellenbereiche 210 so konfiguriert, dass sie der Struktur von Source-/Drainelektroden für einen Niederspannungstransistor ähnlich sind. Die Störstellenbereiche 210, die in dem MRR angeordnet sind, können zum Beispiel mit der Struktur einer typischen schwach dotierten Drain (LDD) oder LDD mit Halobereich aufgebaut sein. Das Bilden der Störstellenbereiche 210 kann einschließlich eines Schritts zum Bilden von Gateabstandshaltern 180 ausgeführt werden, die für die Ionenimplantationsmaske verwendet werden.
  • Als nächstes wird bezugnehmend auf die 8A und 8B ein Zwischenebenendielektrikum 190 auf der resultierenden Struktur mit den Störstellenbereichen 210 aufgebracht. Das Zwischenebenendielektrikum 190 kann zum Beispiel aus Siliciumoxid bestehen, das mittels CVD gebildet wird. Dann werden nach der Strukturierung des Zwischenebenendielektrikums 190 zur Bildung von Kontaktöffnungen, welche die Störstellenbereiche 210 freilegen, Kontaktstifte 195 gebildet, um die Kontaktöffnungen zu füllen. Auf dem Zwischenebenendielektrikum 190 werden Bitleitungen 220 so angeordnet, dass sie die Kontaktstifte 195 kontaktieren, wobei sie die Gateleitungen 170 schneiden.
  • Die 9A bis 13A sind Draufsichten, die ein weiteres Verfahren zur Herstellung eines Masken-ROMs gemäß einer Ausführungsform der Erfindung veranschaulichen. Außerdem sind die 9B bis 13B Schnittansichten, welche dieses Verfahren zur Herstellung eines Masken-ROMs begleitend zu den 9A bis 13A veranschaulichen. In den 9B bis 13B zeigt ein auf der linken Seite dargestellter Zellenfeldbereich (CAR) einen Schnitt eines Zellenfeldes in dem nichtflüchtigen Speicher mit geteiltem Gate, während ein auf der rechten Seite dargestellter Masken-ROM-Bereich (MRR) einem Schnitt entlang einer Linie I-I' der 9A bis 13A entspricht.
  • Da die Art des nichtflüchtigen Speichers, der den Masken-ROM in einem EML-Halbleiterbauelement begleitet, ein Flash-Speicher mit geteiltem Gate ist, unterscheidet er sich in dieser Ausführungsform bezüglich Prozessschritten von dem gebildeten Merkmal der Herstellung des EML-Halbleiterbauelements, das mit dem nichtflüchtigen Speicher mit floatendem Gate (z.B. FLOTOX-EEPROM) versehen ist, wie in den 4B bis 8B dargestellt. Mit Ausnahme dieses Unterschieds sind jedoch die Elemente der vorliegenden Ausführungsform jenen in den 4B bis 8B gezeigten ähnlich. Demgemäß wird im Folgenden eine Beschreibung der in den 4B bis 8B beschriebenen Elemente nicht wiederholt, welche die gleichen wie Elemente in der vorliegenden exemplarischen Ausführungsform sind.
  • Als erstes werden bezugnehmend auf die 9A und 9B nach dem Aufbringen der ersten Gateisolationsschicht 120 auf dem aktiven Bereich 105 die erste leitfähige Schicht 130 und eine Maskenschicht 240 sequentiell auf der resultierenden Struktur mit der ersten Gateisolationsschicht 120 aufgebracht. Anders als bei der zuvor erwähnten Ausführungsform enthält die vorliegende Ausführungsform nicht die Schritte des Bildens der Tunnelisolationsschicht 125 und des Tunnelstörstellenbereichs 200. So wird die erste Gateisolationsschicht 120 mit einer gleichmäßigen Dicke zwischen der ersten leitfähigen Schicht 130 und dem aktiven Bereich 105 gebildet. Die Maskenschicht 240 kann zum Beispiel aus Siliciumnitrid oder Siliciumoxynitrid mittels CVD gebildet werden.
  • Als nächstes wird bezugnehmend auf die 10A und 10B die Maskenschicht 240 strukturiert, um eine Maskenstruktur 245 mit Öffnungen zu bilden, welche die Oberseite der ersten leitfähigen Schicht 130 teilweise freilegen. Danach wird die freigelegte erste leitfähige Schicht 130 thermisch oxidiert, um eine Siliciumoxidstruktur 250 auf den Böden der Öffnungen zu bilden. Diese thermische Oxidation kann in einer Weise ausgeführt werden, die dem allgemein bekannten Prozess der lokalen Oxidation von Silicium (LOCOS) ähnlich ist. Als ein Ergebnis wird die Siliciumoxidstruktur 250 mit einer Querschnittform einer dicken konvexen Linse in der Mitte statt an der Kante gebildet.
  • Als nächstes wird bezugnehmend auf die 11A und 11B die Maskenstruktur 245 entfernt, um die erste leitfähige Schicht 130 freizulegen. Dieser Schritt kann unter Verwendung eines Nassätzprozesses ausgeführt werden, indem eine Ätzrezeptur mit einer Ätzselektivität gegenüber der Siliciumoxidstruktur 250 verwendet wird. Unter Verwendung der Siliciumoxidstruktur 250 für eine Ätzmaske werden die erste leitfähige Schicht 130 und die erste Gateisolationsschicht 120, die freigelegt sind, strukturiert. Als ein Ergebnis werden unter der Siliciumoxidstruktur 250 die erste Gateisolationsstruktur 121 und die erste floatende leitfähige Struktur 131, die aufeinanderfolgend gestapelt werden, gebildet, wobei die Oberseite des aktiven Bereichs 105 freigelegt wird.
  • Währenddessen wird, wie zuvor erwähnt, da die Siliciumoxidstruktur 250 eine konvexartige Form aufweist, die erste floatende leitfähige Struktur 131 darunter mit der Form einer konkaven Linse konfiguriert, wobei die Kante dicker als die Mitte ist. Mit anderen Worten wird ein Kantenabschnitt der ersten floatenden leitfähigen Struktur 131 mit einem spitzen Winkel konfiguriert. Wenn die leitfähige Struktur mit einem spitzen Winkel gebildet wird, kann ein elektrisches Feld auf dem scharfkantigen Teil desselben konzentriert werden. Der Flash-Speicher mit geteiltem Gate kann unter Verwendung eines solchen Effekts einer Konzentration eines elektrischen Feldes betrieben werden, um die Effizienz eines Schreibvorgangs zu steigern.
  • Als nächstes wird bezugnehmend auf die 12A und 12B die zweite Gateisolationsschicht 160 auf dem aktiven Bereich um die erste floatende leitfähige Struktur 131 herum aufgebracht. Gemäß dieser Ausführungsform wird die zweite Gateisolationsschicht 160 dünner als die erste Gateisolationsstruktur 121 in dem freigelegten aktiven Bereich 105 des MRR gebildet.
  • Dabei kann vor dem Aufbringen der zweiten Gateisolationsschicht 160 ein Schritt zur Bildung einer Tunnelisolationsschicht 310 und einer Zwischengatedielektrikumschicht 320 in dem aktiven Bereich 105 des Gebiets für den nichtflüchtigen Speicher mit geteiltem Gate durchgeführt werden. Die Tunnelisolationsschicht 310 kann zum Beispiel durch thermisches Oxidieren der Oberseite des freigelegten aktiven Bereichs 105 gebildet werden. Die Zwischengatedielektrikumschicht 320 kann zum Beispiel mittels CVD über die gesamte resultierende Struktur mit der Tunnelisolationsschicht 310 hinweg gebildet werden. Gemäß dieser Ausführungsform kann die Zwischengatedielektrikumschicht 320 zum Beispiel eine durch CVD gebildete Mitteltemperaturoxid(MTO)-Schicht sein. Somit kann die Tunnelisolationsschicht 310 auf einer Seitenwand der floatenden leitfähigen Struktur 131 gebildet werden, während die Tunnelisolationsschicht 310 und die Zwischengatedielektrikumschicht 320 in dem MRR gebildet werden können.
  • Außerdem wird vor dem Aufbringen der zweiten Gateisolationsschicht 160 ein Schritt zur Entfernung der Tunnelisolationsschicht 310 und der Zwischengatedielektrikumschicht 320 von vorgegebenen Gebieten einschließlich des Masken-ROM-Bereichs MRR durchgeführt. Der Entfernungsvorgang kann zum Beispiel durch Verwenden einer Ätzmaske mit einer Photoresiststruktur durchgeführt werden, welche das Gebiet für den nichtflüchtigen Speicher mit geteiltem Gate bedeckt. Die zweite Ga teisolationsschicht 160 wird mittels thermischer Oxidation nach dem Entfernungsvorgang gebildet.
  • Dann wird bezugnehmend auf die 13A und 13B nach dem Aufbringen der zweiten leitfähigen Schicht auf der resultierenden Struktur mit der zweiten Gateisolationsschicht 160 die zweite leitfähige Schicht strukturiert, um die Gateleitungen 170 zu bilden. Das Bilden der Gateleitungen 170 wird einschließlich eines Schritts zum anisotropen Ätzen der zweiten leitfähigen Schicht durchgeführt, bis die zweite Gateisolationsschicht 160 und die erste Zwischengatedielektrikumstruktur 141 freigelegt sind. Die Gateleitung 170 wird auf der zweiten Gateisolationsschicht 160 angeordnet und so strukturiert, dass sie den aktiven Bereich 105 schneidet. Diese Gateleitungen 170 werden für Gateelektroden von Transistoren, die den Masken-ROM und Logikschaltkreise bilden, und Steuergateelektroden der Transistoren des nichtflüchtigen Speichers mit geteiltem Gate verwendet.
  • Wie bei der vorstehend erwähnten Ausführungsform ist die Breite W1 der Gateleitung 170, die auf der ersten floatenden leitfähigen Struktur 131 platziert ist, vorzugsweise kleiner oder gleich der Breite W2 der ersten floatenden leitfähigen Struktur 131, z.B. W1 ≤ W2. Nach dem Bilden der Gateleitungen 170 in der gleichen Weise, wie in der vorherigen Ausführungsform durchgeführt, werden die Störstellenbereiche 210, das Zwischenebenendielektrikum 190, die Kontaktstifte 195 und die Bitleitungen 220 gebildet.
  • Das Masken-ROM-Bauelement gemäß der vorliegenden Ausführungsform der Erfindung besteht aus den Aus-Transistoren. Der Aus-Transistor weist eine Struktur ähnlich jener des Zellentransistors des nichtflüchtigen Speichers mit floatendem Gate oder geteiltem Gate auf. Im Folgenden wird eine Masken-ROM-Struktur einer Ausführungsform der Erfindung unter Bezugnahme auf die 8A und 8B oder 13A und 13B beschrieben. Da jedoch bestimmte Aspekte der Masken-ROM-Struktur einer Ausführungsform der Erfindung bereits durch die Beschreibung des Herstellungsverfahrens derselben erläutert wurden, werden im Folgenden lediglich jene strukturellen Merkmale detaillierter erörtert, die zuvor nicht beschrieben wurden. Des Weiteren ist die Masken-ROM-Struktur der vorliegenden Ausführungsform der Erfindung nicht auf die folgende Beschreibung beschränkt.
  • Sich wieder den 8A und 8B zuwendend besteht das Masken-ROM-Bauelement aus den Isolationsstrukturen 110, die sich in den vorgegebenen Bereichen des Halbleitersubstrats 100 befinden und die aktiven Bereiche 105 darin begrenzen. Der aktive Bereich 105 beinhaltet die ersten aktiven Bereiche 101, die sich in einer Richtung erstrecken, und die zweiten aktiven Bereiche 102, die sich in der anderen Richtung erstrecken, um die ersten aktiven Bereiche 101 miteinander zu verbinden. Die ersten aktiven Bereiche 101 werden für Drain- und Kanalbereiche der Transistoren verwendet, während die zweiten aktiven Bereiche 102 für Sourcebereiche der Transistoren verwendet werden. Gemäß Ausführungsformen der Erfindung können die Isolationsstrukturen 110 in Form von Inseln auf einer Längsachse parallel zu den ersten aktiven Bereichen 101 konfiguriert werden, und der aktive Bereich 105 kann in Form eines Netzes gebildet werden, das die Isolationsstrukturen 110 umschließt.
  • Die Gateleitungen 170, die als Wortleitungen verwendet werden, sind über die aktiven Bereiche 105 hinweg angeordnet. Die Gateisolationsschichten sind zwischen den Gateleitungen 170 und den aktiven Bereichen 105 angeordnet. Gemäß einer Ausführungsform kann die Gateisolationsschicht in die erste Gateisolationsstruktur 121 und die zweite Gateisolationsschicht 160 gemäß der Dicke unterteilt werden. Die erste Gateisolationsstruktur 121 wird für eine Gateisolationsschicht des Aus-Transistors verwendet, der in dem Aus-Zellenbereich angeordnet ist, während die zweite Isolationsschicht 160 für eine Gateisolationsschicht des Ein-Transistors verwendet wird, der in dem Ein-Zellenbereich angeordnet ist. Außerdem kann die erste Gateisolationsstruktur 121 dicker als die zweite Gateisolationsschicht 160 sein. Die erste Gateisolationsstruktur 121 kann zum Beispiel mit einer Dicke von etwa 5nm bis etwa 40nm gebildet sein, während die zweite Gateisolationsschicht 160 mit einer Dicke von etwa 1nm bis etwa 5nm gebildet sein kann.
  • Aufgrund dieses Dickenunterschieds ist es möglich, dass der Kanalbereich unter der ersten Gateisolationsstruktur 121 unter einer vorgegebenen Lesespannungsbedingung nicht eingeschaltet wird, selbst wenn der Kanalbereich unter der zweiten Gateisolationsschicht 160 leitfähig wird. Daher ist der Masken-Rom gemäß Ausführungsformen der Erfindung in der Lage, einen Schwellenspannungsunterschied entlang dem Dickenunterschied der Gateisolationsschicht bei der Differenzierung von in dem Zellentransistor gespeicherter Information zu verwenden.
  • Der Masken-ROM von Ausführungsformen der Erfindung kann ein Teil des EML-Halbleiterbauelements sein, das den nichtflüchtigen Speicher mit floatendem Gate beinhaltet. In diesem Fall kann die erste Gateisolationsstruktur 121 als eine Gateisolationsschicht des nichtflüchtigen Speichers mit floatendem Gate verwendet werden.
  • Außerdem kann die erste floatende leitfähige Struktur 131 gemäß Ausführungsformen der Erfindung zwischen der Gateisolationsschicht des Aus-Transistors und der Gateleitung 170 angeordnet sein. Die erste floatende leitfähige Struktur 131 kann von der leitfähigen Struktur mit der Gateleitung 170 isoliert sein. Für diese elektrische Isolation kann die erste Zwischengatedielektrikumstruktur 141 zwischen die erste floatende leitfähige Struktur 131 und die Gateleitung 170 eingefügt sein.
  • Eine derartige elektrische Isolation der ersten floatenden leitfähigen Struktur 131 ist vorteilhaft für eine Reduzierung einer Spannung der Gateleitung 170, die an den aktiven Bereich 105 angelegt wird, was zum Aufbau der Schwellenspannungsdifferenz zwischen dem Ein- und dem Aus-Transistor beiträgt. Als ein Ergebnis ist der Masken-ROM der Ausführungsformen der Erfindung in der Lage, den Schwellenspannungsunterschied gemäß dem Vorhandensein oder Fehlen der ersten floatenden leitfähigen Struktur 131 beim Abtasten von darin gespeicherter Information einzusetzen.
  • Die erste floatende leitfähige Struktur 131 kann zum Beispiel aus einem leitfähigen Material einschließlich polykristallinem Silicium gebildet werden. Die erste floatende leitfähige Struktur 131 kann zum Beispiel aus einer sequentiell gestapelten polykristallinen Silicium- und Silicidschicht gebildet werden. Hierbei kann die Dicke der Gateleitung 170 etwa 60nm bis etwa 300nm betragen, während die Dicke der ersten Zwischengatedielektrikumstruktur 141 etwa 8nm bis etwa 20nm betragen kann.
  • Währenddessen kann die zweite floatende leitfähige Struktur 132 und die zweite Zwischengatedielektrikumstruktur 142 in dem Gebiet des nichtflüchtigen Speichers mit den gleichen Materialien und Dicken wie die erste floatende leitfähige Struktur 131 und die erste Zwischengatedielektrikumstruktur 142 gebildet werden (hierbei bedeutet 'Identität' von Material und Dicke ein resultierendes Material, das durch die gleiche Prozessart gebildet wird, durch das sie im Prozessfehlerumfang, der sich aus der Fertigungsprozedur ergibt, identisch zueinander sind). Die zweite floatende leitfähige Struktur 132 wird als eine floatende Gateelektrode verwendet, während die Gateleitung 170 auf der zweiten Zwischengatedielektrikumstruktur 142 platziert und als eine Steuergateelektrode verwendet wird.
  • Die Störstellenbereiche 210 werden in dem aktiven Bereich 105 an beiden Gates der Gateleitung 170 gebildet. Gemäß einer Ausführungsform der Erfindung ist über dem ersten aktiven Bereich 101 ein Paar der Gateleitungen 170 parallel zu dem zweiten aktiven Bereich 102 angeordnet. Hierbei wird der Störstellenbereich 210, der sich im ersten aktiven Bereich 101 zwischen dem Paar der Gateleitungen 170 befindet, für einen Drainbereich des Masken-ROM-Zellentransistors verwendet, während der Störstellenbereich 210, der sich im zweiten aktiven Bereich 102 befindet, für einen Sourcebereich des Masken-ROM-Zellentransistors verwendet wird. Wie zuvor erwähnt und in 8A dargestellt, werden die Störstellenbereiche 210, die sich in dem zweiten aktiven Bereich 102 befinden, als ein gemeinsamer Sourcebereich verwendet, da die ersten aktiven Bereiche 101 durch die zweiten aktiven Bereiche 102 miteinander verbunden sind.
  • Das Zwischenebenendielektrikum 190 ist über den Gateleitungen 170 platziert. Die Kontaktstifte 195 sind mit den Störstellenbereichen 210 verbunden und durchdringen das Zwischenebenendielektrikum 190. Außerdem sind die Bitleitungen 220 entlang der Richtung, welche die Gateleitungen 170 schneidet, auf dem Zwischenebenendielektrikum 190 angeordnet, um die Kontaktstifte 195 miteinander zu verbinden.
  • Gemäß einer weiteren Ausführungsform kann das Gate des in dem Masken-ROM-Bauelement verwendeten Aus-Transistors ähnlich dem Gate des Flash-Speicherbauelements mit geteiltem Gate aufgebaut sein. Detaillierter kann, sich wieder den 13A und 13B zuwendend, zwischen der ersten floatenden leitfähigen Struktur 131 und der Gateleitung 170 die Siliciumoxidstruktur 250 eingefügt sein, um die Gateleitung 170 und die erste floatende leitfähige Struktur voneinander elektrisch zu isolieren. So ist die erste floatende leitfähige Struktur 131 wie bei der vorstehend erwähnten Ausführungsform elektrisch auf eine Spannung der Gateleitung 170 herunter isoliert, die an den aktiven Bereich 105 angelegt ist.
  • In dieser Struktur wird die Konfiguration, dass die erste floatende leitfähige Struktur 131 nur in dem Aus-Transistor, jedoch nicht dem Ein-Transistor angeordnet ist, auch auf die Siliciumoxidstruktur 250 angewendet. Demzufolge ist der Masken-ROM der vorliegenden Ausführungsform der Erfindung in der Lage, den Schwellenspannungsunterschied gemäß dem Vorhandensein oder Fehlen der ersten floatenden leitfähigen Struktur 131 und der Siliciumoxidstruktur 250 beim Abtasten von darin gespeicherter Information einzusetzen.
  • Gemäß den Ausführungsformen der Erfindung sind die von den Gateleitungen isolierten floatenden leitfähigen Strukturen selektiv an den Gates der Aus-Transistoren angeordnet. Es gibt nämlich keine floatende leitfähige Struktur an den Gates der Ein-Transistoren. Das Vorhandensein oder Fehlen der floatenden leitfähigen Struktur verursacht einen Unterschied von Effekten mit der an den Kanalbereich angelegten Gateleitungsspannung, der zur Verfügung steht, um einen Schwellenspannungsunterschied zwischen den Ein- und Aus-Transistoren zu erzeugen. Als ein Ergebnis kann der Masken-ROM gemäß Ausführungsformen der Erfindung im Vergleich zum Stand der Technik, der, wie erörtert, zusätzliche Photolithographie- und Hochenergieionenimplantationsprozesse erfordern kann, mit geringeren Kosten als die herkömmlichen Prozesse gefertigt werden. Außerdem ist als ein Ergebnis der Masken-ROM von Ausführungsformen der Erfindung frei von einem Kurzkanaleffekt, der durch herkömmliche Hochenergieionenimplantationsprozesse verursacht wird.
  • Außerdem weist der Aus-Transistor gemäß Ausführungsformen der Erfindung eine dickere Gateisolationsschicht als der Ein-Transistor auf. Dieser Unterschied der Dicke der Gateisolationsschichten erzeugt au ßerdem einen Schwellenspannungsunterschied zwischen den Ein- und Aus-Transistoren, der seinerseits beim Differenzieren von in dem Masken-ROM aufgezeichneter Information verwendet werden kann.
  • Außerdem besteht mit den Ausführungsformen der Erfindung die Möglichkeit, das Vorhandensein/Fehlen der floatenden leitfähigen Struktur und den Dickenunterschied mittels der Fertigungsprozesse für den nichtflüchtigen Speicher zu steuern. Als ein Ergebnis kann das EML-Halbleiterbauelement gemäß den Ausführungsformen der Erfindung aus einem Masken-ROM mit weiterentwickelten Charakteristika ohne Zunahme der Anzahl von Prozessschritten bestehen.

Claims (38)

  1. Masken-ROM-Bauelement mit – einer Isolationsstruktur (110), die in vorgegebenen Bereichen eines Halbleitersubstrats (100) angeordnet ist, um eine Mehrzahl von aktiven Bereichen (105) zu definieren, wobei das Halbleitersubstrat einen Masken-ROM-Bereich (MRR) beinhaltet, in dem wenigstens eine Ein-Zelle und wenigstens eine Aus-Zelle angeordnet sind, – einer Mehrzahl von Gateleitungen (170), die mit der wenigstens einen Ein-Zelle und der wenigstens einen Aus-Zelle verknüpft sind, wobei die Gateleitungen über den aktiven Bereichen angeordnet sind und die Isolationsstruktur überqueren, – einer Mehrzahl von Gateisolationsschichten (121, 160), die mit der wenigstens einen Ein-Zelle und der wenigstens einen Aus-Zelle verknüpft sind und zwischen die Gateleitungen und die aktiven Bereiche eingefügt sind, und – einer floatenden leitfähigen Struktur (131) und einem Zwischengatedielektrikum oder einer Isolationsstruktur (141, 150) zwischen der Gateleitung und der Gateisolationsschicht der Aus-Zelle.
  2. Masken-ROM-Bauelement nach Anspruch 1, wobei die floatende leitfähige Struktur durch die Zwischengatedielektrikumstruktur von der Gateleitung elektrisch isoliert ist.
  3. Masken-ROM-Bauelement nach Anspruch 1 oder 2, wobei das Zwischengatedielektrikum oder die Isolationsstruktur aus wenigstens einem dielektrischen Schichtmaterial mit hohem k gebildet ist, das aus der Gruppe ausgewählt ist, die aus metallischen Oxiden, Siliciumoxid und Siliciumnitrid besteht.
  4. Masken-ROM-Bauelement nach einem der Ansprüche 1 bis 3, wobei die Breite der Gateleitung in der Aus-Zelle nicht höher als die Breite der floatenden leitfähigen Struktur ist.
  5. Masken-ROM-Bauelement mit: – einem Halbleitersubstrat (100) mit einem Masken-ROM-Zellenfeld (MRA), das wenigstens einen Ein-Transistor und wenigstens einen Aus-Transistor (99) beinhaltet, – einer Mehrzahl von ersten aktiven Bereichen (101), die in vorgegebenen Gebieten des Halbleitersubstrats entlang einer Richtung angeordnet sind, wobei die ersten aktiven Bereiche als Drain- und Kanalbereiche der Ein- und Aus-Transistoren verwendet werden, – einer Mehrzahl von zweiten aktiven Bereichen (102), die in vorgegebenen Gebieten des Halbleitersubstrats entlang der anderen Richtung angeordnet sind, um die ersten aktiven Bereiche miteinander zu verbinden, wobei die zweiten aktiven Bereiche als Sourcebereiche der Ein- und Aus-Transistoren verwendet werden, – einer Mehrzahl von Gateleitungen (170), welche die ersten aktiven Bereiche überqueren, um als Gateleitungen für die Ein- und Aus-Transistoren zu dienen, – einer Mehrzahl von Bitleitungen (220), welche die Gateleitungen überqueren, um die Drainbereiche miteinander zu verbinden, und – einer floatenden leitfähigen Struktur (131) und einer Zwischengatedielektrikumstruktur (141), die zwischen der Gateleitung des Aus-Transistors und dem ersten aktiven Bereich angeordnet ist.
  6. Masken-ROM-Bauelement nach Anspruch 5, das des Weiteren eine Mehrzahl von Gateisolationsschichten (121, 160) beinhaltet, die zwischen den ersten aktiven Bereichen und den Gateleitungen angeordnet sind, wobei eine erste der Gateisolationsschichten unter der Gateleitung des Aus-Transistors angeordnet und zwischen die floatende leitfähige Struktur und den ersten aktiven Bereich eingefügt ist.
  7. Masken-ROM-Bauelement nach einem der Ansprüche 1 bis 6, wobei die Gateisolationsschicht unter der Gateleitung der Aus-Zelle oder des Aus-Transistors dicker als unter der Gateleitung der Ein-Zelle oder des Ein-Transistors ist.
  8. Masken-ROM-Bauelement nach Anspruch 7, wobei die Gateisolationsschicht mit einer Dicke von etwa 1nm bis etwa 5nm unter der Gateleitung der Ein-Zelle oder des Ein-Transistors gebildet ist und mit einer Dicke von etwa 5nm bis etwa 40nm unter der Gateleitung der Aus-Zelle oder des Aus-Transistors gebildet ist.
  9. Halbleiterbauelement mit einem Masken-ROM mit – einer Mehrzahl von Isolationsstrukturen (110), die in vorgegebenen Bereichen eines Halbleitersubstrats angeordnet sind, um eine Mehrzahl von aktiven Bereichen (105) zu definieren, wobei das Halbleitersubstrat ein Gebiet für einen nichtflüchtigen Speicher und einen Masken-ROM-Bereich (MRR) beinhaltet, in dem wenigstens eine Ein-Zelle und wenigstens eine Aus-Zelle angeordnet sind, – einer Mehrzahl von Gateleitungen (170), die über die aktiven Bereiche hinweg angeordnet sind und die Isolationsstrukturen überqueren, – einer Mehrzahl von Gateisolationsschichten (121, 160), die zwischen die Gateleitungen und die aktiven Bereiche eingefügt sind, – einer ersten floatenden leitfähigen Struktur (131) und einer ersten Zwischengatedielektrikumstruktur (141, 250), die sich zwischen der Gateleitung und der Gateisolationsschicht der Aus-Zelle befinden, und – einer zweiten floatenden leitfähigen Struktur (132) und einer zweiten Zwischengatedielektrikumstruktur (142), die sich zwischen der Gateleitung und der Gateisolationsschicht des Gebiets für den nichtflüchtigen Speicher befinden, – wobei die Gateleitung in der Ein-Zelle die Gateisolationsschicht direkt kontaktiert.
  10. Halbleiterbauelement nach Anspruch 9, wobei die Gateisolationsschicht unter der Gateleitung der Aus-Zelle dicker als unter der Gateleitung der Ein-Zelle ist.
  11. Halbleiterbauelement nach Anspruch 9 oder 10, wobei die Gateisolationsschicht unter der Gateleitung der Aus-Zelle einen Teil mit der gleichen Dicke wie derjenigen der Gateisolationsschicht unter der Gateleitung des Gebiets für den nichtflüchtigen Speicher beinhaltet.
  12. Halbleiterbauelement nach einem der Ansprüche 9 bis 11, wobei die Gateisolationsschicht mit einer Dicke von etwa 1nm bis etwa 5nm unter der Gateleitung der Ein-Zelle gebildet ist und mit einer Dicke von etwa 5nm bis etwa 40nm unter den Gateleitungen der Aus-Zelle und des Gebiets für den nichtflüchtigen Speicher gebildet ist.
  13. Halbleiterbauelement nach einem der Ansprüche 9 bis 12, wobei die erste floatende leitfähige Struktur hinsichtlich der Art des Materials und der Dicke gleich der zweiten floatenden leitfähigen Struktur.
  14. Halbleiterbauelement nach einem der Ansprüche 9 bis 13, wobei die erste Zwischengatedielektrikumstruktur das gleiche Material und die gleiche Dicke wie die zweite Zwischengatedielektrikumstruktur beinhaltet.
  15. Halbleiterbauelement nach einem der Ansprüche 9 bis 14, wobei die erste und die zweite floatende leitfähige Struktur durch die erste und die zweite Zwischengatedielektrikumstruktur von den Gateleitungen elektrisch isoliert sind.
  16. Halbleiterbauelement nach einem der Ansprüche 9 bis 15, wobei wenigstens eine der ersten und der zweiten Zwischengatedielektrikumstruktur aus wenigstens einem dielektrischen Schichtmaterial mit hohem k gebildet ist, das aus der Gruppe ausgewählt ist, die aus metallischen Oxiden, Siliciumoxid und Siliciumnitrid besteht.
  17. Halbleiterbauelement nach einem der Ansprüche 9 bis 16, wobei die Breite der Gateleitung der Aus-Zelle kleiner oder gleich der Breite der ersten floatenden leitfähigen Struktur ist und/oder die Breite der Gateleitung des Gebiets für den nichtflüchtigen Speicher gleich der Breite der zweiten floatenden leitfähigen Struktur ist.
  18. Halbleiterbauelement nach einem der Ansprüche 9 bis 17, wobei die Gateisolationsschicht des Gebiets des nichtflüchtigen Spei chers einen Tunnelbereich mit einer Dicke beinhaltet, die geringer als jene eines benachbarten Bereichs ist.
  19. Halbleiterbauelement nach einem der Ansprüche 9 bis 18, das des Weiteren eine Mehrzahl von Siliciumoxidstrukturen (250) beinhaltet, die zwischen der ersten floatenden leitfähigen Struktur und der ersten Zwischengatedielektrikumstruktur und zwischen der zweiten floatenden leitfähigen Struktur und der zweiten Zwischengatedielektrikumstruktur angeordnet sind, um Oberkanten der ersten und der zweiten floatenden leitfähigen Struktur mit spitzen Winkeln zu definieren.
  20. Verfahren zur Herstellung eines Masken-ROM-Bauelements, das die folgenden Schritte umfasst: – Bilden einer Mehrzahl von Isolationsstrukturen (110) in einem Halbleitersubstrat (100), um eine Mehrzahl von aktiven Bereichen (105) zu definieren, wobei das Halbleitersubstrat einen Masken-ROM-Bereich (MRR) beinhaltet, in dem wenigstens eine Ein-Zelle und wenigstens eine Aus-Zelle angeordnet sind, – Bilden einer ersten Gateisolationsstruktur (121) und einer floatenden leitfähigen Struktur (131) auf dem aktiven Bereich der Aus-Zelle, während der aktive Bereich der Ein-Zelle freigelegt wird, – Bilden einer zweiten Gateisolationsschicht (160) auf dem freigelegten aktiven Bereich der Ein-Zelle und – Bilden einer Mehrzahl von Gateleitungen (131) über der zweiten Gateisolationsschicht der Ein-Zelle und der ersten floatenden leitfähigen Struktur der Aus-Zelle.
  21. Verfahren nach Anspruch 20, wobei die zweite Gateisolationsschicht dünner als die erste Gateisolationsschicht gebildet wird.
  22. Verfahren nach Anspruch 21, wobei die erste Gateisolationsschicht mit einer Dicke von etwa 5nm bis etwa 40nm gebildet wird und die zweite Gatesisolationsschicht mit einer Dicke von etwa 1nm bis etwa 5nm gebildet wird.
  23. Verfahren nach einem der Ansprüche 20 bis 22, wobei das Bilden der ersten Gateisolationsstruktur und der floatenden leitfähigen Struktur umfasst: – Bilden einer ersten Gateisolationsschicht auf dem aktiven Bereich, – Bilden einer ersten leitfähigen Schicht auf der resultierenden Struktur mit der ersten Gateisolationsschicht und – Strukturieren der ersten leitfähigen Schicht und der Gateisolationsschicht, um die Oberseite des aktiven Bereichs der Ein-Zelle freizulegen.
  24. Verfahren nach Anspruch 23, das des Weiteren das Bilden einer Zwischengatedielektrikumschicht auf der ersten leitfähigen Schicht nach dem Bilden der ersten leitfähigen Schicht beinhaltet, wobei die Zwischengatedielektrikumschicht während des Schritts des Strukturierens der ersten leitfähigen Schicht und der Gateisolationsschicht strukturiert wird, um eine Zwischengatedielektrikumstruktur zu bilden, die zwischen der ersten floatenden leitfähigen Struktur und der Gateleitung angeordnet ist.
  25. Verfahren nach Anspruch 23 oder 24, das des Weiteren das Bilden einer Siliciumoxidstruktur (250) auf einem vorgegebenen Bereich der ersten leitfähigen Schicht nach dem Bilden der ersten leitfähigen Schicht beinhaltet, wobei die Siliciumoxidstruktur als Ätzmaske zum Definieren der ersten floatenden leitfähigen Struktur und der Gateisolationsstruktur in dem Schritt des Strukturie rens der ersten leitfähigen Schicht und der Gateisolationsschicht verwendet wird.
  26. Verfahren nach einem der Ansprüche 20 bis 25, das des Weiteren umfasst: – Bilden einer Tunnelisolationsschicht, um den aktiven Bereich um die erste floatende leitfähige Struktur herum zu bedecken, bevor die zweite Gateisolationsschicht gebildet wird, – Bilden einer Zwischengatedielektrikumschicht, um die resultierende Struktur mit der Tunnelisolationsschicht zu bedecken, und – Entfernen der Zwischengatedielektrikumschicht und der Tunnelisolationsschicht von dem Masken-ROM-Bereich.
  27. Verfahren nach einem der Ansprüche 20 bis 26, wobei die Breite der Gateleitung kleiner oder gleich der ersten Breite der floatenden leitfähigen Struktur ist.
  28. Verfahren nach einem der Ansprüche 20 bis 27, wobei – die Mehrzahl von Isolationsschichten in vorgegebenen Bereichen des Halbleitersubstrats mit einer Mehrzahl von Ein-Zellen und einer Mehrzahl von Aus-Zellen gebildet wird, um eine Mehrzahl von ersten aktiven Bereichen und eine Mehrzahl von zweiten aktiven Bereichen zu definieren, wobei die ersten aktiven Bereiche entlang einer Richtung angeordnet sind und die zweiten aktiven Bereiche entlang der anderen Richtung angeordnet sind, um die ersten aktiven Bereiche miteinander zu verbinden, – die zweite Gateisolationsschicht auf den ersten und den zweiten aktiven Bereichen um die erste floatende leitfähige Struktur herum gebildet wird, – die Gateleitungen so gebildet werden, dass sie die ersten aktiven Bereiche überqueren, und – Drain- und Sourcebereiche in den ersten und zweiten aktiven Bereichen durch Verwenden der Gateleitungen als Ionenimplantationsmaske gebildet werden.
  29. Verfahren nach Anspruch 28, wobei die ersten und zweiten aktiven Bereiche so gebildet werden, dass sie einander schneiden, die Isolationsstrukturen so gebildet werden, dass sie von den ersten und zweiten aktiven Bereichen umschlossen sind, und die Isolationsstrukturen eine Längsachse parallel zu den ersten aktiven Bereichen aufweisen.
  30. Verfahren nach Anspruch 28 oder 29, wobei ein Paar der Gateleitungen auf jeder der Isolationsstrukturen gebildet und parallel zu den ersten aktiven Bereichen angeordnet wird.
  31. Verfahren zur Herstellung eines Halbleiterbauelements, das die folgenden Schritte umfasst: – Bilden einer Mehrzahl von Isolationsstrukturen (110) in einem Halbleitersubstrat (100), um eine Mehrzahl von aktiven Bereichen (105) zu definieren, wobei das Halbleitersubstrat ein Gebiet für einen nichtflüchtigen Speicher und einen Masken-ROM-Bereich (MRR) beinhaltet, wo wenigstens eine Ein-Zelle und wenigstens eine Aus-Zelle angeordnet sind, – Bilden einer ersten Gateisolationsstruktur (121) und einer floatenden leitfähigen Struktur (131) auf dem Gebiet für den nichtflüchtigen Speicher und dem aktiven Bereich der Aus-Zelle, – Bilden einer zweiten Gateisolationsschicht (160) auf dem aktiven Bereich um die erste floatende leitfähige Struktur herum und – Bilden einer Mehrzahl von Gateleitungen (170) auf der zweiten Gateisolationsschicht der Ein-Zelle, der ersten floatenden leitfähigen Struktur der Aus-Zelle und dem Gebiet für den nichtflüchtigen Speicher, wobei die Gateleitungen die aktiven Bereiche überqueren.
  32. Verfahren nach Anspruch 31, wobei die zweite Gateisolationsschicht dünner als die erste Gateisolationsstruktur ist.
  33. Verfahren nach Anspruch 32, wobei die erste Gateisolationsstruktur mit einer Dicke von etwa 5nm bis etwa 40nm gebildet wird, während die zweite Gateisolationsschicht mit einer Dicke von etwa 1nm bis etwa 5nm gebildet wird.
  34. Verfahren nach einem der Ansprüche 31 bis 33, wobei das Bilden der ersten Gateisolationsstruktur und der floatenden leitfähigen Struktur umfasst: – Bilden einer ersten Gateisolationsschicht auf dem aktiven Bereich, – Bilden einer ersten leitfähigen Schicht auf der resultierenden Struktur mit der ersten Gateisolationsschicht und – Strukturieren der ersten leitfähigen Schicht und der Gateisolationsschicht, um die Oberseite des aktiven Bereichs der Ein-Zelle freizulegen.
  35. Verfahren nach Anspruch 34, das des Weiteren das Bilden einer Zwischengatedielektrikumschicht auf der ersten leitfähigen Schicht nach dem Bilden der ersten leitfähigen Schicht beinhaltet, wobei die Zwischengatedielektrikumschicht während des Schritts des Strukturierens der ersten leitfähigen Schicht und der Gateisolationsschicht strukturiert wird, um eine Zwischengatedielektri kumstruktur zu bilden, die zwischen der ersten floatenden leitfähigen Struktur und der Gateleitung angeordnet ist.
  36. Verfahren nach Anspruch 34 oder 35, das des Weiteren das Bilden einer Siliciumoxidstruktur auf einem vorgegebenen Bereich der ersten leitfähigen Schicht nach dem Bilden der ersten leitfähigen Schicht beinhaltet, wobei die Siliciumoxidstruktur als Ätzmaske zum Definieren der ersten floatenden leitfähigen Struktur und der Gateisolationsstruktur in dem Schritt des Strukturierens der ersten leitfähigen Schicht und der Gateisolationsschicht verwendet wird.
  37. Verfahren nach einem der Ansprüche 31 bis 36, das des Weiteren umfasst: – Bilden einer Tunnelisolationsschicht, um den aktiven Bereich um die erste floatende leitfähige Struktur herum zu bedecken, bevor die zweite Gateisolationsschicht gebildet wird, – Bilden einer Zwischengatedielektrikumschicht, um die resultierende Struktur einschließlich der Tunnelisolationsschicht zu bedecken, und – Entfernen der Zwischengatedielektrikumschicht und der Tunnelisolationsschicht von dem Masken-ROM-Bereich.
  38. Verfahren nach einem der Ansprüche 31 bis 37, wobei die Gateleitung in der Aus-Zelle nicht breiter als die erste floatende leitfähige Struktur ist.
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