JP3895069B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリとロジック回路を混載した半導体装置に関し、特に二層ゲート構造と一層ゲート構造が混載する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、EEPROM(Electrically Erasable Programmable ROM)等のユーザーがデータを電気的に書込み/消去可能な不揮発性メモリは、ASIC(Application Specific Integrated Circuit)などのCMOSロジック回路とともに同一チップ上に集積された不揮発性メモリ混載LSIとして、携帯機器やICカード等の情報機器をはじめとする幅広い分野に用いられている。
【0003】
図12は、EEPROMとCMOSロジック回路を混載した従来の半導体装置の構造を示す断面図である。同図に示すように、EEPROMの周辺にはメモリセルへの書き込み/消去に必要な20V程度の高電圧で動作させる高電圧動作回路(HV回路)も搭載されているため、ここではEEPROMセル、ロジック回路とともにHV回路の構造も合わせて示した。
【0004】
図12に示すように、EEPROMの各メモリセルは、メモリトランジスタとこれに直列に接続される選択トランジスタで構成されている。メモリトランジスタは、下層側より一部に薄いトンネル酸化膜118を有する下層ゲート酸化膜116、フローティングゲート120b、層間ゲート酸化膜122、コントロールゲート126bからなる二層ゲートで構成されている。
【0005】
コントロールゲート126bへの電圧印加によりトンネル酸化膜118を介してトンネル電流が発生し、この電流によりフローティングゲート120bへの電子の注入、引き抜きが行なわれる。フローティングゲート120bの蓄積電荷の有無で「1」「0」が判断される。メモリ自体は周囲が絶縁されているので、一旦蓄積された電荷は電源を切断した後も保持される。
【0006】
メモリトランジスタ以外の選択トランジスタやHV回路のトランジスタおよびロジック回路に形成されるCMOSトランジスタは、基本的に一層ゲートで構成されるものであるが、多くの場合図12にも示すように、プロセスの整合を図るため、これらのトランジスタもメモリトランジスタの構造に合わせて、二層ゲート構造とし、上下のゲート電極を一部で導通させて用いる構成が使用されている。
【0007】
二層ゲート構造は一層ゲート構造を形成する場合に比較すると、ゲートパターンを形成する際にドライエッチングすべき層の厚みがかなり厚くなる。エッチングすべき層が厚くなるとエッチングに要する時間が長時間となるため、使用するエッチングマスクには高いエッチング耐性が求められる。また、エッチング時にはエッチングマスク表面もエッチングされるので、材質にもよるがエッチングマスク自体の厚みが必要となる。
【0008】
例えば、エッチングマスクとしてレジストマスクを用いると、エッチングされ易いため、必要なマスク厚はかなり厚くなる。また、エッチング中にガス化して新たな反応付着物を発生するためマスクパターンのだれや変形が起こる。そこで、二層構造のゲートパターンを形成する際は一般にレジストマスクの替わりにSiNx膜等の無機のハードマスクが用いられている。
【0009】
しかし、ハードマスクを用いても二層構造のゲートは、エッチングすべき層の厚みがかなり厚いため、微細パターンの形成が本質的に困難である。そこで、ICカード用の不揮発性メモリ混載LSIのように、EEPROMとともに同一チップ上に混載されるCMOSロジック回路が特に微細パターンの形成を要求されるような場合においては、プロセス上の負担があっても図12に示すように、EEPROM形成領域には二層ゲート構造を形成するとともにCMOSロジック回路形成領域には一層ゲート構造を形成している。
【0010】
その結果、同一チップ上には、一層ゲート構造を有するロジック回路と二層ゲート構造を有するメモリセルおよびその周辺回路が混載した構造が形成されている。
【0011】
【発明が解決しようとする課題】
図12〜図14(h)を参照して、一層ゲート構造と二層ゲート構造が混載するEEPROM混載LSIの従来の製造方法について説明する。
【0012】
まず図13(a)に示すように、p型半導体基板110上のCMOSロジック回路形成領域の一部にnウエル112を形成する。さらに、各回路形成領域をそれぞれ電気的に独立させるためLOCOS工程により、各回路形成領域をフィールド酸化膜114でそれぞれ画定する。
【0013】
この後、図には示していないが、EEPROMセルのトンネル酸化膜形成領域下層に、浅いn型不純物拡散領域を形成しておく。基板表面に膜厚約350Å程度のシリコン酸化膜(SiO2)116を形成する。この後、トンネル酸化膜形成部分のゲート酸化膜をエッチング除去し、さらにこの部分に90Å程度の薄いSiO2からなるトンネル酸化膜118を形成する。
【0014】
次に図13(b)に示すように、第1ポリシリコン層120を形成する。この膜には必要に応じ、抵抗値を下げるためリンをドープする。さらに、層間ゲート絶縁膜となるいわゆるONO膜(オキサイド/ナイトライド/オキサイド膜)122を形成する。このONO膜は、第1ポリシリコン層120の表面を熱酸化することにより得たSiO2とCVD法により形成したSiNx膜とさらにこのSiNx表面を酸化して得たSiO2の三層で構成する。
【0015】
次に図13(c)に示すように、一層ゲート構造を形成するCMOSロジック回路形成領域において、ONO膜122、第1ポリシリコン層120およびその下層のゲート酸化膜116をエッチング除去する。
【0016】
図13(d)に示すように、CMOSロジック回路形成領域には、該領域に形成する微細なトランジスタのサイズに合わせた薄いゲート酸化膜124を形成する。この後、基板全面に第2ポリシリコン層126を形成する。なお、必要に応じて、ロジック回路形成領域の基板表面のチャネル形成領域には、トランジスタのしきい値制御のため、イオン注入を行い、不純物濃度の調整を行っておく。
【0017】
次に、図14(e)に示すように、基板全面にハードマスクとして使用するSiNx128を形成する。このSiNx128は、EEPROMセル形成領域においては二層ゲートパターンを形成する際のエッチングマスクとして用いるため、通常2000Å以上の厚い膜とする必要がある。
【0018】
図14(f)に示すように、SiNx128をパターニングし、各ゲート用のマスクパターン128a〜128eを形成する。さらにこのマスクパターンをエッチングマスクとしてRIE(Reactive Ion Etching)法を用いて第2ポリシリコン層126をエッチングする。EEPROMセル形成領域においては、第2ポリシリコン層126がエッチングされて層間ゲート絶縁膜122表面が露出する。CMOSロジック回路形成領域においては、一層ゲート151、152が形成される。
【0019】
このようにCMOSロジック回路形成領域に形成する一層ゲートは、二層ゲートを形成する際に用いられる厚いハードマスクを用いて同時にパターニングが行われている。
【0020】
図14(g)に示すように、CMOSロジック回路形成領域をレジスト膜134で覆い、さらにEEPROMセル形成領域とHV回路形成領域では、マスクパターン128a〜128cを用いて、層間ゲート絶縁膜122と第1ポリシリコン層120のエッチングを続けて行う。こうして二層ゲート153、154、155を得る。CMOSロジック回路形成領域を覆っているレジスト膜134はこの後剥離除去する。
【0021】
ハードマスクが形成されたままのゲート151〜155をイオン注入マスクとしてイオン注入を行い、アニール工程を経て各トランジスタのソース/ドレイン領域を形成するn型不純物拡散領域140a〜140h、およびp型不純物拡散領域141a、141bを形成する。
【0022】
最後に、層間絶縁層142、144およびソース/ドレイン領域からの引き出し電極160a〜160hを形成し、さらにパッシベーション膜146で表面を覆えば、図12に示す半導体装置となる。
【0023】
各ゲート151〜155をパターニングする際に用いたSiNxのエッチングマスクは絶縁膜であるため、層間絶縁層142の一部を成し、除去することなく、工程終了後にもそのまま残す。
【0024】
以上に説明するように、二層ゲート構造と一層ゲート構造が混載する半導体装置の従来の製造方法では、二層ゲートと一層ゲートのパターニングを同一の層で形成したハードマスクを用いて行っていた。即ち、微細パターンの形成を要するCMOSロジック回路形成領域においても二層ゲート形成に必要な耐エッチング性を有する厚いハードマスクをエッチングマスクとして用いて一層ゲートを形成していた。
【0025】
しかしながら、エッチングマスクが厚くなれば、マスクパターンの寸法精度は悪化する。よって、ICカードに用いるEEPROM混載LSIのように、微細なゲートパターン、例えば0.3μm以下のゲート幅の形成を要求されるロジック回路では、十分なパターン精度が得られにくいという問題が指摘されていた。
【0026】
本発明の目的は、不揮発性メモリとロジック回路を混載した半導体装置に関し、二層ゲート構造と一層ゲート構造がそれぞれ必要なパターン精度で形成された半導体装置とその製造方法を提供することである。
【0027】
【課題を解決するための手段】
請求項1に記載する本発明の半導体装置の製造方法の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、前記一層ゲート構造と前記二層ゲート構造を形成する工程が、基板成長表面全域に第1ゲート絶縁膜、第1導電膜、第2ゲート絶縁膜をこの順に積層形成する工程と、該ロジック回路形成領域上の前記第1ゲート絶縁膜、前記第1導電膜および前記第2ゲート絶縁膜をエッチング除去する工程と、該ロジック回路形成領域上の基板露出面上に第3ゲート絶縁膜を形成する工程と、基板成長表面全域に第2導電膜を形成する工程と、前記第2導電膜上に第1ハードマスク層と第2ハードマスク層を積層形成する工程と、該ロジック回路形成領域上の前記第2ハードマスク層をエッチング除去する工程と、該メモリセル形成領域上の前記第1ハードマスク層および前記第2ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、該ロジック回路形成領域上の前記第1ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第1導電膜をエッチングして一層ゲート構造を形成する工程と、前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第2導電膜と第2ゲート絶縁膜と第1導電膜をエッチングして二層ゲート構造を形成する工程とを有することである。
【0033】
請求項4に記載する本発明の半導体装置の製造方法の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、前記一層ゲート構造と前記二層ゲート構造を形成する工程が、基板成長表面全域に第1ゲート絶縁膜、第1導電膜、第2ゲート絶縁膜を順に積層形成する工程と、該ロジック回路形成領域上の前記第1ゲート絶縁膜、前記第1導電膜および前記第2ゲート絶縁膜をエッチング除去する工程と、該ロジック回路形成領域上の基板露出面上に第3ゲート絶縁膜を形成する工程と、基板成長表面全域に第2導電膜を形成する工程と、前記第2導電膜上に第1ハードマスク層を積層形成する工程と、該ロジック回路形成領域上の前記第1ハードマスク層をエッチング除去する工程と、基板成長表面全域に第2ハードマスク層を積層形成する工程と、該メモリセル形成領域上の前記第1ハードマスク層および前記第2ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、該ロジック回路形成領域上の前記第1ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第1導電膜をエッチングして一層構造のゲートを形成する工程と、前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第2導電膜と第2ゲート絶縁膜と第1導電膜をエッチングし、二層構造のゲートを形成する工程とを有することである。
【0037】
請求項7に記載する本発明の半導体装置の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置において、前記二層ゲートは絶縁性の第1ハードマスク層と絶縁性の第2ハードマスク層からなる二層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、前記一層ゲートは絶縁性の前記第1ハードマスク層もしくは前記第2ハードマスク層のいずれか一方からなる単層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、各ゲート上に該パターニングに用いられたハードマスクが残された構造を有することである。
【0039】
【発明の実施の形態】
(第1の実施の形態)
図1は、第1の実施の形態に係る製造方法を用いて作製した二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の断面図である。
【0040】
基本的な断面構造は、図12に示した従来の半導体装置の構造と共通するが、各ゲート51〜55の最上層ゲート電極上に残されている絶縁性のハードマスクの構造が異なる。即ち、二層ゲート構造を有するEEPROMセル形成領域やその周辺回路であるHV回路形成領域に形成されるゲート53〜55では、上層ゲート電極上に窒化シリコン膜(SiNx)28Aa〜28Acと酸化シリコン膜(SiO2 )30Aa〜30Acからなる二層構造のハードマスクが残されており、CMOSロジック回路形成領域には、SINx膜28Adと28Ae一層構造のハードマスクが残されている。
【0041】
このように、本実施の形態の主な特徴は、ゲートパターン形成に際して、予めエッチングマスクとして用いるハードマスクを二層構造で形成し、厚いハードマスクがプロセス上必要とされるEEPROM形成領域においては二層構造のままのハードマスクを用い、微細パターン形成のために薄いハードマスクを形成する必要があるCMOSロジック回路では、二層のハードマスク層のうちの一層をエッチング除去して一層構造のハードマスクを用いていることである。これにより、CMOSロジック回路形成領域では、ゲートパターン形成時に必要とするパターン精度にあった薄いハードマスクを用いることができるので高い精度で微細パターンの形成が可能となる。
【0042】
以下、図1〜図5を用いて、第1の実施の形態に係る半導体装置の製造方法についてより詳細に説明する。
【0043】
まず図2(a)に示すように、通常の方法を用いてp型半導体基板10上のCMOSロジック回路形成領域にnウエル12を形成する。ウエルの形成に際しては、まず基板表面に膜厚1000Å程度のSiO2膜を形成し、この後SiO2膜上にフォトリソグラフィ工程を用いてレジストパターンを形成する。このレジストパターンを注入マスクとしてリン(P)等のn型不純物イオンをイオン注入し、レジストを剥離後、1200℃程度で熱アニールを行い、nウエル12を形成する。なお、図2(a)ではnウエル12のみを形成する例を示しているが、必要に応じ同様な工程でpウエルを形成してもよい。
【0044】
次に、各回路形成領域の素子分離を行うため、フィールド酸化膜14を形成する。これには、まず基板上に形成されているSiO2膜上にSiNx膜を形成し、フォトリソグラフィ工程を用いてSiNx膜をパターニングし、部分的にSiO2膜を露出させ、この露出部のSiO2膜を熱酸化することで膜厚約6000Åのフィールド酸化膜14を形成する。基板上に残ったSiNx膜とSiO2膜はエッチング除去する。
【0045】
なお、再度基板上にSiO2膜を形成し、さらにこの上にイオン注入マスクとなるレジストパターンを形成し、SiO2膜を介して基板にn型不純物のイオン注入を行いEEPROM形成領域にあらかじめトンネル不純物拡散領域を形成しておく。図には示していないが、HV回路形成領域にはしきい値調整のため、チャネル形成領域に薄くn型不純物を注入する。
【0046】
基板上のレジスト膜およびSiO2膜を剥離除去した後、基板表面に二層ゲート構造の第1ゲート酸化膜を構成する膜厚約350ÅのSiO2膜16を形成する。
【0047】
続けて、EEPROMのメモリトランジスタ領域の一部のSiO2膜16をエッチング除去し、そこに膜厚約90Å程度のトンネル酸化膜18を形成する。
【0048】
次に、図2(b)を参照するように、減圧CVD法を用いて、基板全面に第1ポリシリコン層20を約2000Å形成する。この膜は、二層ゲートのうち下層ゲート電極を構成する膜となる。なおこの膜には必要に応じ、抵抗値を下げるためリンドープを行う。
【0049】
さらに、第1ポリシリコン層20上に層間ゲート絶縁膜となるいわゆるONO膜(オキサイド/ナイトライド/オキサイド膜)22を形成する。このONO膜は、第1ポリシリコン層20の表面を熱酸化することにより得たSiO2膜とCVD法により形成したSiNx膜とさらにこのSiNx膜表面を熱酸化して得たSiO2膜の三層で構成し、三層の膜厚はあわせて約300Åとする。
【0050】
次に図2(c)に示すように、一層ゲート構造を形成するCMOSロジック回路形成領域上のONO膜22、第1ポリシリコン層20およびその下層のゲート酸化膜16をエッチング除去する。
【0051】
この後、図には特に示していないが、先の工程でHV回路形成領域に行ったのと同様な方法で、CMOSロジック回路のチャネル形成領域にしきい値制御のためのイオン注入を行う。即ち、pチャネル領域には薄くp型不純物を、nチャネル領域には薄くn型不純物をそれぞれイオン注入する。
【0052】
CMOSロジック回路形成領域に該領域に形成する微細なトランジスタのサイズに合わせ、膜厚約90Åの薄いSiO2膜24を形成する。
【0053】
図2(d)に示すように、基板全面に減圧CVD(LPCVD)法を用いて膜厚約2000Åの第2ポリシリコン層26を形成する。また、さらにこの第2ポリシリコン層26上にスパッタ法を用いて膜厚2000Åのタングステンシリサイド(WSi)層27を形成する。この第2ポリシリコン層26とWSi層27は、後にEEPROMにおける上層ゲート電極を構成するとともにCMOSロジック回路における一層ゲートのゲート電極を構成する。このように、メタルシリサイド層をポリシリコン層上に形成したいわゆるポリサイド構造のゲート電極を形成すれば、ゲート電極の低抵抗値化を図ることができる。
【0054】
次に、図3(e)に示すように、基板全面に上下二層の絶縁膜より形成されるハードマスク層を形成する。まず、下層ハードマスク層として、SiNx膜28Aを形成し、続けて上層ハードマスク層としてSiO2膜30Aを形成する。ここで、下層ハードマスク層はCMOSロジック回路形成に適した厚みとし、一方上層ハードマスク層は、下層ハードマスク層と合わせた二層のハードマスク層の厚みがEEPROMセル形成に適した厚みとなるように設定する。例えば、CMOSロジック回路形成領域に約0.3μm幅の微細なゲートパターンを形成する場合は、下層ハードマスクの厚みを約1000Å以下とすることが好ましい。また、EEPROMセル形成領域に幅約1μm、高さ約4000〜5000Åの二層ゲートを形成する場合は、下層と上層のハードマスクを合わせた厚みを約2000Å以上とすることが好ましい。なお、よりエッチング耐性の高い材料を用いる場合は、より薄い膜厚とすることもできる。
【0055】
次に、図3(f)に示すように、RIE(Reactive Ion Etching)法を用いてCMOSロジック回路形成領域に形成した上層ハードマスク層であるSiO2膜30Aをエッチング除去する。
【0056】
なおここでは上層ハードマスク層としてSiO2膜を用い、下層ハードマスクとしてSiNx膜を用いているので、下層ハードマスクに対する上層ハードマスクのエッチング選択比が高い。よって、比較的容易に上層ハードマスクのみのエッチングを行うことができる。
【0057】
図3(g)に示すように、フォトリソグラフィ工程を用いて、EEPROM形成領域およびHV回路形成領域には各ゲートパターンに対応するレジストパターン32a〜32cを形成し、CMOSロジック回路形成領域はレジスト32dで覆う。この状態で各レジストパターンをエッチングマスクとして、RIE法を用いてハードマスク層のドライエッチングを行う。こうして、二層ゲートを形成する領域に、二層構造のハードマスクパターン30Aa〜30Ac、28Aa〜28Acを形成する。この後使用したレジストは剥離除去する。
【0058】
今度は、図4(h)に示すように、フォトリソグラフィ工程を用いて、EEPROM形成領域およびHV回路形成領域はレジスト34aで覆い、CMOSロジック回路形成領域には、ゲートパターンに対応したレジストパターン34b、34cを形成し、このレジストパターンをエッチングマスクとして、SiNx膜28Aをドライエッチングし、SiNx膜一層のみからなる単層ハードマスクパターン28Adと28Aeを形成する。
【0059】
なお、ここではよりパターン精度を上げるため、二層ハードマスクと単層ハードマスクのパターニングを別工程でそれぞれ独立に形成しているが、同一工程でパターニングを行ってもよい。
【0060】
次に、図4(i)に示すように、EEPROM形成領域およびHV回路形成領域では二層のハードマスク28Aa〜28Acと30Aa〜30Acからなるマスクパターンを用いて、CMOSロジック回路形成領域では単層のハードマスク28Ad、28Aeで形成したマスクパターンを用いてそれぞれ第2ポリシリコン層とWSi膜からなるポリサイド層(26、27)のドライエッチングを行う。即ち、CMOSロジック回路形成領域では、薄いハードマスクパターン28Ad、28Aeを用いて、一層ゲート51、52を形成する。
【0061】
次に、図4(j)に示すように、CMOSロジック回路形成領域をレジスト膜36で覆い、EEPROMセル形成領域とHV回路形成領域において、二層ハードマスクパターンを用いたドライエッチングを続行し、層間ゲート絶縁膜22と第1ポリシリコン層20のエッチングを行い、最終的に二層ゲート53、54、55を形成する。CMOSロジック回路形成領域を覆っているレジスト膜36はこの後剥離除去する。
【0062】
図5(k)に示すように、形成したゲート51〜55をイオン注入マスクとしてイオン注入を行い、アニール工程を経て各トランジスタのソース/ドレイン領域を形成するn型不純物拡散領域40a〜40h、およびp型不純物拡散領域41a、41bを形成する。
【0063】
なお、CMOSロジック回路に形成するトランジスタは、同図に示すようにソース/ドレイン領域の内側に不純物濃度の低い注入領域を備えたLDD(Lightly Doped Drain)構造を形成することが望ましい。LDD構造とする場合は、一旦ゲートパターンを注入マスクとして浅い注入を行った後、ゲート側面にSiO2膜からなるサイドウォール38を形成し、これを注入マスクとして再度高濃度不純物イオンの注入を行うとよい。
【0064】
図5(l)に示すように、基板成長表面全域に層間絶縁層42となるBPSG(ボロンフォスフォシリケートガラス)膜を形成する。ここで、各ゲート51〜55はいずれもエッチングマスクとして用いたSiNxの層を最上層のゲート電極上に残した状態であるが、残ったハードマスクは絶縁膜であるため、層間絶縁層42の一部を成して除去されることなく、工程終了後にもそのまま残すことができる。
【0065】
この後の工程は図1を参照して説明する。各ソース/ドレイン領域から電極の引き出しを行うため、層間絶縁層42にコンタクトホールを形成し、これをタングステン(W)等の配線材料で埋め込み、CMP(Chemical Mechanical Polishing)工程を用いて表面の平坦化を行う。さらにBPSG膜で層間絶縁層44を形成して、同様な手順で多層配線層を形成する。最後に装置表面にパッシベーション膜46を形成して素子表面を保護する。
【0066】
このように、EEPROM形成領域には、二層ゲートを形成するために必要十分な耐エッチング性を備えた厚い二層構造のハードマスクを用い、CMOSロジック形成領域には、微細パターン形成に適した薄い単層構造のハードマスクを用いることで、大幅な工程追加を伴うことなく、二層ゲートと一層ゲートをそれぞれ適したパターン精度で作製できる。
【0067】
(第2の実施の形態)
図6(a)〜図8(i)は、第2の実施の形態に係る製造方法を用いて作製した二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の製造方法を示す各工程における断面図である。
【0068】
上述した第1の実施の形態では、二層ゲートのパターン形成の際に用いるハードマスクとして、SiO2膜とSiNx膜からなる二層構造のハードマスクを用いる例を示したが、第2の実施の形態では二層構造のハードマスクをともにSiNx膜二層で形成する例を示す。
【0069】
以下、図6(a)〜図8(i)を用いて、第2の実施の形態に係る半導体装置の製造方法について説明する。なお、第1の実施の形態において、図2(a)〜図2(d)を用いて説明したウエル12形成工程から、基板全面に第2ポリシリコン層26とWSi膜27からなるポリサイド層を形成するまでは共通する工程であるのでそこまでの説明は省略しこれ以後の工程について説明する。
【0070】
即ち、図6(a)に示すように、CMOSロジック回路形成領域には、p型半導体基板10の表面領域に必要なnウエル12が形成されており、基板上に形成される各素子は、フィールド酸化膜14でその領域が画定されている。二層ゲート構造を形成するEEPROM形成領域およびHV回路形成領域には、基板表面に膜厚約350Åの下層ゲート酸化膜16が形成されており、そのうちEEPROM形成領域の一部には膜厚約90Åのトンネル酸化膜18が形成されている。さらにこれらのゲート酸化膜16、トンネル酸化膜18上には下層ゲート電極となる第1ポリシリコン層20と層間ゲート絶縁膜22および上層ゲート電極となる第2ポリシリコン層26とWSi膜27からなるポリサイド層が形成されている。一方、CMOSロジック回路形成領域では、一旦形成されたゲート酸化膜16と第1ポリシリコン層および層間ゲート絶縁膜22がエッチング除去され、基板表面には再度膜厚約90Åのゲート酸化膜24が形成され、第2ポリシリコン層26とWSi膜27が形成されている。
【0071】
図6(b)に示すように、LPCVD法を用いて、基板全面にハードマスク層として、一層目のSiNx膜28Bを形成する。
【0072】
次に、図6(c)に示すように、RIE法を用いてCMOSロジック回路形成領域上のSiNx膜28Bをエッチング除去する。
【0073】
さらに図6(d)に示すように、基板成長表面全域にハードマスク層として二層目のSiNx膜30Bを形成する。
【0074】
図に示すように、二層ゲート構造を形成するEEPROM形成領域とHV回路形成領域には、一層目のSiNx膜28Bと第二層目のSiNx膜30Bからなる二層構造のハードマスク層が形成され、CMOSロジック回路形成領域には、二層目のSiNx30Bのみからなるハードマスク層が形成される。
【0075】
例えば、CMOSロジック回路形成領域に約0.3μm幅の微細なゲートパターンを形成しようとする場合は、二層目のSiNx30Bの厚みを約1000Å以下とすることが望ましい。また、EEPROMセル形成領域に幅約1μm、高さ約4000〜5000Åの二層ゲートを形成する場合は、一層目のSiNx膜28Bと二層目のSiNx30Bを合わせて膜厚約2000Å以上とすることが望ましい。なお、この膜厚はよりエッチング耐性の高い材料を用いる場合は、さらに薄くできる。
【0076】
図7(e)に示すように、基板上に各ゲートパターンに対応するレジストパターン32a〜32eを形成し、これをエッチングマスクとしてドライエッチングを行い、ハードマスクパターン30Ba〜30Be、28Ba〜28Bcを形成する。この後使用したレジストは剥離除去する。なお、ここでは同一工程でマスクのパターニングを行っているが、二層ハードマスクと単層ハードマスクを別々にパターニングしてもよい。
【0077】
次に、図7(f)に示すように、EEPROM形成領域およびHV回路形成領域では二層ハードマスク層で形成したマスクパターンを用いて、CMOSロジック回路形成領域では、単層ハードマスク層で形成したマスクパターンを用いて第2ポリシリコン層とWSi膜からなるポリサイド層(26、27)のドライエッチングを同時に行う。この工程により、CMOSロジック回路形成領域においては、約0.3μm幅の微細なゲート電極パターンをもつ一層ゲート51、52が形成される。EEPROMセル形成領域やHV回路形成領域では、ポリサイド層(26、27)がエッチングされてゲート周囲の層間ゲート絶縁膜22表面が露出した状態となる。
【0078】
次に、図7(g)に示すように、CMOSロジック回路形成領域をレジスト膜34で覆い、EEPROMセル形成領域とHV回路形成領域では、二層ハードマスクパターンを用いてドライエッチングを続け、層間ゲート絶縁膜22と第1ポリシリコン層20のエッチングを行い、最終的に二層ゲート53、54、55を得る。CMOSロジック回路形成領域を覆っているレジスト膜34はこの後剥離除去する。
【0079】
図8(h)に示すように、形成したゲート51〜55をイオン注入マスクとしてイオン注入を行い、さらにアニール工程を経てn型不純物拡散領域40a〜40h、およびp型不純物拡散領域41a、41bを形成する。これらは各トランジスタのソース/ドレインを構成する。なお、CMOSロジック回路に形成するトランジスタは、同図に示すようにソース/ドレイン領域の内側に不純物濃度の低い注入領域を備えたLDD構造を形成することが望ましい。LDD構造を形成する場合は、一旦ゲートパターンを注入マスクとして浅い注入を行った後、ゲート側面にSiO2膜からなるサイドウォール38を形成し、これを注入マスクとして再度不純物イオンの注入を行うとよい。
【0080】
図8(i)に示すように、基板全面に層間絶縁層42となるBPSG膜を形成する。なお、各ゲート51〜55はいずれもエッチングマスクとして用いたSiNxの層を最上層のゲート電極上に残したままとする。残ったハードマスクは絶縁膜であるため、層間絶縁層の一部を成す。
【0081】
この後、ソース/ドレイン領域から電極の引き出しを行うため、層間絶縁層42にコンタクトホールを形成した後、これをW等の配線材料で埋め込みを行う。さらに、BPSG膜表面をCMP工程を用いて表面の平坦化を行った後、さらにBPSG膜よりなる層間絶縁層44を形成する。埋め込み工程を繰り返し、必要な配線層を形成する。最後に装置表面にパッシベーション膜46を形成して、素子表面を保護する。
【0082】
このように、第2の実施の形態においては、一層目のハードマスク層を形成した後に、CMOSロジック回路形成領域の一層目のハードマスク層をエッチング除去し、この後に二層目のハードマスク層を基板全面に形成している。よって、第1の実施の形態の場合と同様に、EEPROM形成領域には、二層ゲートを形成するために必要十分な耐エッチング性を備えた厚い二層構造のハードマスクを形成でき、CMOSロジック形成領域には微細パターン形成に適した薄い単層構造のハードマスクを形成できる。その結果、必要な精度を備えた二層ゲートと一層ゲートが混載する半導体装置を作製できる。
【0083】
また、第2の実施の形態の製造方法によれば、ハードマスク層として、一層目と二層目の材料のエッチング選択比を特に考慮することなくマスク材料を選択できる。
【0084】
以上、本発明についての実施の形態について説明したが、本発明は上述した実施の形態に限定されるものではない。例えば、EEPROM形成領域に形成されたメモリトランジスタの有する二層ゲート構造は、図1に示した構造のようにトンネル酸化膜をメモリトランジスタの一部領域のみに形成したものばかりでなく、トンネル酸化膜を全域に形成した構成のメモリトランジスタであってもよい。二層ゲート構造を有する不揮発性メモリであれば、その構造は限られない。
【0085】
本実施の形態においては、ゲート電極の一部をポリサイドで構成しているが、多結晶シリコンのみで構成してもよいし、他の導電材料を用いてもよい。
【0086】
本実施の形態で説明した半導体製造方法は、一層ゲート構造と二層ゲート構造が混載するチップの形成に有効であり、特にICカード上に搭載するチップのように、ロジック回路が微細パターンを要求される場合に有効となる。
【0087】
なお、所望のパターンサイズ等からCMOSロジック形成領域を単層ゲート構造にする必要がない場合は、CMOSロジック形成領域においても、マスク層をエッチングすることなく、二層ハードマスク構造のまま使用すればよい。この場合は、CMOSロジック形成領域においてEEPROM形成領域と同様の工程で二層ゲート構造を形成すればよい。
【0088】
(第3の実施の形態)
第3の実施の形態は、二層ゲート構造を有するEEPROMを混載した半導体チップの構成例に関するものである。
【0089】
図9(a)は、最近検討され始めたICカード等に利用できるFRAM(ferroelectricRAM)を搭載したシステムLSIチップの平面構成例を示すものである。FRAMとは、強誘電体材料を用いたキャパシタを有するメモリをいう。その構造を図9(b)に示す。基本的な構造はDRAMと同様であり、MOSトランジスタ77とキャパシタ76とを有する。但し、キャパシタの誘電体材料として強誘電体材料を用いている。このため、高速書き換えが可能で、消費電力の小さいRAMとしての機能とともに、電源を切っても記憶の保持が可能であり、不揮発性メモリ(ROM)としての機能をも有する。
【0090】
即ち、FRAMはROMとしての機能とRAMとしての機能を併有するため、図9(a)に示すように、チップ上のメモリをFRAMのみで構成できるというメリットがある。
【0091】
しかし、FRAMの読み出し動作は、DRAMと同様に破壊読み出しであるため、ROM部のデータを読み出し中に電源供給が切れる等の事故が発生すると、ROMのデータバケが起こるという問題点があった。このような事故は、特に情報のセキュリティに対し高い信頼性が求められるICカード等のチップで、使用上大きな問題に成りうる。
【0092】
図10(a)は、上述の問題に対する解決を図る第3の実施の形態に係るチップの平面構成を示すものである。即ち、同図に示すように、第3の実施の形態にかかるチップ100では、CPU80とともにメモリとしてFRAM70とEEPROM90を備えるものである。図10(b)これに対応するメモリ部の断面構成図である。
【0093】
EEPROMは、通常のトランジスタ動作電圧と同レベルの電圧で読み込みは可能であるが、書き込みには10〜15V程度の高電圧が必要とされるメモリである。よって、読み込み時に電源切れ等の事故がおこっても、データが書き換えられる等の問題が発生する虞れがない。
【0094】
よって、図10(a)に示すように、メモリ部にFRAM70とともにEEPROM90を搭載し、高いセキュリティが求められる氏名やIDコード等の情報についてはEEPROMに記憶させ、それ以外の情報についてはFRAMで記憶させることとすれば、安全性と機能性を兼ね添えた半導体チップを提供できる。
【0095】
図11(a)〜図11(d)は、ここに搭載するFRAMの製造方法を説明すための各工程における断面構造を示す図である。
【0096】
図11(a)に示すように、半導体基板上にMOSトランジスタ77を形成し、その上から層間絶縁膜42を形成し、さらに層間絶縁膜42に必要なコンタクトホールを開け、これを埋め込み、表面をCMP工程を用いて平坦化する。ここまでの工程は、例えば図2(a)〜図5(l)に示す第1の実施の形態における製造方法と同様の方法で行うことができる。
【0097】
この後、図11(b)に示すように、表面にスパッタ法等を用いて白金(Pt)膜からなる下部電極71を形成する。その上に、例えばペロブスカイト型結晶構造を有するチタン酸ジルコン酸鉛(PbZrTiO3)等の強誘電体72をスパッタ法等を用いて形成する。さらにその上にやはりスパッタ法を用いてPt膜からなる上部電極73を形成する。
【0098】
図11(c)に示すように、レジストパターン78をエッチングマスクとしてまず、上部電極73をパターニングし、さらに、図11(d)に示すように、レジストパターン79を形成し、これをマスクとして強誘電体72と下部電極71をエッチングし、強誘電体キャパシタを形成する。
【0099】
この後は、図9(b)を参考にするように、層間絶縁膜44でキャパシタ部を覆い、必要なコンタクトホールを開け、これを埋め込むことで下部電極71と上部電極73からそれぞれ必要な引き出し電極74を取り出す。
【0100】
なお、FRAMのキャパシタ部を構成する強誘電材料としては、上述するPbZrTiO3のみならず、SBT(SrBi2Ta2O9)等を用いてもよい。
【0101】
また、FRAMとともに搭載するメモリはEEPROMのみならず、EPROM、フラッシュ等の不揮発性メモリを用いてもよい。
【0102】
【発明の効果】
以上に説明したように、本発明の半導体装置の製造方法では、ゲートパターン形成に際して、EEPROM形成領域においては二層構造のハードマスクを形成し、ロジック回路形成領域においては該二層構造のハードマスクのうち上下いずれかの層をエッチング除去して単層構造のハードマスクを形成している。これにより、EEPROM形成領域では、二層ゲートをパターニングする際に必要とされる耐エッチング性を十分充たす厚いハードマスクが確保できるとともに、ロジック回路では、微細パターン形成に適した薄いハードマスクを用いることができる。よって、本発明の製造方法により得られた半導体装置は、各領域ごとに適切なパターン精度を確保でき、高い信頼性を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の断面図を示す。
【図2】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図3】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図4】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図5】本発明の第1の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図6】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図7】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図である。
【図8】本発明の第2の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図である。
【図9】FRAMを用いたチップ構成を示す平面図と、FRAMの構造を示す断面図である。
【図10】本発明の第3の実施の形態に係る半導体装置のチップ構成を示す平面図と断面図である。
【図11】FRAM部の製造方法を示す各工程での断面図である。
【図12】従来の二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の断面図を示す。
【図13】従来の二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の製造方法を説明するための装置断面図である。
【図14】従来の二層ゲート構造を有するEEPROMと一層ゲート構造を有するCMOSロジック回路を混載した半導体装置の製造方法を説明するための装置断面図である。
【符号の説明】
10 半導体基板
12 nウエル
14 フィールド酸化膜
28A 第1ハードマスク
30A 第2ハードマスク
42、44 層間絶縁層
46 パッシベーション膜
51、52 一層ゲート
53〜55 二層ゲート
60a〜60h 引き出し電極
Claims (7)
- 二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、
前記一層ゲート構造と前記二層ゲート構造を形成する工程が、
基板成長表面全域に第1ゲート絶縁膜、第1導電膜、第2ゲート絶縁膜をこの順に積層形成する工程と、
該ロジック回路形成領域上の前記第1ゲート絶縁膜、前記第1導電膜および前記第2ゲート絶縁膜をエッチング除去する工程と、
該ロジック回路形成領域上の基板露出面上に第3ゲート絶縁膜を形成する工程と、
基板成長表面全域に第2導電膜を形成する工程と、
前記第2導電膜上に第1ハードマスク層と第2ハードマスク層を積層形成する工程と、
該ロジック回路形成領域上の前記第2ハードマスク層をエッチング除去する工程と、
該メモリセル形成領域上の前記第1ハードマスク層および前記第2ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、
該ロジック回路形成領域上の前記第1ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、
前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第1導電膜をエッチングして一層ゲート構造を形成する工程と、
前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第2導電膜と第2ゲート絶縁膜と第1導電膜をエッチングして、二層ゲート構造を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第2ハードマスク層として、
前記第1ハードマスク層に対するエッチング選択比が高い材料を用いることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1ハードマスク層が窒化シリコンを主成分とする膜であり、前記第2ハードマスク層が酸化シリコン膜を主成分とする膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、
前記一層ゲート構造と前記二層ゲート構造を形成する工程が、
基板成長表面全域に第1ゲート絶縁膜、第1導電膜、第2ゲート絶縁膜を順に積層形成する工程と、
該ロジック回路形成領域上の前記第1ゲート絶縁膜、前記第1導電膜および前記第2ゲート絶縁膜をエッチング除去する工程と、
該ロジック回路形成領域上の基板露出面上に第3ゲート絶縁膜を形成する工程と、
基板成長表面全域に第2導電膜を形成する工程と、
前記第2導電膜上に第1ハードマスク層を積層形成する工程と、
該ロジック回路形成領域上の前記第1ハードマスク層をエッチング除去する工程と、
基板成長表面全域に第2ハードマスク層を積層形成する工程と、
該メモリセル形成領域上の前記第1ハードマスク層および前記第2ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、
該ロジック回路形成領域上の前記第1ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、
前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第1導電膜をエッチングして一層構造のゲートを形成する工程と、
前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第2導電膜と第2ゲート絶縁膜と第1導電膜をエッチングし、二層構造のゲートを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1ハードマスク層と前記第2ハードマスク層が同一材料であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1ハードマスク層と前記第2ハードマスク層がともに窒化シリコンを主成分とする膜で形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置において、
該二層ゲートは、絶縁性の第1ハードマスク層と絶縁性の第2ハードマスク層からなる二層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、
該一層ゲートは、絶縁性の前記第1ハードマスク層もしくは前記第2ハードマスク層のいずれか一方からなる単層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、
各ゲート上にパターニングに用いられたハードマスクが残された構造を有する半導体装置。
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