KR20040006433A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 본 발명은 메모리 셀에 트랜지스터 형성시 플로팅 게이트와 콘트롤 게이트 사이에 Ferro 물질을 삽입하여 정보에 따라 0,1을 Ferro 물질의 전기장 방향에 따라 셀 트랜지스터의 문턱 전압이 달라지도록 입력하여 셀 트랜지스터의 달라진 문턱 전압에 따라 일정 전압에 대해 동작 가부를 결정하도록 하여 플래시 메모리에서 사용하는 고전압을 사용하지 않으므로 저전력과 고집적 동작의 고속화를 이룰수 있는 이점이 있다.
Description
본 발명은 Ferroelectric 물질을 이용하여 기존의 비휘발성 메모리 형태로셀을 설계하여 저전력화와 고집적화를 이룰 수 있는 반도체 소자의 제조 방법에 관한 것이다.
메모리는 휘발성 메모리와 비휘발성 메모리로 나뉘는데, 휘발성인 DRAM은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 정보를 입출력하므로 셀 사이즈가 작아 집적도에 장점을 나타내지만 전원이 끊어지면 정보가 소멸되고 전원이 연결된 상태에서도 오랜 시간이 지나면 정보를 잃어버리기 때문에 같은 종류의 휘발성 메모리인 SRAM에 비해 동작 속도가 느리다.
SRAM은 빠른 동작이 가능하지만 4개 이상의 트랜지스터로 셀이 구성되기 때문에 셀 사이즈가 커서 다른 메모리 소자에 비해 집적도가 낮다.
비휘발성 메모리는 EEPROM과 플래시 메모리 등이 있는데, 집적도에서는 장점을 갖지만 높은 전압을 가하여 채널에서 발생하는 전자의 핫 케리어 또는 터널링 특성을 이용하여 정보를 쓰거나 지운다.
이로 인해 다른 메모리 소자에 비해 동작 속도가 느리고 높은 전압에서 동작하는 소자가 필요하므로 여러 전압에서 동작하는 소자들을 하나의 칩에 구현해야하고, 높은 전압에서 구동되므로 전력 소비가 많아 정보의 저장과 칩의 동작이 저전압, 저전력을 요구하거나 고속의 동작을 필요로 하는 곳에 적용하기 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 메모리 셀에 트랜지스터 형성시 플로팅 게이트와 콘트롤 게이트 사이에 Ferro 물질을 삽입하여 정보에 따라 0,1을 Ferro 물질의 방향에 따라 셀 트랜지스터의 문턱 전압이 달라지도록 입력하여 셀 트랜지스터의 달라진 문턱 전압에 따라 일정 전압에 대해 동작 가부를 결정하도록 하는 반도체 소자의 제조 방법을 제공하는 것이다.
도1a 내지 도1e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 반도체 기판 11 : 소자 분리막
12 : 게이트 산화막 13 : 플로팅 게이트
14 : 유전물질 15 : 컨트롤 게이트
16 : 제 1 포토레지스트 패턴 17 : 제 2 포토레지스트 패턴
18 : 스페이서 19 : 소오스/드레인
20 : 층간 절연막 21 : 금속 배선
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 소자분리막 및 웰을 형성한 후 게이트 산화막을 성장시키는 단계와, 상기 게이트 산화막 상에 플로팅 게이트물질과 Ferroelectric 물질 및 컨트롤 게이트 물질을 증착하는 단계와, 상기 컨트롤 게이트 물질 상부에 제 1 포토레지스트 패턴을 형성한 후 식각 공정을 통해 셀 영역의 컨트롤 게이트 물질과 Ferroelectric 물질을 식각하여 패턴을 형성하고, 페리 영역의 컨트롤 게이트 물질과 Ferroelectric 물질을 완전히 제거하는 단계와, 상기 패터닝된 결과물 상에 제 2 포토레지스트 패턴을 형성한 후 식각 공정을 통해 셀 영역과 페리 영역의 플로팅 게이트물질과 게이트 산화막을 패터닝하는 단계와, 상기 패터닝에 의해 형성된 게이트의 양측벽에 스페이서를 형성한 후 소오스/드레인을 형성하는 단계와, 상기 소오스/드레인이 형성된 결과물 상에 층간 절연막을 증착하고 평탄화하는 단계와, 상기 층간 절연막이 평탄화된 결과물 상에 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
상기 플로팅 게이트물질은 폴리 실리콘으로 형성하는 것을 특징으로 한다.
상기 컨트롤 게이트 물질은 Pt, IrO2, Ir, RuO2, Ru 중 어느 하나의 불활성 금속을 이용하는 것을 특징으로 한다.
상기 콘트롤 게이트에 전압을 인가하여 상기 Ferroelectric 물질에 전기장을 일으켜 정보를 저장하고 Ferroelectric 에 의해 셀 트랜지스터의 문턱 전압의 변화로 인한 셀 트랜지스터의 동작 변화를 정보를 읽는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도1a를 참조하면, 반도체 기판(10) 상에 소자분리막(11) 및 웰(미도시함)을 형성한 후 게이트 산화막(12)을 성장시킨 후 플로팅 게이트물질(13)과 유전 물질(Ferroelectric :14) 및 컨트롤 게이트 물질(15)을 증착한다.
이때, 상기 플로팅 게이트물질(13)은 폴리실리콘으로 형성하고, 유전 물질은 Ferroelectric 물질을 이용하며, 컨트롤 게이트 물질은 SBT, PZT 등의 Ferro 유전 특성을 가지는 물질로 형성한다.
도1b를 참조하면, 제 1 포토레지스트 패턴(16)을 형성한 후 식각 공정을 통해 셀 영역(A)의 컨트롤 게이트 물질(15)과 유전 물질(14)을 식각하여 패턴을 형성하고, 페리 영역(B)의 컨트롤 게이트 물질(15)과 유전 물질(14)은 완전히 제거한다.
도1c를 참조하면, 제 2 포토레지스트 패턴(17)을 형성한 후 식각 공정을 통해 셀 영역(A)과 페리 영역(B)의 플로팅 게이트물질(13)과 게이트 산화막(12)을 패터닝하여 셀 트랜지스터와 페리 트랜지스터를 형성한다.
도1d를 참조하면, 게이트의 양측벽에 스페이서(18)를 형성한 후 소오스/드레인(19)을 형성하고, 층간 절연막(20)을 증착하고 평탄화한다.
도1e를 참조하면, 금속 배선(21) 형성 공정을 진행한다.
이와 같이 본원 Ferroelectric 물질의 Hysterisis 특성을 이용하여 정보를 저장하는 방법이다.
더욱 상세하게는 Ferroelectric 물질에 전압을 가한 후 최대의 전기장성이 되도록 한 후 전원을 끊으면 같은 방향으로 편향된 일정량의 전기장성이 잔류하게 된다. 또한, 반대 방향으로 전압을 가하여 반대 방향으로 최대의 전기장성이 도도록 하고 전원을 끊으면 반대방향으로 편향된 일정량의 전기장성이 잔류한다. 이때 사용되는 전압은 플래시 셀 정보를 저장하고 소거하는데 사용하는 전압보다 훨씬 낮은 페리 영역의 구동 트랜지스터에서 사용하는 전압 정도이다.
이것을 이용하여 메모리 셀에 플로팅 게이트와 컨트롤 게이트 사이에 Ferro 물질이 삽입된 트랜지스터 하나만 구성하도록 하여 정보에 따라 0, 1을 게이트 유전 물질로 사용되는 Ferroelectric의 전기장 방향으로 입력한다.
전기장 방향에 따라 트랜지스터의 문턱 전압이 달라지고 달라진 문턱 전압에따라 셀의 트랜지스터는 일정한 전압에 대해 동작하거나 동작하지 않는다. 이렇게 해서 메모리 셀을 만들면 DRAM에서 캐패시터에 정보를 계속 리프레쉬(Refresh)해 주어야하는 점과 전원이 끊어지면 정보를 잃어버리는 단점을 보완할 수 있고, 플래시 메모리에서 사용하는 고전압을 사용하지 않으므로 DRAM과 플래시 메모리의 단점을 보완할 수 있어 저전력과 고집적, 고속 동작을 이룰수 있다.
상기한 바와 같이 본 발명은 메모리 셀에 트랜지스터 형성시 플로팅 게이트와 콘트롤 게이트 사이에 Ferro 물질을 삽입하여 정보에 따라 0,1을 Ferro 물질의 전기장 방향에 따라 셀 트랜지스터의 문턱 전압이 달라지도록 입력하여 셀 트랜지스터의 달라진 문턱 전압에 따라 일정 전압에 대해 동작 가부를 결정하도록 함으로써 플래시 메모리에서 사용하는 고전압을 이용한 프로그램 소거를 하지 않도록 하여 저전력과 고집적 동작의 고속화를 이룰수 있는 이점이 있다.
Claims (4)
- 반도체 기판 상에 소자분리막 및 웰을 형성한 후 게이트 산화막을 성장시키는 단계와,상기 게이트 산화막 상에 플로팅 게이트 물질과 Ferroelectric 물질 및 컨트롤 게이트 물질을 증착하는 단계와,상기 컨트롤 물질 상부에 제 1 포토레지스트 패턴을 형성한 후 식각 공정을 통해 셀 영역의 콘트롤 물질과 Ferroelectric 물질을 식각하여 패턴을 형성하고, 페리 영역의 컨트롤 게이트 물질과 Ferroelectric 물질을 완전히 제거하는 단계와,상기 패터닝된 결과물 상에 제 2 포토레지스트 패턴을 형성한 후 식각 공정을 통해 셀 영역과 페리 영역의 플로팅 게이트물질과 게이트 산화막을 패터닝하는 단계와,상기 패터닝에 의해 형성된 게이트의 양측벽에 스페이서를 형성한 후 소오스/드레인을 형성하는 단계와,상기 소오스/드레인이 형성된 결과물 상에 층간 절연막을 증착하고 평탄화하는 단계와,상기 층간 절연막이 평탄화된 결과물 상에 금속 배선을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트 물질은 폴리 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 컨트롤 게이트 물질은 Pt, IrO2, Ir, RuO2, Ru 중 어느 하나의 불활성 금속을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트에 전압을 인가하여 상기 Ferroelectric 물질에 전기장을 일으켜 정보를 저장하고 Ferroelectric 에 의해 셀 트랜지스터의 문턱 전압의 변화로 인한 셀 트랜지스터의 동작 변화를 정보를 읽는 것을 특징으로 하는 반조체 소자의 제조 방법.
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