JP2005526382A - 浮動ゲートメモリセル、浮動ゲートメモリ配置物、回路配置物および浮動ゲートメモリセルの構成方法 - Google Patents
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Abstract
Description
[1]Widmann,D,Mader,H,Friedrich,H(1996)"Technologie hochintegrierter Schal−tungen"[Technology of large scale integrated circuits],Chapter 8.4,Springer Verlag,Berlin,ISBN 3−540−59357−8 [2]Fujimaru,K,Matsumura,H(1996)"Theoretical Consideration of a New Nanometer Transistor Using Metal/Insulator Tunnel−Junction",Jpn.J.Appl.Phys.Vol.35,pp.2090−2094 [3]Fukushima,K,Sasajima,R,Fujimaru,K,Matsumura,H(1999)"A Novel nanoscale Metal Transistor Fabricated by Conventional Photolithography",Jpn.J.Appl.Phys.Vol.38,pp.7233−7236。
本書類では、以下の公開文献を引用する:
[1]Widmann,D,Mader,H,Friedrich,H(1996)“Technologie hochintegrierter Schal−tungen”[Technology of large scale integrated circuits],Chapter 8.4,Springer Verlag,Berlin,ISBN 3−540−59357−8
[2]Fujimaru,K,Matsumura,H(1996)
“Theoretical Consideration of a New Nanometer Transistor Using Metal/Insulator Tunnel−Junction”,Jpn.J.Appl.Phys.Vol.35,pp.2090−2094
[3]Fukushima,K,Sasajima,R,Fujimaru,K,Matsumura,H(1999)“A Novel nanoscale Metal Transistor Fabricated by Conventional Photolithography”,Jpn.J.Appl.Phys.Vol.38,pp.7233−7236
100 浮動ゲートメモリセル
101 第1ソース/ドレイン領域
102 第2ソース/ドレイン領域
103 チャネル領域
104 第1誘電体層
105 浮動ゲート層
106 第2誘電体層
107 制御ゲート電極層
108 二酸化ケイ素基板
200 一連の層
201 二酸化ケイ素基板
202 第1アルミニウム層
203 酸化タンタル層
204 第2アルミニウム層
210 一連の層
211 第1ソース/ドレイン領域
212 チャネル領域
213 第2ソース/ドレイン領域
214 第1酸化アルミニウム層
220 一連の層
221 第3アルミニウム層
230 一連の層
231a 第1浮動ゲート部分層
231b 第2浮動ゲート部分層
232 第2酸化アルミニウム層
240 浮動ゲートメモリセル
241 第4アルミニウム層
300 浮動ゲートメモリ配置物
301 ビット線
Claims (18)
- 浮動ゲートメモリセルであって、
・2つのソース/ドレイン領域および浮動ゲート層が、金属導体材料から形成され;
・チャネル領域が、電気絶縁材料から形成される、
メモリセル。 - 請求項1に記載の浮動ゲートメモリセルであって、前記2つのソース/ドレイン領域および前記浮動ゲート層が金属を含む、メモリセル。
- 請求項1または2に記載の浮動ゲートメモリセルであって、
・前記2つのソース/ドレイン領域および前記領域間に配置された前記チャネル領域が、互いに隣接して配置される第1層と;
・前記第1層上の第1誘電体層と;
・前記第1誘電体層上の前記浮動ゲート層と;
・前記浮動ゲート層上の第2誘電体層と;
・前記第2誘電体層上の制御ゲート電極層と、
を含むメモリセル。 - 請求項3に記載の浮動ゲートメモリセルであって、前記第1層が、基板上に配置される、メモリセル。
- 請求項3に記載の浮動ゲートメモリセルであって、前記第1層前記第1誘電体層、前記浮動ゲート層、前記第2誘電体層および前記制御ゲート電極層から形成される一連の層が、前記基板上に配置され、前記一連の層の横方向端部が、前記基板表面上に配置される、メモリセル。
- 請求項5に記載の浮動ゲートメモリセルであって、前記一連の層が、さらに前記第1誘電体層を含まない前記第1層の前記主表面上に別の第1誘電体層、さらに前記第1誘電体層上にさらに別の浮動ゲート層、さらに前記浮動ゲート層上にさらに別の第2誘電体層、さらに前記第2誘電体層上にさらに別の制御ゲート電極層を含み、前記制御ゲート電極層およびさらなる前記別の制御ゲート電極層が互いに結合される、メモリセル。
- 請求項4から6の1つに記載の浮動ゲートメモリセルであって、前記基板が、前記電気絶縁材料からなる、メモリセル。
- 請求項7に記載の浮動ゲートメモリセルであって、前記基板が、二酸化ケイ素からなる、メモリセル。
- 請求項3から8の1つに記載の浮動ゲートメモリセルであって、互いに独立に、前記2つのソース/ドレイン領域、前記浮動ゲート層および前記制御ゲート電極層が、下記材料
・アルミニウム
・チタン
・窒化チタン
・銅および
・タングステン
の1つまたは組み合わせを含む、
メモリセル。 - 請求項1から9の1つに記載の浮動ゲートメモリセルであって、前記チャネル領域が、下記材料
・酸化タンタル
・酸化チタン
・酸化ハフニウム
・アモルファスシリコンおよび
・酸化ジルコニウム
の1つまたは組み合わせを含む、
メモリセル。 - 請求項3から10の1つに記載の浮動ゲートメモリセルであって、互いに独立に、前記第1誘電体層および前記第2誘電体層が、下記材料
・酸化アルミニウム
・窒化シリコン
・二酸化ケイ素および
・酸化ランタン
の1つまたは組み合わせを含む、
メモリセル。 - 請求項3から11の1つに記載の浮動ゲートメモリセルであって、前記2つのソース/ドレイン領域が、前記アルミニウムからなり、前記チャネル領域が、酸化タンタルからなる、あるいは前記2つのソース/ドレイン領域が、チタンからなり、チャネル領域が、酸化チタンからなる、メモリセル。
- 浮動ゲートメモリ配置物であって、実質的にマトリックス形式に配置された、請求項1から12の1つに記載の複数の浮動ゲートメモリセルを有する、配置物。
- 請求項13に記載の浮動ゲートメモリ配置物であって、1つの浮動ゲートメモリセルに必要な面積が、約4F2であり、Fは特定の技術で達成しうる最小領域サイズである、配置物。
- 回路配置であって、
・半導体基板に集積され、少なくとも1つの半導体部品を有する回路と;
・前記集積回路上にある請求項1から12の1つに記載の少なくとも1つの前記浮動ゲートメモリセル、
を有する回路配置物。 - 浮動ゲートメモリセルの構成方法であって、
・前記2つのソース/ドレイン領域および前記浮動ゲート層を、前記金属導体材料から形成する工程;
・前記チャネル領域を、電気絶縁材料から形成する工程を包含する、構成方法。 - 請求項16に記載の方法であって、
・第1層を、前記2つのソース/ドレイン領域および前記領域間に配置された前記チャネ領域を、互いに隣接して形成することによって基板上に形成すること;
・第1誘電体層を、前記第1層上に形成すること;
・前記浮動ゲート層を、前記第1誘電体層上に形成すること;
・第2誘電体層を、前記浮動ゲート層上に形成すること;
・制御ゲート電極層を、前記第2誘電体層上に形成することを特徴とする、
方法。 - 請求項16に記載の方法であって、
・前記第1ソース/ドレイン領域を、基板の表面領域に形成すること;
・前記チャネル領域を、前記第1ソース/ドレイン領域上に形成すること;
・前記第2ソース/ドレイン領域を、前記チャネル領域上に形成すること;
・前記第1ソース/ドレイン領域、前記チャネル領域および前記第2ソース/ドレイン領域によって形成される前記一連の層上に, 第1誘電体層を形成すること;
・浮動ゲート層を、前記第1誘電体層の側壁領域上に少なくとも部分的に形成すること;
・第2誘電体層を、前記浮動ゲート層上および前記第1誘電体層の非被覆表面の少なくとも部分領域上に形成すること;
・制御ゲート電極層を、前記第2誘電体層上に形成することを特徴とする、方法。
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