DE10207980C1 - Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle - Google Patents

Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle

Info

Publication number
DE10207980C1
DE10207980C1 DE10207980A DE10207980A DE10207980C1 DE 10207980 C1 DE10207980 C1 DE 10207980C1 DE 10207980 A DE10207980 A DE 10207980A DE 10207980 A DE10207980 A DE 10207980A DE 10207980 C1 DE10207980 C1 DE 10207980C1
Authority
DE
Germany
Prior art keywords
floating gate
layer
dielectric layer
memory cell
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10207980A
Other languages
English (en)
Inventor
Franz Hofmann
Michael Specht
Andrew Graham
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10207980A priority Critical patent/DE10207980C1/de
Priority to EP03706311A priority patent/EP1479105A1/de
Priority to JP2003572084A priority patent/JP2005526382A/ja
Priority to PCT/DE2003/000406 priority patent/WO2003073499A1/de
Application granted granted Critical
Publication of DE10207980C1 publication Critical patent/DE10207980C1/de
Priority to US10/926,838 priority patent/US7385243B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung betrifft eine Floating-Gate-Speicherzelle, eine Floating-Gate-Speicheranordnung, eine Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate-Speicherzelle. Bei der Floating-Gate-Speicherzelle sind die beiden Source-/Drain-Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet, und der Kanal-Bereich ist aus einem elektrisch isolierenden Material ausgebildet.

Description

Die Erfindung betrifft eine Floating-Gate-Speicherzelle, eine Floating-Gate-Speicheranordnung, eine Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate- Speicherzelle.
Angesichts der schnellen Entwicklung in der Computertechnologie besteht der Bedarf an zunehmend schnelleren und dichteren Speichermedien. Bei den Halbleiterspeichern unterscheidet man unterschiedliche Konzepte. Bei den dynamischen RAMs ("dynamic random access memory") wird die Information in einem Speicher-Kondensator gespeichert, der allerdings in Laufe der Zeit seine Ladung verliert und daher regelmäßig wieder aufgefrischt werden muss. Zwar weisen DRAM-Speicher ausreichend schnelle Zugriffszeiten auf, eine gespeicherte Information geht allerdings bei einer Trennung von der Spannungsquelle verloren.
Im Gegensatz dazu muss der Speicherinhalt in einem statischen RAM (SRAM, "static random access memory") nicht immer wieder aufgefrischt werden. Wenn allerdings die Versorgungsspannung zusammenbricht, geht der Speicherinhalt eines statischen RAMs verloren. Zwar weisen statische RAM-Speicher kurze Zugriffszeiten auf, allerdings ist der Aufbau eines statischen RAMs komplex und erfordert eine relativ große Anzahl von Bauelementen. Dadurch sind die mit statischen RAMs erreichbaren Speicherdichten für manche Anwendungen zu gering.
Ein nichtflüchtiger Speicher ("non-volatile-memory") zeichnet sich dadurch aus, dass die in einer derartigen Speicherzelle eingespeicherte Information auch nach dem Abschalten einer Versorgungsspannung für eine ausreichend lange Haltezeit (typischerweise wird eine Haltezeit in Bereich von Jahren gefordert) erhalten bleibt. Ein häufig eingesetzter, nichtflüchtiger Halbleiterspeicher ist das EEPROM ("electrically erasable and programmable read only memory").
Ein wichtiges Beispiel für einen EEPROM ist der sogenannte Floating-Gate-Speicher. Bei einem aus dem Stand der Technik bekannten Floating-Gate-Speicher wird eine elektrische Ladung in einer von der Umgebung elektrisch entkoppelten Polysilizium-Struktur, dem Floating-Gate, gespeichert. Das Umladen des Floating-Gates erfolgt mittels elektrischen Ladungsträgern, die eine dünne Isolations-Schicht zwischen dem Halbleiter und dem Floating-Gate durchtunneln. Ein Floating-Gate-Speicher wird programmiert, indem ein n+- dotiertes Silizium-Gebiet unterhalb der dünnen Isolations- Schicht auf ein ausreichend hohes elektrisches Potential gebracht wird, so dass die elektrische Feldstärke in der dünnen Isolations-Schicht in die Nähe der Durchbruch- Feldstärke gerät. Infolgedessen tunneln elektrische Ladungsträger zwischen dem Floating-Gate und dem darunter liegenden n+-dotierten Silizium-Gebiet. Dadurch bleibt im Floating-Gate eine nichtkompensierte elektrische Ladung zurück und verbleibt dort für eine ausreichend lange Haltezeit, selbst in einem Zustand, in dem keine elektrische Spannungen mehr an den Floating-Gate-Speicher angelegt sind. Beim Lesevorgang ist der Speicher-Transistor infolge des elektrisch geladenen Floating-Gates elektrisch besser leitend als mit einem elektrisch ungeladenen Floating-Gate, wobei in dem Wert der elektrischen Leitfähigkeit des Speicher- Transistors die zu speichernde, vorzugsweise binäre, Information kodiert ist.
Allerdings weisen aus dem Stand der Technik bekannte Flash- EEPROM-Zellen den Nachteil auf, dass Schreib- und Löschzeiten im Bereich zwischen ungefähr einer Millisekunde und ungefähr zehn Mikrosekunden sind. Daher sind die Schreib- und Löschzeiten von Flashspeichern im Vergleich zu den Schreib- und Löschspeichern von DRAM-Speichern deutlich langsamer. Eine Übersicht über die Technologie der Halbleiterspeicher gibt beispielsweise [1].
Hochdichte nichtflüchtige Speicherzellen existieren bisher nur auf Silizium-Basis. Der Flächenbedarf der bekannten nichtflüchtigen Halbleiter-Speicherzelle liegt im Bereich von 5F2 bis 8F2, wobei F die im Rahmen einer Technologie- Generation minimal erreichbare eindimensionale Strukturdimension ist.
Aus [2] ist es bekannt, einen Transistor auf Nanometerskala unter Verwendung eines Metall-Isolator-Tunnelübergangs auszubilden. Gemäß dem aus [2] bekannten Transistor wird ein elektrischer Metall-Isolator-Metall-Tunnelstrom mittels Anlegens einer elektrischen Spannung an eine Gate-Elektrode gesteuert, wobei die Gate-Elektrode oberhalb des Isolators angeordnet ist. Gemäß einer in [2] beschriebenen Computersimulation weist die beschriebene Vorrichtung eine analoge Funktionalität auf wie ein herkömmlicher Silizium- Transistor.
Ferner ist in [3] eine Realisierung eines Metall-Transistors gemäß dem in [2] beschriebenen theoretischen Konzept vorgestellt. Ein Herstellungsverfahren zum Ausbilden eines Metall-Isolator-Tunnel-Transistors ("metal insulator tunnel transistor", MITT), aufweisend einen metallischen Source- Bereich und einen metallischen Drain-Bereich sowie einen elektrisch isolierenden Kanal-Bereich, wird unter Verwendung eines herkömmlichen Photolithographie-Verfahrens beschrieben. Auf dem zwischen dem metallischen Source-Bereich und dem metallischen Drain-Bereich angeordneten elektrisch isolierenden Kanal-Bereich sind ein Gate-Isolator und eine Gate-Elektrode angeordnet. Mittels Veränderns der Gate- Spannung kann ein Tunnelstrom durch einen Tunnel-Isolator zwischen Source- und Drain-Bereich gesteuert werden.
Der Erfindung liegt das Problem zugrunde, eine Floating-Gate- Speicherzelle mit verkürzten Signallaufzeiten bereitzustellen, die mit einer erhöhten Integrationsdichte in ein Substrat integrierbar ist.
Das Problem wird gelöst durch eine Floating-Gate- Speicherzelle, eine Floating-Gate-Speicheranordnung, eine Schaltkreis-Anordnung und ein Verfahren zum Herstellen einer Floating-Gate-Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
Bei der erfindungsgemäßen Floating-Gate-Speicherzelle sind die beiden Source-/Drain-Bereiche und die Floating-Gate- Schicht aus einem metallisch leitfähigen Material ausgebildet, und der Kanal-Bereich ist aus einem elektrisch isolierenden Material ausgebildet.
Die erfindungsgemäße Floating-Gate-Speicheranordnung weist eine Mehrzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate-Speicherzellen mit den oben genannten Merkmalen auf.
Bei der Floating-Gate-Speicher-Anordnung hat vorzugsweise eine Floating-Gate-Speicherzelle einen Flächenbedarf von ungefähr 4F2, wobei F die im Rahmen einer Technologie minimal erreichbare Strukturdimension ist. Insbesondere bei einer Ausgestaltung des Speichertransistors als Vertikal-Transistor ist eine besonders platzsparende Ausführung möglich.
Ferner ist erfindungsgemäß eine Schaltkreis-Anordnung geschaffen, die einen in einem Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter- Bauelement und mindestens eine Floating-Gate-Speicherzelle mit den oben beschriebenen Merkmalen auf dem integrierten Schaltkreis aufweist.
Gemäß dem erfindungsgemäßen Verfahren zum Herstellen einer Floating-Gate-Speicherzelle werden die beiden Source-/Drain- Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet und wird der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet.
Vorzugsweise weisen die beiden Source-/Drain-Bereiche und die Floating-Gate-Schicht der Floating-Gate-Speicherzelle ein Metall auf.
Indem die Source-/Drain-Bereiche und die Floating-Gate- Schicht aus einem metallischen Material hergestellt sind, kann von der guten elektrischen Leitfähigkeit eines Metalls profitiert werden. Fließt ein elektrischer Strom durch die Source-/Drain-Bereiche, so entsteht nur wenig Abwärme infolge der guten elektrischen Leitfähigkeit und der daher geringen ohmschen Verluste der metallischen Source-/Drain-Bereiche. Es ist darauf hinzuweisen, dass bei einem miniaturisierten Schaltkreis das Entstehen von Abwärme eines der Haupt- Probleme darstellt. Ferner ist die Lesezeit der Floating- Gate-Speicherzelle gegenüber dem Stand der Technik herabgesetzt, da Ladungsträger in einem metallischen Material eine kürzere Fermi-Wellenlänge haben als in einem Halbleiter. Daher sind die Zugriffszeiten der erfindungsgemäßen Floating- Gate-Speicherzelle verringert.
Vorzugsweise weist die erfindungsgemäße Floating-Gate- Speicherzelle eine erste Schicht auf, in der nebeneinander die beiden Source-/Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich angeordnet sind, sowie eine erste Dielektrikums-Schicht auf der ersten Schicht. Die Floating- Gate-Schicht ist auf der ersten Dielektrikums-Schicht aufgebracht, und eine zweite Dielektrikums-Schicht ist auf der Floating-Gate-Schicht aufgebracht. Ferner ist eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht aufgebracht.
Gemäß einer bevorzugten Ausgestaltung der Erfindung ist die erste Schicht auf einem Substrat angeordnet.
Anschaulich entspricht diese Ausgestaltung einem Ausbilden der Floating-Gate-Speicherzelle als Planar-Transistor, d. h. dass unterschiedliche Schichten im Wesentlichen parallel zueinander aufeinander abgeschieden und strukturiert werden.
Alternativ kann bei der erfindungsgemäßen Floating-Gate- Speicherzelle die aus der ersten Schicht, der ersten Dielektrikums-Schicht, der Floating-Gate-Schicht, der zweiten Dielektrikums-Schicht und der Steuergate-Elektroden-Schicht ausgebildete Schichtenfolge derart auf einem Substrat angeordnet sein, dass die seitlichen Randabschnitte der Schichten der Schichtenfolge auf der Oberfläche (oder im Wesentlichen parallel zu der Oberfläche) des Substrats angeordnet sind. Die Richtung, entlang derer die Schichten aufeinander gestapelt sind, verlaufen im Wesentlichen parallel zu derjenigen Hauptoberflächen-Ebene des Substrats, auf der die Schichten ausgebildet sind.
Gemäß dieser Ausgestaltung ist die Floating-Gate- Speicherzelle als Vertikal-Transistor-Speicherzelle realisiert, d. h. als Floating-Gate-Speicherzelle, bei welcher der elektrische Stromfluss durch den Kanal-Bereich im Wesentlichen orthogonal zu der Hauptoberfläche des Substrat erfolgt. Mit einem Vertikal-Transistor ist eine erhöhte Integrationsdichte ermöglicht, da auch bei einer zunehmenden Miniaturisierung (d. h. Verringerung des Platzbedarfs eines Bauelements auf der Substrat-Oberfläche) der Kanal-Bereich (verlaufend in orthogonaler Richtung zu der Substrat- Oberfläche) in ausreichender Dimension ausgebildet bleiben kann, um störende Kurzkanaleffekte zu vermeiden. Daher ist mit der Vertikal-Konfiguration der erfindungsgemäßen Floating-Gate-Speicherzelle eine erhöhte Integrationsdichte bei simultan ausreichend großer Kanallänge erreicht.
Vorzugsweise kann die Schichtenfolge ferner eine zusätzliche erste Dielektrikums-Schicht auf der von der ersten Dielektrikums-Schicht freien Hauptoberfläche der ersten Schicht, eine zusätzliche Floating-Gate-Schicht auf der zusätzlichen ersten Dielektrikums-Schicht, eine zusätzliche zweite Dielektrikums-Schicht auf der zusätzlichen Floating- Gate-Schicht und eine zusätzliche Steuergate-Elektroden- Schicht auf der zusätzlichen zweiten Dielektrikums-Schicht aufweisen, wobei die Steuergate-Elektroden-Schicht und die zusätzliche Steuergate-Elektroden-Schicht gekoppelt sind.
Wird die Floating-Gate-Speicherzelle als Vertikal-Transistor entsprechend der beschriebenen Weiterbildung ausgestaltet, so ist eine symmetrische Anordnung geschaffen.
Insbesondere kann bei der erfindungsgemäßen Floating-Gate- Speicherzelle das Substrat aus einem elektrisch isolierenden Material hergestellt sein, insbesondere aus Siliziumdioxid- Material.
Bei der erfindungsgemäßen Floating-Gate-Speicherzelle können voneinander unabhängig die beiden Source-/Drain-Bereiche, die Floating-Gate-Schicht und die Steuergate-Elektroden-Schicht eines oder eine Kombination der Materialien Aluminium, Titan, Titannitrid (TIN), Kupfer und Wolfram aufweisen. Der Kanal- Bereich kann eines oder eine Kombination der Materialien amorphes Silizium (insbesondere undotiert), Tantaloxid (Ta2O5), Titanoxid (TiO2), Hafniumoxid (HfO2) und Zirkoniumoxid (ZrO2) aufweisen. Voneinander unabhängig können die erste Dielektrikums-Schicht und die zweite Dielektrikums- Schicht eines oder eine Kombination der Materialien Siliziumnitrid (Si3N4), Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3) und Lanthanoxid (La2O3) aufweisen. Die genannten Materialien sind lediglich exemplarisch und nicht abschließend.
Es ist darauf hinzuweisen, dass die Barrierenhöhe zwischen den metallischen Source-/Drain-Anschlüssen einerseits und der elektrisch isolierenden Kanal-Schicht andererseits vorzugsweise zwischen 0.5 eV (Elektronenvolt) und 1 eV beträgt. Bei einem Betrieb bei Zimmertemperatur ist beispielsweise eine Barrierenhöhe von 0.6 eV eine gute Wahl. Eine besonders günstige Materialkombination wird erreicht, wenn die beiden Source-/Drain-Bereiche aus Aluminium-Material und der Kanal- Bereich aus Tantaloxid (Ta2O5) hergestellt oder wenn die beiden Source-/Drain-Bereiche aus Titan und der Kanal-Bereich aus Titanoxid (TiO2) hergestellt sind. In dieser Konfiguration weist die Barrierenhöhe zwischen Source-/Drain- Anschlüssen und dem Kanal-Bereich jeweils einen günstigen Wert auf.
Ferner ist erfindungsgemäß eine Schaltkreis-Anordnung bereitgestellt. Diese hat einen in ein Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter- Bauelement und hat mindestens eine Floating-Gate- Speicherzelle mit den oben beschriebenen Merkmalen auf dem integrierten Schaltkreis.
Anschaulich kann die Floating-Gate-Speicherzelle der Erfindung vorzugsweise im "Back End"-Bereich eines Produkts mit einem integrierten Schaltkreis ausgebildet werden. Häufig werden in der Produktion eines integrierten Halbleiter- Schaltkreises zunächst die Halbleiter-Bauelemente in ein Halbleiter-Substrat integriert, bevor bei der Endfertigung eine Metallisierungsebene oberhalb der integrierten Halbleiter-Bauelemente ausgebildet wird. Bei der Halbleiter- Endfertigung (d. h. im "Back End"-Bereich) wird eine Metallisierungs-Prozessierung durchgeführt, und die erfindungsgemäße Floating-Gate-Speicherzelle aus metallischen Materialien kann während eines solchen "Back End"-Prozesses zusätzlich auf, d. h. in einer darüber liegenden Ebene, einer beispielsweise bereits bestehenden Halbleiter-Speicher- Anordnung ausgebildet werden. Gemäß einer möglichen Ausgestaltung werden in einem Silizium-Substrat zunächst eine Speicher-Anordnung und ein Logikbereich ausgebildet, und anschließend kann in einer oberhalb der Halbleiter-Ebene prozessierten Metallisierungs-Ebene eine zusätzliche Speicher-Anordnung mit Floating-Gate-Speicherzellen gemäß der Erfindung ausgebildet werden. Dadurch ist es ermöglicht, mehrere Ebenen von übereinander ausgebildeten Speicher- Anordnungen zu kombinieren und dadurch die Integrationsdichte von Speicherzellen in einem Substrat, d. h. die Anzahl von Speicherzellen pro Substrat-Oberfläche, zu erhöhen.
Ein weiterer Vorteil der Erfindung ist darin zu sehen, dass nicht benötigte Oberflächen-Abschnitte einer oberhalb eines prozessierten Halbleiters ausgebildeten Metallisierungsebene sinnvoll genutzt werden können, indem dort beispielsweise eine zusätzliche Speicher-Anordnung mit Floating-Gate- Speicherzellen gemäß der Erfindung ausgebildet werden. Daher kann die Erfindung im "Back End", d. h. in der Verdrahtungsebene auf dem an sich fertig prozessierten Chip, besonders vorteilhaft eingesetzt werden.
Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Floating-Gate-Speicherzelle näher beschrieben. Ausgestaltungen der Floating-Gate-Speicherzelle gelten auch für das Verfahren zum Herstellen der Floating- Gate-Speicherzelle.
Gemäß einer vorteilhaften Weiterbildung des oben beschriebenen Verfahrens zum Herstellen einer Floating-Gate- Speicherzelle wird eine erste Schicht auf einem Substrat ausgebildet, indem nebeneinander die beiden Source-/Drain- Bereiche und der dazwischen angeordnete Kanal-Bereich ausgebildet werden, indem eine erste Dielektrikums-Schicht auf der ersten Schicht ausgebildet wird, indem die Floating- Gate-Schicht auf der ersten Dielektrikums-Schicht ausgebildet wird, indem eine zweite Dielektrikums-Schicht auf der Floating-Gate-Schicht ausgebildet wird, und indem eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht ausgebildet wird.
Gemäß einer alternativen Ausgestaltung kann der erste Source-/Drain-Bereich auf einem Oberflächen-Bereich eines Substrats ausgebildet werden, der Kanal-Bereich auf dem ersten Source-/Drain-Bereich ausgebildet werden, der zweite Source-/Drain-Bereich auf dem Kanal-Bereich ausgebildet werden, eine erste Dielektrikums-Schicht auf der Schichtenfolge, die von dem ersten Source-/Drain-Bereich, dem Kanal-Bereich und dem zweiten Source-/Drain-Bereich gebildet wird, ausgebildet werden, eine Floating-Gate-Schicht zumindest teilweise auf Seitenwandbereichen der ersten Dielektrikums-Schicht ausgebildet werden, eine zweite Dielektrikums-Schicht auf der Floating-Gate-Schicht und auf zumindest einem Teilbereich der freien Oberfläche der ersten Dielektrikums-Schicht ausgebildet werden, und kann eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums- Schicht ausgebildet werden.
Die beschriebenen Verfahrensschritte sind alle unter Verwendung ausgereifter Standardverfahren realisierbar, wodurch eine billige Prozessführung ermöglicht ist. Außerdem sind die Verfahrensschritte "back end"-tauglich, d. h. kompatibel mit Verfahrensschritten, wie sie beim Verdrahten auf dem Chip im "Back End" zum Einsatz kommen.
Mit dem erfindungsgemäßen Metall-Isolator-Metall-Floating- Gate-Transistor kann eine ausreichend hohe Stromdichte (beispielsweise 106 A/cm2 bis 108 A/cm2) erreicht werden. Eine Speicherdichte von 4F2 pro Floating-Gate-Speicherzelle ist erreichbar. Dabei bezeichnet F die kleinste im Rahmen einer Technologie-Generation erreichbare Strukturdimension. Mittels einer dreidimensionalen Integration, d. h. einer Anordnung mehrerer Schichten mit Speicherzellen übereinander, ist eine noch weiter erhöhte Integrationsdichte erreichbar. Im Vergleich zu konventionellen hochdichten Floating-Gate-Arrays mit Uniform Channel Programming (z. B. NAND) ist die in Fig. 3 beschriebene Anordnung deutlich einfacher. Dies liegt insbesondere daran, dass Source- und Bit-Leitung einer Zelle nur dieser Zelle und dem vertikalen Nachbarn dienen. Dies ist von entscheidendem Vorteil. Die Prozessführung zum Ausbilden der erfindungsgemäßen Floating-Gate-Speicherzelle ist wenig aufwändig und daher kostengünstig, und infolge der Verwendung von metallischen Source-/Drain-Anschlüssen können Zugriffszeiten infolge des geringen elektrischen Widerstandes verringert werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Fig. 1 eine Querschnittsansicht einer Floating-Gate- Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2A bis 2D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Fig. 2E eine Floating-Gate-Speicherzelle, hergestellt gemäß dem bevorzugten Ausführungsbeispiel des Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle, gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Fig. 3 eine Draufsicht einer Floating-Gate-Speicheranordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Im Weiteren wird bezugnehmend auf Fig. 1 eine Floating-Gate- Speicherzelle 100 gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Die Floating-Gate-Speicherzelle 100 weist auf eine erste Schicht, in der nebeneinander ein erster Source-/Drain- Bereich 101 aus Titan und ein zweiter Source-/Drain-Bereich 102 aus Titan sowie ein dazwischen angeordneter Kanal-Bereich 103 aus Titanoxid angeordnet sind und weist auf eine erste Dielektrikums-Schicht 104 aus Aluminiumoxid auf der ersten Schicht, eine Floating-Gate-Schicht 105 aus Titan auf der ersten Dielektrikums-Schicht 104, eine zweite Dielektrikums- Schicht 106 aus Aluminiumoxid auf der Floating-Gate-Schicht 105 und eine Steuergate-Elektroden-Schicht 107 auf der zweiten Dielektrikums-Schicht 106.
Die erste Schicht, bestehend aus dem ersten Source-/Drain- Bereich 101, dem zweiten Source-/Drain-Bereich 102 und dem Kanal-Bereich 103 ist auf einem Siliziumdioxid-Substrat 108 angeordnet. Mit anderen Worten ist die Floating-Gate- Speicherzelle 100 als planare Floating-Gate-Speicherzelle ausgebildet, bei der ein elektrischer Stromfluss durch den Kanal-Bereich 103 parallel zu der Hauptoberfläche des Siliziumdioxid-Substrats 108, d. h. in gemäß Fig. 1 horizontaler Richtung, verläuft. Die beiden Source-/Drain- Bereiche 101, 102 sowie die Floating-Gate-Schicht 105 sind aus einem Metall, nämlich aus Titan hergestellt, und der Kanal-Bereich 103 ist aus Titanoxid, d. h. aus einem elektrisch isolierendem Material hergestellt.
Im Weiteren wird die Funktionalität der Floating-Gate- Speicherzelle 100 beschrieben.
Um in die Floating-Gate-Speicherzelle 100 eine Information einzuschreiben, wird der erste Source-/Drain-Bereich 101 auf ein ausreichend hohes elektrisches Potential gebracht (beispielsweise 15 V), wohingegen die Steuergate-Elektroden- Schicht 107 auf einem elektrischen Potential von 0 V ist. Aufgrund dieser Potentialverhältnisse können zwischen dem ersten Source-/Drain-Bereich 101 und der Floating-Gate- Schicht 105 elektrische Ladungsträger tunneln (Fowler- Nordheim-Tunneln). Nach Abschalten der Spannung an dem ersten Source-/Drain-Bereich 101 verbleiben daher nichtkompensierte Ladungsträger in der Floating-Gate-Schicht 105. Mittels Anlegens einer kleinen Spannung zwischen dem ersten Source- /Drain-Bereich 101 und dem zweiten Source-/Drain-Bereich 102 kann ermittelt werden, ob in der Floating-Gate-Schicht 105 elektrische Ladungsträger dauerhaft enthalten sind (beispielsweise logischer Wert "1") oder nicht (logischer Wert "0"). Das Abtasten der Floating-Gate-Schicht 105 hinsichtlich der Frage, ob darin Ladungsträger enthalten sind oder nicht, erfolgt beispielsweise mittels Anlegens einer festen Spannung zwischen den beiden Source-/Drain-Bereichen 101, 102, wobei die Stärke des Stromflusses von dem elektrischen Widerstand des Kanal-Bereichs 103 abhängig ist, welcher wiederum davon beeinflusst ist, ob in der Floating- Gate-Schicht 105 elektrische Ladungsträger enthalten sind oder nicht.
In Fig. 1 sind einige charakteristische Ausdehnungen der Floating-Gate-Speicherzelle 100 eingetragen. Die vertikale Dicke der Source-/Drain-Bereiche 101, 102 sowie des Kanal- Bereichs 103 beträgt l1 = 5 nm. Die laterale Ausdehnung des Kanal-Bereichs 103 beträgt l2 = 15 nm. Wie in Fig. 1 gezeigt, ist der Querschnitt des Kanal-Bereichs 103 rechteckförmig. Alternativ dazu kann der Querschnitt des Kanal-Bereichs 103 beispielsweise auch trapezförmig sein, derart, dass die laterale Ausdehnung des Kanal-Bereichs 103 an der Grenzfläche zu dem Siliziumdioxid-Substrat 108 geringer ist als die laterale Ausdehnung des Kanal-Bereichs 103 an der Grenzfläche zu der ersten Dielektrikums-Schicht 104. Die vertikale Dicke der ersten Dielektrikums-Schicht 104 kann zum Beispiel l3 = 2 nm sein. Die gemäß Fig. 1 laterale Ausdehnung der Schichten 104, 105, 106, 107 beträgt beispielsweise l4 = 20 nm
Im Weiteren wird bezugnehmend auf Fig. 2A bis Fig. 2E ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Floating-Gate-Speicherzelle beschrieben.
Um die in Fig. 2A gezeigte Schichtenfolge 200 zu erhalten, wird auf einem Siliziumdioxid-Substrat 201 eine erste Aluminium-Schicht 202, eine Tantaloxid-Schicht (Ta2O5) 203 auf der ersten Aluminium-Schicht 202 und eine zweite Aluminium-Schicht 204 auf der Tantaloxid-Schicht 202 abgeschieden. Die Abscheideprozesse können unter Verwendung des CVD-Verfahrens ("chemical vapour deposition") oder des ALD-Verfahrens ("atomic layer deposition") durchgeführt werden. Insbesondere ist es vorteilhaft, die später als Kanal-Bereich verwendete Tantaloxid-Schicht 203 unter Verwendung des ALD-Verfahrens auszubilden, da unter Verwendung des ALD-Verfahrens die Schichtdicke bis auf eine Genauigkeit von einer Atomlage eingestellt werden kann, das heißt bis auf wenige Angström Genauigkeit. Dies ist hinsichtlich der Funktionalität einer Floating-Gate- Speicherzelle wesentlich, da in diesem Abscheideprozess die Kanal-Länge, ein für die Funktionalität eines Feldeffekttransistors wesentlicher Parameter, festgelegt wird.
Um die in Fig. 2B gezeigte Schichtenfolge 210 zu erhalten, werden die erste Aluminium-Schicht 202, die Tantaloxid- Schicht 203, und die zweite Aluminium-Schicht 204 jeweils beidseitig lateral strukturiert, wodurch der erste Source-/­ Drain-Bereich 211, der Kanal-Bereich 212 und der zweite Source-/Drain-Bereich 213 ausgebildet werden. Das Strukturieren erfolgt unter Verwendung eines Lithographie- und eines Ätz-Verfahrens. Gemäß den bisher beschriebenen Verfahrensschritten wird der erste Source-/Drain-Bereich 211 auf einem Oberflächen-Bereich des Silizium-Substrats 201 ausgebildet, wird der Kanal-Bereich 212 auf dem ersten Source-/Drain-Bereich 211 ausgebildet und wird der zweite Source-/Drain-Bereich 213 auf dem Kanal-Bereich 212 ausgebildet. Ferner wird, um die in Fig. 2B gezeigte Schichtenfolge 210 zu erhalten, eine erste Aluminiumoxid- Schicht 214 auf der Oberfläche der Schichtenfolge ausgebildet, insbesondere auf dem zweiten Source-/Drain- Bereich 213 sowie auf der freien Oberfläche des Siliziumdioxid-Substrats 201. Ferner ist anzumerken, dass die erste Aluminiumoxid-Schicht 214 auch auf den freiliegenden Seitenflächen des ersten Source-/Drain-Bereichs 211 und des Kanal-Bereichs 212 abgeschieden wird. Die Abscheidung der ersten Aluminiumoxid-Schicht 214 erfolgt unter Verwendung des ALD-Verfahrens, mit dem es ermöglicht ist, die Dicke einer Schicht oder einer Schichtenfolge exakt zu justieren.
Um die in Fig. 2C gezeigte Schichtenfolge 220 zu erhalten, wird eine dritte Aluminium-Schicht 221 auf der Oberfläche der Schichtenfolge 220 abgeschieden. Dies kann beispielsweise unter Verwendung eines CVD-Verfahrens erfolgen.
Um die in Fig. 2D gezeigte Schichtenfolge 230 zu erhalten, wird unter Verwendung eines Lithographie- und eines Spacer- Ätz-Verfahrens die dritte Aluminium-Schicht 221 derart strukturiert, dass dadurch die Floating-Gate-Schicht erzeugt wird, aufweisend eine erste Floating-Gate-Teilschicht 231a und eine zweite Floating-Gate-Teilschicht 231b. Nach Durchführen der beschriebenen Schritte ist die Floating-Gate- Schicht aus der ersten Floating-Gate-Teilschicht 231a und der zweiten Floating-Gate-Teilschicht 231b auf Seitenwand- Bereichen der ersten Aluminiumoxid-Schicht 214 ausgebildet. Ferner wird eine zweite Aluminiumoxid-Schicht 232 auf der Floating-Gate-Schicht 231a, 231b und auf der freien Oberfläche der ersten Aluminiumoxid-Schicht 214 ausgebildet.
Um die in Fig. 2E gezeigte Floating-Gate-Speicherzelle 240 gemäß einem zweiten Ausführungsbeispiel der Erfindung zu erhalten, wird eine vierte Aluminium-Schicht 241 als Steuergate-Elektroden-Schicht auf der zweiten Aluminiumoxid- Schicht 232 ausgebildet. Dies erfolgt gemäß dem beschriebenen Ausführungsbeispiel unter Verwendung eines CVD-Verfahrens. Die vierte Aluminium-Schicht 232 wird strukturiert, um eine Wort-Leitung auszubilden.
Die Floating-Gate-Speicherzelle 240 ist als Vertikal- Transistor-Anordnung ausgestaltet, da der Stromfluss zwischen den Source-/Drain-Bereichen 211, 213 durch den Kanal-Bereich 212 bezüglich der Hauptoberfläche des Siliziumdioxid- Substrats 201 in orthogonaler, d. h. gemäß Fig. 2E vertikaler Richtung erfolgt.
Die Dicke d des Kanal-Bereichs 212 ist ungefähr 5 nm, so dass eine gewünschte Stromdichte von ungefähr 106 A/cm2 bis 108 A/cm2 bei der beschriebenen Material-Konfiguration erhalten werden kann. Gemäß der beschriebenen Konstellation ist die Barrierenhöhe zwischen den Source-/Drain-Bereichen 211, 213 einerseits und dem Kanal-Bereich 212 andererseits ungefähr zwischen 0.5 eV und 1 eV.
Die vierte Aluminium-Schicht 241 erfüllt die Funktionalität einer Steuergate-Elektrode (und optional einer Wort-Leitung einer Floating-Gate-Speicherzellen-Anordnung), die Floating- Gate-Teilschichten 231a, 231b erfüllen die Funktionalität eines Floating-Gates, so dass in den Floating-Gate- Teilschichten 231a, 231b enthaltene Ladungsträger die elektrische Leitfähigkeit des Kanal-Bereichs in dessen Grenz- Bereich zu der ersten Aluminiumoxid-Schicht 214 charakteristisch beeinflusst. Die erste Aluminiumoxid-Schicht 214 fungiert anschaulich als Tunnelschicht, das heißt, dass mittels Anlegens entsprechender elektrischer Potentiale an die jeweiligen Anschlüsse der Floating-Gate-Speicherzelle (siehe Beschreibung Fig. 1) mittels Fowler-Nordheim-Tunnelns elektrische Ladungsträger zwischen den Source-/Drain- Bereichen 211 oder 213 einerseits und den Floating-Gate- Teilschichten 231a, 231b andererseits fließen können. Alternativ kann das Floating-Gate auch über die Wortleitung geladen werden. In der Menge der Ladungsträger, die in die Floating-Gate-Teilschichten 231a, 231b auf diese Weise eingebracht sind, ist die in der Floating-Gate-Speicherzelle 241 zu speichernde Information kodiert. Diese Information kann ausgelesen werden, indem mittels Anlegens einer vorgegebenen Spannung zwischen den Source-/Drain-Bereiche 211, 213 der elektrische Stromfluss zwischen den beiden Source-/Drain-Bereichen 211, 213 ermittelt wird. Dieser Stromfluss ist infolge der Abhängigkeit der elektrischen Leitfähigkeit des Kanal-Bereichs 212 von der Menge der in den Floating-Gate-Teilschichten 231a, 231b enthaltenen Ladungsträgern für die einprogrammierte Information charakteristisch. Die erste Aluminiumoxid-Schicht 214 und die zweite Aluminiumoxid-Schicht 232 sind ausreichend dick ausgebildet, um in Abwesenheit einer Programmier-Spannung ein Abfließen der in der ersten Floating-Gate-Teilschicht 231a bzw. der zweiten Floating-Gate-Teilschicht 231b gespeicherten Ladungsmenge zu verhindern.
Im Weiteren wird bezugnehmend auf Fig. 3 ein bevorzugtes Ausführungsbeispiel einer Floating-Gate-Speicheranordnung 300 beschrieben.
Die Floating-Gate-Speicheranordnung 300 weist eine Vielzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate- Speicherzellen 240 auf, wie sie in Fig. 2E gezeigt sind. Allerdings sind in Fig. 3 lediglich vier Floating-Gate- Speicherzellen 240 gezeigt, um die Anordnung 300 anhand einer einfachen Darstellung zu erklären. Es ist anzumerken, dass die Darstellung von Fig. 3 eine Draufsicht auf die Anordnung von im Wesentlichen matrixförmig angeordneten Floating-Gate- Speicherzellen 240 darstellt, bei der allerdings zum Teil tiefer liegende und an sich verdeckte Elemente (z. B. die Floating-Gate-Teilschichten 231a, 231b) zum Zwecke der Anschaulichkeit zu sehen sind.
Wie in Fig. 3 gezeigt, ist in jedem Kreuzungsbereich einer der als Wort-Leitung ausgebildeten strukturierten vierten Aluminium-Schicht 241 und einer jeweiligen "Bit-Leitung" 301 eine Floating-Gate-Speicherzelle 240 angeordnet. Jede "Bit- Leitung" 301 enthält zwei Leitungen, eine Source und eine Bitleitung, die jeweils mit Source und Drain der zugehörigen Floating-Gate-Speicherzelle gekoppelt sind (dies entspricht den Kontakten 211 und 213 aus Fig. 2E). Jede Wort-Leitung 241 ist mit der Steuergate-Elektrode der jeweiligen Floating- Gate-Speicherzelle 240 gekoppelt. Auf diese Weise ist eine Speicherdichte von 4F2 mit schnellem Zugriff auf jede einzelne Zelle sehr einfach zu erreichen. Diese Anordnung ist daher einer NAND-Struktur hinsichtlich Zugriffszeit und Komplexität deutlich überlegen.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] Widmann, D, Mader, H, Friedrich, H (1996) "Technologie hochintegrierter Schaltungen", Kapitel 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8;
[2] Fujimaru, K, Matsumura, H (1996) "Theoretical Consideration of a New Nanometer Transistor Using Metal/Insulator Tunnel-Junction" Jpn. J. Appl. Phys. Vol. 35, 5.2090-2094;
[3] Fukushima, K, Sasajima, R, Fujimaru, K, Matsumura, H (1999) "A Novel nanoscale Metal Transistor Fabricated by Conventional Photolithography" Jpn. J. Appl. Phys. Vol. 38, S. 7233-7236.
Bezugszeichenliste
100
Floating-Gate-Speicherzelle
101
erster Source-/Drain-Bereich
102
zweiter Source-/Drain-Bereich
103
Kanal-Bereich
104
erste Dielektrikums-Schicht
105
Floating-Gate-Schicht
106
zweite Dielektrikums-Schicht
107
Steuergate-Elektroden-Schicht
108
Siliziumdioxid-Substrat
200
Schichtenfolge
201
Siliziumdioxid-Substrat
202
erste Aluminium-Schicht
203
Tantaloxid-Schicht
204
zweite Aluminium-Schicht
210
Schichtenfolge
211
erster Source-/Drain-Bereich
212
Kanal-Bereich
213
zweiter Source-/Drain-Bereich
214
erste Aluminiumoxid-Schicht
220
Schichtenfolge
221
dritte Aluminium-Schicht
230
Schichtenfolge
231
a erste Floating-Gate-Teilschicht
231
b zweite Floating-Gate-Teilschicht
232
zweite Aluminiumoxid-Schicht
240
Floating-Gate-Speicherzelle
241
vierte Aluminium-Schicht
300
Floating-Gate-Speicheranordnung
301
Bit-Leitung

Claims (18)

1. Floating-Gate-Speicherzelle
bei der die beiden Source-/Drain-Bereiche und die Floating-Gate-Schicht aus einem metallisch leitfähigen Material ausgebildet sind; und
bei welcher der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet ist.
2. Floating-Gate-Speicherzelle nach Anspruch 1, bei der die beiden Source-/Drain-Bereiche und die Floating- Gate-Schicht ein Metall aufweisen.
3. Floating-Gate-Speicherzelle nach Anspruch 1 oder 2, die aufweist
eine erste Schicht, in der nebeneinander die beiden Source-/Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich angeordnet sind;
eine erste Dielektrikums-Schicht auf der ersten Schicht;
die Floating-Gate-Schicht auf der ersten Dielektrikums- Schicht;
eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht;
eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht.
4. Floating-Gate-Speicherzelle nach Anspruch 3, bei der die erste Schicht auf einem Substrat angeordnet ist.
5. Floating-Gate-Speicherzelle nach Anspruch 3, bei der die aus der ersten Schicht, der ersten Dielektrikums- Schicht, der Floating-Gate-Schicht, der zweiten Dielektrikums-Schicht und der Steuergate-Elektroden-Schicht ausgebildete Schichtenfolge derart auf einem Substrat angeordnet sind, dass die seitlichen Randabschnitte der Schichten der Schichtenfolge auf der Oberfläche des Substrats angeordnet sind.
6. Floating-Gate-Speicherzelle nach Anspruch 5, bei der die Schichtenfolge ferner eine weitere erste Dielektrikums-Schicht auf der von der ersten Dielektrikums- Schicht freien Hauptoberfläche der ersten Schicht, eine weitere Floating-Gate-Schicht auf der weiteren ersten Dielektrikums-Schicht, eine weitere zweite Dielektrikums- Schicht auf der weiteren Floating-Gate-Schicht und eine weitere Steuergate-Elektroden-Schicht auf der weiteren zweiten Dielektrikums-Schicht aufweist, wobei die Steuergate- Elektroden-Schicht und die weitere Steuergate-Elektroden- Schicht miteinander gekoppelt sind.
7. Floating-Gate-Speicherzelle nach einem der Ansprüche 4 bis 6, bei der das Substrat aus einem elektrisch isolierenden Material hergestellt ist.
8. Floating-Gate-Speicherzelle nach Anspruch 7, bei der das Substrat aus Siliziumdioxid hergestellt ist.
9. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 8,
bei der voneinander unabhängig die beiden Source-/Drain- Bereiche, die Floating-Gate-Schicht und die Steuergate- Elektroden-Schicht eines oder eine Kombination der Materialien
Aluminium
Titan
Titannitrid
Kupfer und
Wolfram
aufweisen.
10. Floating-Gate-Speicherzelle nach einem der Ansprüche 1 bis 9,
bei welcher der Kanal-Bereich eines oder eine Kombination der Materialien
Tantaloxid
Titanoxid
Hafniumoxid
amorphes Silizium und
Zirkoniumoxid
aufweist.
11. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 10,
bei der voneinander unabhängig die erste Dielektrikums- Schicht und die zweite Dielektrikums-Schicht eines oder eine Kombination der Materialien
Aluminiumoxid
Siliziumnitrid
Siliziumdioxid und
Lanthanoxid
aufweist.
12. Floating-Gate-Speicherzelle nach einem der Ansprüche 3 bis 11, bei der die beiden Source-/Drain-Bereiche aus Aluminium und der Kanal-Bereich aus Tantaloxid hergestellt oder bei der die beiden Source-/Drain-Bereiche aus Titan und der Kanal-Bereich aus Titanoxid hergestellt sind.
13. Floating-Gate-Speicheranordnung mit einer Mehrzahl von im Wesentlichen matrixförmig angeordneten Floating-Gate-Speicherzellen nach einem der Ansprüche 1 bis 12.
14. Floating-Gate-Speicher-Anordnung nach Anspruch 13, bei welcher der Flächenbedarf einer Floating-Gate- Speicherzelle ungefähr 4F2 ist, wobei F die im Rahmen einer Technologie minimal erreichbare Strukturdimension ist.
15. Schaltkreis-Anordnung mit
einem in ein Halbleiter-Substrat integrierten Schaltkreis mit mindestens einem Halbleiter-Bauelement;
mindestens einer Floating-Gate-Speicherzelle nach einem der Ansprüche 1 bis 12 auf dem integrierten Schaltkreis.
16. Verfahren zum Herstellen einer Floating-Gate- Speicherzelle,
bei dem
die beiden Source-/Drain-Bereiche und die Floating-Gate- Schicht aus einem metallisch leitfähigen Material ausgebildet werden; und
der Kanal-Bereich aus einem elektrisch isolierenden Material ausgebildet wird.
17. Verfahren nach Anspruch 16,
bei dem
eine erste Schicht auf einem Substrat ausgebildet wird, indem nebeneinander die beiden Source-/Drain-Bereiche und der dazwischen angeordnete Kanal-Bereich ausgebildet werden;
eine erste Dielektrikums-Schicht auf der ersten Schicht ausgebildet wird;
die Floating-Gate-Schicht auf der ersten Dielektrikums- Schicht ausgebildet wird;
eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht ausgebildet wird;
eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht ausgebildet wird.
18. Verfahren nach Anspruch 16,
bei dem
der erste Source-/Drain-Bereich auf einem Oberflächen- Bereich eines Substrats ausgebildet wird;
der Kanal-Bereich auf dem ersten Source-/Drain-Bereich ausgebildet wird;
der zweite Source-/Drain-Bereich auf dem Kanal-Bereich ausgebildet wird;
eine erste Dielektrikums-Schicht auf der Schichtenfolge, die von dem ersten Source-/Drain-Bereich, dem Kanal- Bereich und dem zweiten Source-/Drain-Bereich gebildet wird, ausgebildet wird;
eine Floating-Gate-Schicht zumindest teilweise auf Seitenwand-Bereichen der ersten Dielektrikums-Schicht ausgebildet wird;
eine zweite Dielektrikums-Schicht auf der Floating-Gate- Schicht und auf zumindest einem Teilbereich der freien Oberfläche der ersten Dielektrikums-Schicht ausgebildet wird;
eine Steuergate-Elektroden-Schicht auf der zweiten Dielektrikums-Schicht ausgebildet wird.
DE10207980A 2002-02-25 2002-02-25 Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle Expired - Fee Related DE10207980C1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE10207980A DE10207980C1 (de) 2002-02-25 2002-02-25 Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle
EP03706311A EP1479105A1 (de) 2002-02-25 2003-02-12 Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle
JP2003572084A JP2005526382A (ja) 2002-02-25 2003-02-12 浮動ゲートメモリセル、浮動ゲートメモリ配置物、回路配置物および浮動ゲートメモリセルの構成方法
PCT/DE2003/000406 WO2003073499A1 (de) 2002-02-25 2003-02-12 Floating-gate-speicherzelle, floating-gate-speicheranordnung, schaltkreis-anordnung und verfahren zum herstellen einer floating-gate-speicherzelle
US10/926,838 US7385243B2 (en) 2002-02-25 2004-08-25 Floating gate memory cell with a metallic source/drain and gate, and method for manufacturing such a floating gate memory gate cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10207980A DE10207980C1 (de) 2002-02-25 2002-02-25 Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle

Publications (1)

Publication Number Publication Date
DE10207980C1 true DE10207980C1 (de) 2003-06-26

Family

ID=7713937

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10207980A Expired - Fee Related DE10207980C1 (de) 2002-02-25 2002-02-25 Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle

Country Status (5)

Country Link
US (1) US7385243B2 (de)
EP (1) EP1479105A1 (de)
JP (1) JP2005526382A (de)
DE (1) DE10207980C1 (de)
WO (1) WO2003073499A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI256712B (en) * 2004-10-29 2006-06-11 Winbond Electronics Corp Semiconductor structure and its detection method
US7859081B2 (en) * 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
KR20080088776A (ko) * 2007-03-30 2008-10-06 삼성전자주식회사 비휘발성 기억 장치의 스토리지 및 그 형성 방법
US9041092B2 (en) 2012-09-07 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing the same
US9687290B2 (en) * 2012-10-02 2017-06-27 Covidien Lp Energy-based medical devices
JP5815813B2 (ja) * 2014-08-04 2015-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
WO2019005148A1 (en) * 2017-06-30 2019-01-03 Intel Corporation FLOATING GRID TRANSISTOR
CN112490248B (zh) * 2020-12-03 2022-10-21 中国科学院微电子研究所 铁电浮栅存储器单元串及制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0450383Y2 (de) 1987-09-01 1992-11-27
JP2973876B2 (ja) 1995-07-07 1999-11-08 日本電気株式会社 化合物半導体メモリ
JP3429941B2 (ja) 1996-02-05 2003-07-28 株式会社日立製作所 半導体記憶装置とその製造方法
US6175394B1 (en) * 1996-12-03 2001-01-16 Chung-Cheng Wu Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays
US5998264A (en) * 1998-03-06 1999-12-07 Wu; Shye-Lin Method of forming high density flash memories with MIM structure
JP3481134B2 (ja) 1998-05-25 2003-12-22 株式会社リコー 不揮発性半導体記憶装置とその製造方法
US6509217B1 (en) * 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
JP2003060170A (ja) 2001-08-16 2003-02-28 Canon Inc 酸化物半導体を用いた強誘電体メモリ素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Jpn.J.Appl.Phys., Vol. 38 (1999) Pt. 1, No. 12B, S. 7233-7236 *

Also Published As

Publication number Publication date
US20050048720A1 (en) 2005-03-03
US7385243B2 (en) 2008-06-10
JP2005526382A (ja) 2005-09-02
WO2003073499A1 (de) 2003-09-04
EP1479105A1 (de) 2004-11-24

Similar Documents

Publication Publication Date Title
DE19511846C2 (de) Zweikanalige EEPROM-Grabenspeicherzelle auf SOI und Verfahren zur Herstellung derselben
DE112004000380B4 (de) Speicherarray mit Abstandselementen zwischen Bitleitungskontakten und Randwortleitung und Verfahren zu deren Herstellung
DE19512431C2 (de) Halbleiterspeicherzelle mit wahlfreiem Zugriff auf Silicium-auf-Isolator mit doppelten Steuergates und deren Herstellungsverfahren
EP0740347B1 (de) Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
EP0887863A2 (de) DRAM mit selbstverstärkenden Speicherzellen
DE102008018744A1 (de) SONOS-Stapelspeicher
DE3844120A1 (de) Halbleitereinrichtung mit grabenfoermiger struktur
DE112006000208T5 (de) Speicherbauelement mit trapezförmigen Bitleitungen und Verfahren zur Herstellung desselben
DE19639026C1 (de) Selbstjustierte nichtflüchtige Speicherzelle
EP1145319B1 (de) Integrierte schaltungsanordnung und verfahren zu deren herstellung
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
DE10207980C1 (de) Floating-Gate-Speicherzelle, Floating-Gate-Speicheranordnung, Schaltkreis-Anordnung und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle
DE10158019C2 (de) Floatinggate-Feldeffekttransistor
EP1005090B1 (de) Halbleiterbauelement mit zumindest einem Widerstandselement aufweisenden Kondensator sowie Verfahren zu dessen Herstellung
DE69326749T2 (de) Nichtflüchtiger Speicher mit Schutzdiode
DE3832641C2 (de)
DE10130765A1 (de) Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung
WO2003100841A2 (de) Verfahren zum herstellen einer speicherzelle, speicherzelle und speicherzellen-anordnung
DE4327653C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung mit verbessertem Koppelverhältnis und Verfahren zur Herstellung einer solchen
DE10082909B4 (de) Nichtflüchtige ferroelektrische Speicherzelle, nichtflüchtiger ferroelektrischer Speicher und Verfahren zu seiner Herstellung
DE69834948T2 (de) Coulomb-Blockade-Mehrpegelspeicheranordnung und entsprechende Herstellungs- und Betriebsverfahren
DE102004011432A1 (de) Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
DE10064031A1 (de) Verfahren zum Auslesen und Speichern eines Zustandes aus einem oder in einen ferroelektrischen Transistor einer Speicherzelle und Speichermatrix
DE4333768A1 (de) Nicht-flüchtige Halbleiterspeichervorrichtung und Verfahren zur Herstellung derselben
DE102020133314A1 (de) 3d-speicher mit leitfähigen graphitstreifen

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8304 Grant after examination procedure
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee