DE102004011432A1 - Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung Download PDF

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Abstract

Es werden eine Halbleiterspeicherzelle (10) sowie ein Herstellungsverfahren für eine Halbleiterspeicherzelle (10) vorgestellt, bei welchen ein ferroelektrischer Materialbereich (30) mit einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche (31, 32) ausgebildet ist bzw. wird. Die unabhängigen ferroelektrischen Materialeinzelbereiche (31, 32) sind bzw. werden mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszuständen ausbildbar oder ausgebildet vorgesehen. Dadurch sind erfindungsgemäß die untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszustände der ferroelektrischen Materialeinzelbereiche (31, 32) unterschiedlichen Speicherzuständen oder Informationszuständen der erfindungsgemäßen Halbleiterspeicherzelle (10) zuordenbar.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeicherzelle mit einem ferroelektrischen Speichermechanismus gemäß dem Oberbegriff des Anspruchs 1, ein Verfahren zum Herstellen einer Speicherzelle mit einem ferroelektrischen Speichermechanismus gemäß dem Oberbegriff des Anspruchs 11 sowie eine Halbleiterspeichereinrichtung.
  • Bei Halbleiterspeicherzellen mit einem ferroelektrischen Speichermechanismus und bei Verfahren zu deren Herstellung ist bzw. wird als Speicherelement ein ferroelektrischer Materialbereich zwischen dem Kanalbereich und der Gateelektrodeneinrichtung eines Feldeffekttransistors im Bereich eines Halbleitermaterials mit Oberflächenbereich und vom Kanalbereich im Wesentlichen elektrisch isoliert ausgebildet. Dabei ist wesentlich, dass der ferroelektrische Materialbereich mit unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet vorgesehen ist, wobei diese unterschiedlichen ferroelektrischen und remanenten Polarisationszustände oder Polarisationen unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sind, und zwar über den jeweiligen Einfluss des remanenten ferroelektrischen Polarisationszustand oder der remanenten ferroelektrischen Polarisation auf die elektrische Leitfähigkeit des Kanalbereichs des zugrunde liegenden Feldeffekttransistors.
  • Vorteile dieses Speicherkonzepts der Halbleiterspeicherzelle mit ferroelektrischem Speichermechanismus sind die Permanenz des gespeicherten Informationszustandes, also dessen Nicht flüchtigkeit, sowie die vergleichsweise geringe Zellgröße. Darüber hinaus besitzt dieses Speicherkonzept eine exzellente Skalierbarkeit.
  • Es ist jedoch nachteilig, dass bei diesem Speicherzellenkonzept wegen der Abhängigkeit des Speicherzellenkonzepts und der zugrunde liegenden Speicherzellenarchitektur vom kristallinen Siliziumsubstrat eine Erhöhung der Integrationsdichte durch Stapeln der Speicherzellen in mehreren Schichten nicht möglich ist.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicherzelle, eine Halbleiterspeichereinrichtung sowie ein Verfahren zum Herstellen einer Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichermechanismus zu schaffen, bei welchen mit hoher Zuverlässigkeit eine besonders hohe Integrationsdichte realisierbar ist.
  • Gelöst wird diese Aufgabe bei einer Halbleiterspeicherzelle der eingangs erwähnten Art erfindungsgemäß mit den kennzeichnenden Merkmalen des unabhängigen Patentanspruchs 1. Ferner wird die Aufgabe bei einem Herstellungsverfahren für eine Halbleiterspeicherzelle mit einem ferroelektrischen Speichermechanismus der eingangs erwähnten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 11 gelöst. Eine Lösung wird auch geschaffen durch die Halbleiterspeichereinrichtung erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 10. Vorteilhafte Weiterbildungen der erfindungsgemäßen Halbleiterspeicherzelle sowie des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle sind Gegenstand der abhängigen Unteransprüche.
  • Bei der gattungsgemäßen Halbleiterspeicherzelle mit einem ferroelektrischen Speichermechanismus ist als Speicherelement ein ferroelektrischer Materialbereich zwischen dem Kanalbereich und der Gateelektrodeneinrichtung eines Feldeffekttransistors im Bereich eines Halbleitermaterials mit einem Oberflächenbereich und vom Kanalbereich im Wesentlichen elektrisch isoliert ausgebildet. Der ferroelektrische Materialbereich ist darüber hinaus mit unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet vorgesehen, wobei diese remanenten ferroelektrischen Polarisationszustände oder Polarisationen unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sind, und zwar über den jeweiligen Einfluss der remanenten ferroelektrischen Polarisationszustände oder Polarisationen auf die elektrische Leitfähigkeit des Kanalbereichs des zugrunde liegenden Feldeffekttransistors.
  • Die erfindungsgemäße Halbleiterspeicherzelle mit ferroelektrischem Speichermechanismus ist dadurch gekennzeichnet, dass der ferroelektrische Materialbereich mit einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche ausgebildet ist und dass die unabhängigen ferroelektrischen Materialeinzelbereiche mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationen oder Polarisationszuständen ausbildbar oder ausgebildet derart vorgesehen sind, dass die unterschiedlichen remanenten ferroelektrischen Polarisationen oder Polarisationszustände der ferroelektrischen Materialeinzelbereiche den unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sind.
  • Es ist somit eine Kernidee der vorliegenden Erfindung, das Speicherelement, also den ferroelektrischen Materialbereich der Halbleiterspeicherzelle in eine Mehrzahl ferroelektrischer Materialeinzelbereiche zu unterteilen und dadurch ein Speichern mehrerer Bits in einem Speicherelement in voneinander unabhängiger Form zu ermöglichen, wodurch sich die Integrationsdichte im Sinne einer Informationsdichte steigern lässt.
  • Bei einer vorteilhaften Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass die ferroelektrischen Materialeinzelbereiche ganz oder teilweise in Form eines Stapels angeordnet sind.
  • Alternativ oder zusätzlich ist es gemäß einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle vorgesehen, dass die ferroelektrischen Materialeinzelbereiche und ihre Abfolge ganz oder teilweise in einer Richtung in etwa vom Kanalbereich zur Gateelektrodeneinrichtung des Feldeffekttransistors verlaufend angeordnet sind.
  • Als weitere Alternative oder zusätzliche Ausführungsform ist es vorgesehen, dass die ferroelektrischen Materialeinzelbereiche mit voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen ausgebildet sind.
  • Dabei ist es insbesondere von Vorteil, wenn die voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen der ferroelektrischen Materialeinzelbereiche ausgebildet sind über eine Kombination von Maßnahmen aus der Gruppe von Maßnahmen, die gebildet wird vom Ausbilden von unterschiedlichen Schichtdicken für unterschiedliche ferroelektrische Materialeinzelbereiche, vom Ausbilden von unterschiedlichen Dotierungen für unterschiedliche ferroelektrische Materialeinzelbereiche und vom Verwenden von unterschiedlichen Materialien für unterschiedliche ferroelektrische Materialeinzelbereiche.
  • Diese Maßnahmen können entweder einzeln oder in beliebiger Kombination voneinander vorgesehen sein, um zu unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen der jeweiligen voneinander unterschiedlichen ferroelektrischen Materialeinzelbereiche zu führen.
  • Insbesondere können die Schichtdicken oder Schichtstärken variiert werden in einem Bereich von etwa 5 nm bis etwa 500 nm.
  • Es eines der folgenden Materialien oder eine beliebige Kombination, Verbindung oder Mischung der folgenden Materialien: Pb-Zr-Ti-O, wobei hier auch das Zr/Ti-Anteilsverhältnis variiert werden kann, CeMnO, PbGeO, Zn-Cd-Se und ZnCdTe.
  • Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass ferroelektrische Materialeinzelbereiche voneinander, vom Kanalbereich und/oder von der Gateelektrodeneinrichtung des Feldeffekttransistors getrennt ausgebildet sind durch mindestens ein Dielektrikum.
  • Als Dielektrikum sind jeweils denkbar eines der folgenden Materialien oder eine beliebige Kombination, Verbindung oder Mischung davon: Mn-O2, MgO, Si-O2, CeO2, Si3N4, La-Al-O3, Si-O-N und Al2O3.
  • Es ergibt sich dabei z.B. der Effekt einer Reduzierung oder Minimierung der Ladungsträgerinjektion vom Gate oder vom Kanal. U. U. stellt sich auch eine Verbesserung der Grenzflächeneigenschaften durch Reduzierung oder gar Minimierung des Vorkommens so genannter Trappingzentren ein, was zu einer besseren Datenhaltung führt.
  • Bei einer weiteren vorteilhaften Weiterbildung der erfindungsgemäßen Halbleiterspeicherzelle ist es zusätzlich oder alternativ vorgesehen, dass ferroelektrische Materialeinzelbereiche voneinander, vom Kanalbereich und/oder von der Gateelektrodeneinrichtung des zugrunde liegenden Feldeffekttransistors getrennt ausgebildet sind durch mindestens ein Metall oder Metallmaterial, insbesondere in Form eines Floatinggates, wobei aber die elektrische Isolation zum Kanalbereich des Feldeffekttransistors gewährleistet bleibt oder ist.
  • Als Metalle oder metallische Materialien sind folgende Materialien einzeln oder in beliebiger Kombination, Mischung oder Verbindung denkbar: IrO2, Ir, Pt, Ru, RuO2 und SrRuO3. Als Vorteile stellen sich ggf. ein das Auftreten oder die Schaffung einer Diffusionsbarriere und/oder einer Wachstumsvorlageschicht zur Verbesserung der ferroelektrischen Eigenschaften der dann aufwachsenden ferrolelektrischen Schicht.
  • Bei einer anderen Alternative oder einer zusätzlichen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass der Feldeffekttransistor der Halbleiterspeicherzelle als planarer oder lateraler Feldeffekttransistor ausgebildet ist, wobei im Oberflächenbereich des Halbleitermaterials ein Sourcebereich, ein Drainbereich und dazwischen der Kanalbereich ausgebildet sind und wobei oberhalb des Kanalbereichs ein Isolationsbereich ausgebildet ist, welcher den Kanalbereich und gegebenenfalls den Sourcebereich und den Drainbereich abdeckt.
  • Gemäß einer anderen Alternative der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass die Abfolge der ferroelektrischen Materialeinzelbereiche als Gatestack eines MOSFET eines zugrunde liegenden Feldeffekttransistors, als Ersatzstruktur des Gatestacks oder als Ergänzungsstruktur des Gatestacks des MOSFET als zugrunde liegendem Feldeffekttransistor FET ausgebildet ist.
  • Sämtliche in Bezug auf die ferroelektrischen Materialeinzelbereiche vorgeschlagenen Maßnahmen und Eigenschaften können jeweils auf einen einzelnen ferroelektrischen Materialeinzelbereich, einen Teil der Mehrzahl ferroelektrische Materialeinzelbereiche oder auf sämtliche ferroelektrischen Materialeinzelbereiche des ferroelektrischen Materialbereichs des Speicherelements der erfindungsgemäßen Halbleiterspeicherzelle vorgesehen sein oder werden.
  • Es können auch mehr als zwei ferroelektrische Materialeinzelbereiche vorgesehen sein.
  • Ein weiterer Aspekt der vorliegenden Erfindung besteht darin, eine Halbleiterspeichereinrichtung zu schaffen, bei welcher eine Mehrzahl von Halbleiterspeicherzellen vorgesehen ist.
  • Darüber hinaus besteht ein weiterer Aspekt der vorliegenden Erfindung in der Schaffung eines Verfahrens zum Herstellen einer Halbleiterspeicherzelle mit einem ferroelektrischen Speichermechanismus.
  • Bei dem gattungsgemäßen Verfahren zum Herstellen einer Halbleiterspeicherzelle mit ferroelektrischem Speichermechanismus ist es vorgesehen, dass als Speicherelement ein ferroelektrischer Materialbereich zwischen dem Kanalbereich und der Gateelektrodeneinrichtung eines Feldeffekttransistors als Auswahltransistor im Bereich eines Halbleitermaterials mit Oberflächenbereich und vom Kanalbereich im Wesentlichen elektrisch isoliert ausgebildet wird. Dabei wird der ferroelektrische Materialbereich mit unterschiedlichen remanenten ferro elektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet vorgesehen, die unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sind, und zwar über den jeweiligen Einfluss des remanenten ferroelektrischen Polarisationszustands oder der remanenten ferroelektrischen Polarisation auf die elektrische Leitfähigkeit des Kanalbereichs des Feldeffekttransistors.
  • Das erfindungsgemäße Verfahren zum Herstellen einer Halbleiterspeicherzelle mit einem ferroelektrischen Speichermechanismus ist dadurch gekennzeichnet, dass der ferroelektrische Materialbereich mit einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche ausgebildet wird, dass die unabhängigen ferroelektrischen Materialeinzelbereiche mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet derart vorgesehen werden, dass die untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszustände oder Polarisationen der ferroelektrischen Materialeinzelbereiche den unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sind.
  • Es ist somit eine Kernidee des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle mit ferroelektrischem Speichermechanismus, den notwendigerweise vorzusehenden ferroelektrischen Materialbereich aus einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche auszubilden und die unabhängigen ferroelektrischen Materialeinzelbereiche mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationen oder Polarisationszuständen ausbildbar oder ausgebildet vorzusehen, wobei die untereinander unterschiedlichen ferroelektrischen Polarisationen oder Polarisationszu stände der ferroelektrischen Materialeinzelbereiche den unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle zuordenbar sein sollen. Dabei wird also die Möglichkeit des Speicherns mehrerer Bits in einer Halbleiterspeicherzelle in voneinander unabhängiger Art und Weise geschaffen, wodurch die Integrationsdichte im Sinne einer erhöhten Informationsdichte gesteigert wird.
  • Bei einer vorteilhaften Weiterbildung des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die ferroelektrischen Materialeinzelbereiche ganz oder teilweise in Form eines Stapels angeordnet werden.
  • Bei einer anderen vorteilhaften Weiterbildung des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die ferroelektrischen Materialeinzelbereiche und ihre Abfolge ganz oder teilweise in einer Richtung in etwa vom Kanalbereich zur Gateelektrodeneinrichtung des Feldeffekttransistors verlaufend angeordnet werden.
  • Bei einer weiteren alternativen oder zusätzlichen Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die ferroelektrischen Materialeinzelbereiche mit voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen ausgebildet werden.
  • Dabei ist es von besonderem Vorteil, wenn gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens die ferroelektrischen Materialeinzelbereiche ausgebildet werden über eine Kombination von Maßnahmen aus der Gruppe von Maßnahmen, die gebildet wird vom Ausbilden von unterschiedlichen Schichtstärken oder Schichtdicken für unterschiedliche ferroelektrische Materialeinzelbereiche, vom Ausbilden von unterschiedlichen Dotierungen für unterschiedliche ferroelektri sche Materialeinzelbereiche und vom Verwenden von unterschiedlichen Materialien für unterschiedliche ferroelektrische Materialeinzelbereiche.
  • Diese Maßnahmen können jeweils einzeln, oder in einer beliebigen Kombination miteinander vorgesehen werden.
  • Bei einer anderen Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass ferroelektrische Materialeinzelbereiche voneinander, vom Kanalbereich und/oder von der Gateelektrodeneinrichtung des zugrunde liegenden Feldeffekttransistors getrennt ausgebildet werden durch das Vorsehen jeweils mindestens eines Dielektrikums.
  • Alternativ oder zusätzlich kann es vorgesehen sein, dass die ferroelektrischen Materialeinzelbereiche voneinander, vom Kanalbereich und/oder von der Gateelektrodeneinrichtung des zugrunde liegenden Feldeffekttransistors getrennt ausgebildet werden durch das Vorsehen jeweils mindestens eines Metalls oder Metallmaterials.
  • Dieses Metall oder Metallmaterial wird jeweils insbesondere in Form eines Floatinggates oder floatenden Gates vorgesehen, wobei aber die elektrische Isolation zum Kanalbereich des Feldeffekttransistors gewährleistet wird.
  • Die voranstehend geschilderten Maßnahmen sollen sich jeweils auf eine, mehrere oder sämtliche ferroelektrischen Materialeinzelbereiche beziehen, und zwar jeweils unabhängig voneinander.
  • Bei einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass der zugrunde liegende Feldeffekttransistor der Halbleiterspeicherzelle als planarer oder lateraler Feldeffekttransistor ausgebildet wird, wobei im Oberflächenbereich des Halbleitermaterials ein Sourcebereich, ein Drainbereich und dazwischen der Kanalbereich ausgebildet werden und wobei oberhalb des Kanalbereichs ein Isolationsbereich ausgebildet wird, welcher den Kanalbereich und gegebenenfalls den Sourcebereich und den Drainbereich abdeckt.
  • Bei einer weiteren Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es in vorteilhafter Weise vorgesehen, dass die ferroelektrischen Materialeinzelbereiche und deren Abfolge als Gatestack eines MOSFET als zugrunde liegenden Feldeffekttransistor, als Ersatzstruktur eines Gatestacks, oder als Ergänzungsstruktur eines Gatestacks eines MOSFET ausgebildet werden.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Erläuterungen weiter diskutiert:
    Bei einem ferroelektrischen Feldeffekttransistor oder FeFET handelt es sich um eine nichtflüchtige Speicherzelle, die auf der Remanenz eines ferroelektrischen Materials beruht. Der Polarisationszustand der Zelle wird in dieser Zellanordnung ausgelesen, indem die Schwellspannung des FeFET-Transistors bestimmt wird.
  • Die großen Vorteile einer solchen Speicherzelle sind somit die Nichtflüchtigkeit, die kleine Zellgröße und die Skalierbarkeit.
  • Da diese Speicherzellen auf das unterliegende kristalline Si-Substrat angewiesen sind, können diese FeFET-Zellen nicht gestapelt werden, so dass die Speicherdichte dieser Zellen begrenzt ist und potentiell nur durch Herunterskalieren der li thografisch minimal auflösbaren Strukturgröße erhöht werden kann.
  • Um jedoch gegen neue nichtflüchtige stapelbare Speicherzellen konkurrieren zu können, kann in FeFET-Speicherzellen die Integrationsdichte jedoch potentiell auch durch die Verwendung eines Multibitspeicheransatzes erhöht werden. Darunter versteht man das Speichern von mehreren Bits in einer einzigen Zelle.
  • Das technische Problem, welches durch diese Erfindung u.a. gelöst werden soll, ist, die Integrationsdichte einer FeFET-Speicherzelle mit einem neuen Multibitansatz zu erhöhen.
  • Dieses Problem ist bislang noch nicht gelöst worden, da es derzeit noch keine Produkte mit zuverlässiger Datenhaltung von etwa mehr als 10 Jahren gibt. Es sind allerdings Ideenansätze bekannt, bei denen eine Multibitzelle durch lokale Programmierung der source- und drainnahen Gebiete einer ferroelektrischen Schicht erfolgen soll, d. h. zwei Zustände in einer ferroelektrischen Schicht lokal zu speichern: siehe z. B. US-Patent Application Docket No. 1424.700. Diese Konzepte leiden aber inhärent an der nicht realisierbaren Skalierbarkeit, da die Domänengröße einer ferroelektrischen Schicht durch Schichtoptimierung nicht beliebig klein gemacht werden kann. Typische Domänengrößen liegen im Bereich von 5 – 20 nm. Zudem vermutet man massive Streufelder, die die Datenhaltung negativ beeinflussen. Darüber hinaus handelt es sich dabei nur um Papierkonzept, das noch nicht einmal an mehreren Mikrometer großen Transistoren gezeigt worden ist.
  • Die vorgeschlagene Erfindung löst das Problem u. a. in der Weise, dass die Multibitfähigkeit der Speicherzelle durch zwei oder mehr übereinander abgeschiedene ferroelektrische Schichten erreicht wird. Dabei können die Schichten direkt aufeinander abgeschieden werden oder durch Dielektrika oder durch metallische Schichten getrennt sein.
  • Die Erfindung sieht u. a. z. B. vor, dass in jeder ferroelektrischen Schicht genau ein Bit gespeichert wird. Die Erfindung bietet den Vorteil, dass sie weiterhin in gleichem Maße mit CMOS-Transistoren skalierbar bleibt, da die Multibitfähigkeit dieser Zelle nicht von der Domänengröße des ferroelektrischen Films abhängt.
  • Ein Kern der hier vorgestellten Anmeldung besteht darin, dass durch Übereinanderstapeln mehrerer ferroelektrischer Schichten über dem Kanalbereich eines Transistors eine Multibitzelle erreicht wird. Diese kann in einem dicht gepackten Virtual-Ground-Array zu einer 4f2/n ausgebildet werden, wobei n die Anzahl der ferroelektrischen Schichten und damit die Anzahl der erreichbaren Bits pro Zelle bezeichnet. Dies führt zu einem ultradichten, schnellen, nichtflüchtigen, nichtdestruktiv auslesbaren, ferroelektrischen Feldeffekttransistorspeicher. Dabei können Speicherdichten von mehrere Gb/cm2 erreicht werden, wie sie derzeit nur durch Stapeln von mehreren Crosspointspeicherarrays übereinander erreicht werden, welche jedoch intrinsisch um mehrere Größenordnungen langsamer sind, typischerweise im Bereich von 10 – 30 μs für ferroelektrische Polymerspeicher: siehe z. B. TFE-Website http://opticom.zeitform.info/.
  • Bei Verwendung von anorganischen ferroelektrischen Schichten über dem Gatestack kann diese FeFET-Speicherzelle in deutlich unter 100 ns programmiert werden. Dabei können die ferroelektrischen Schichten über dem Gatestack unterschiedliche Schichtdicken, verschiedene Dotierungen oder sogar aus unterschiedlichen ferroelektrischen Materialien bestehen, um eine Multibitzelle zu realisieren.
  • Für einen FeFET sind ferroelektrische Materialien mit einer niedrigen elektrischen Polarisation und mit einer geringen dielektrischen Konstante εr vorteilhaft, wie z.B. Ce-Mn-O, Pb-Ge-O, Zn-Cd-S usw.
  • Eine vorteilhafte Umsetzung des Konzepts sieht vor, dass über einem Gatestack, der (1) vorzugsweise durch einen selbstjustierten Prozess hergestellt worden ist, also beispielsweise durch maskiertes Ätzen des Gatestacks, was ein CMOS-Standardprozessablauf beispielsweise für Flash-Speicherzellen darstellt, oder (2) in einem alternativen Integrationskonzept durch ein nach dem Implantieren der Source-/Drainbereiche durchgeführtes Abscheiden der ferroelektrischen Schichten über den Gatebereich und durch anschließendes chemischmechanisches Polieren.
  • Der Gatestack kann vorteilhafterweise mit 2n mit n = 1, 2, 3, ... also mit zwei, vier, acht, usw. ferroelektrischen Schichten ausgeführt werden. Dabei speichert jede ferroelektrische Schicht ein Bit, indem durch Erzeugen eines elektrischen Feldes über dem Gatestack der Polarisationszustand definiert wird. Dabei besitzen die über dem Gatestack angeordneten ferroelektrischen Schichten z. B. unterschiedliche Koerzitivfeldstärken, um bei verschiedenen Spannungen geschaltet werden zu können.
  • Das Einstellen unterschiedlicher Koerzitivfeldstärken kann beispielsweise durch das Abscheiden unterschiedlich dicker Schichten, durch unterschiedliche Dotierungen und/oder durch Verwenden unterschiedlicher ferroelektrischer Schichten erreicht werden.
  • Ein Programmieren des so erzeugten multibitfähigen Gatestacks kann folgendermaßen geschehen:
    Beschrieben wird hier das Programmieren eines Stacks mit zwei ferroelektrischen Schichten, dieser kann jedoch aus beliebig vielen ferroelektrischen Schichten aufgebaut sein. Begonnen wird die Programmierung mit derjenigen ferroelektrischen Schicht, die das höchste Koerzitivfeld benötigt, d. h. es wird eine Spannung an den Gatestack angelegt, die ausreichend ist, um diese Schicht ferroelektrisch in den gewünschten Zustand zu polarisieren, d. h. die gewählte Spannung UG am Gate muss größer sein als die Koerzitivspannung UC1 der zu programmierenden – hier ersten – ferroelektrischen Schicht UG > UC1.
  • Anschließend wird diejenige ferroelektrische Schicht mit einer geschickt gewählten Spannung über dem Gatestack programmiert, die die zweithöchste Koerzitivfeldstärke aufweist. Dazu wird eine Spannung UG am Gate verwendet, die zwar größer als die Koerzitivspannung UC2 der zweiten ferroelektrischen Schicht ist, jedoch kleiner als die Koerzitivspannung UC1 der zuerst programmierten ersten Schicht (UC1 > UG > UC2).
  • Da die zuerst programmierte ferroelektrische Schicht eine deutlich höhere Koerzitivspannung UC1 besitzt, wird diese im Falle einer geschickten Wahl der Programmierspannung oder Gatespannung UG nicht wesentlich gestört.
    •
  • Nachfolgend wird die Erfindung anhand bevorzugter Ausführungsformen auf der Grundlage der beigefügten schematischen Zeichnung näher erläutert.
  • 1-8 zeigen in geschnittener Seitenansicht Zwischenzustände für eine erfindungsgemäße Halbleiterspeicherzelle mit ferroelektrischen Speichermechanismus, die bei einer ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden können.
  • 9-13 zeigen in geschnittener Seitenansicht Zwischenzustände mit einer anderen Halbleiterspeicherzelle mit ferroelektrischem Speichermechanismus, die bei einer ersten Ausführungsform eines anderen Herstellungsverfahrens erreicht werden können.
  • 14A-14F zeigen in geschnittener Seitenansicht verschiedene Strukturen für Gatebereiche oder ferroelektrische Materialbereiche verschiedener Ausführungsformen der erfindungsgemäßen Halbleiterspeicherzelle.
  • 15 zeigt einen Graphen zur Veranschaulichung der Hystereseverhältnisse zweier in Reihe geschalteter ferroelektrischer Materialeinzelbereiche, die bei einer Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle Verwendung finden.
  • 16A-16E zeigen die Struktur des Programmierens einer Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle.
  • 17 zeigt einen Graphen zur Veranschaulichung eines Lesevorgangs einer Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle.
  • Nachfolgend werden funktionell und/oder strukturell ähnliche, vergleichbare oder äquivalente Elemente mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine detaillierte Beschreibung wiederholt.
  • Die Abfolge der 1 bis 8 zeigt eine erste Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterspeicherzelle mit ferroelektrischem Speichermechanismus, bei welchem über einem Gatestack, der vorzugsweise durch einen selbstjustierten Prozess hergestellt worden ist, also beispielsweise durch maskiertes Ätzen des Gatestacks, der Gatestack im Wesentlichen durch den ferroelektrischen Materialbereich mit der Mehrzahl ferroelektrischer Einzelmaterialbereiche ersetzt wird. Dies entspricht zum großen Teil einem CMOS-Standardprozess, wie er beispielsweise für so genannte Flash-Zellen verwendet wird.
  • Im Zwischenzustand der 1 wird z. B. ein Standard-NMOS-Transistor in selbstjustierter Polysiliziumtechnik hergestellt oder bereitgestellt. Dieser Feldeffekttransistor T ist im Bereich der Oberfläche 20a eines Halbleitermaterialbereichs 20 ausgebildet und beinhaltet einen Sourcebereich S und einen Drainbereich D, einen dazwischen vorgesehenen Kanalbereich K sowie ein Polysiliziumgate G, welches nach unten hin, d. h. in Bezug auf den Oberflächenbereich 20a des Halbleitermaterialbereichs 20 durch ein so genanntes Gateoxid GOX mit Oberflächnbereich GOXa elektrisch isoliert ist. Abschließend findet dann die Einbettung in einem Dielektrikumsbereich 40 mit Oberflächenbereich 40a' statt.
  • Im Übergang zu dem in 2 gezeigten Zustand wird dann die Anordnung aus 1 planarisiert, und zwar im Wesentlichen durch Planarisierung der Isolationsschicht 40 mit Stopp auf dem ursprünglichen Polysiliziumgate UG bzw. auf dessen Oberflächenbereich UGa, so dass sich ein rückgezogener Oberflächenbereich 40a bildet.
  • Im Übergang zu dem in 3 gezeigten Zwischenzustand wird dann das ursprüngliche Polysiliziumgate UG entfernt, und zwar z. B. durch maskiertes und vollständiges Rückätzen des ursprünglichen Polysiliziumgates UG. Bei den CMOS-Transistoren in der Peripherie bleibt das Polysilizium stehen. Durch die Maskierung oder die Maske kann die rückgeätzte Fläche zusätzlich senkrecht zur Zeichenebene begrenzt werden. Es muss dann noch eventuell das Gateoxid GOX entfernt, was hier nicht dargestellt ist, und es muss u. U. eine geeignete Gateisolationsschicht aufgebracht werden. Durch dass Entfernen des ursprünglichen Gates G entsteht an der Stelle X in der Isolationsschicht 40 eine Ausnehmung 42 mit einem Wandbereich 42w und einem Bodenbereich 42b, welche an ihrem Bodenbereich 42b die Oberfläche GOXa des Gateoxids GOX oder ggf. die Oberfläche 20a des Halbleitermaterialbereichs freilegt.
  • Im Übergang zu dem in 4 gezeigten Zwischenzustand erfolgt dann hier nach dem Entfernen des ursprünglichen Gates UG das Aufbringen eines Materialbereich 51' mit Oberflächenbereich 51a' für eine geeignete Gateisolatorschicht 51, durch welche die Struktur aus 3 mit der Ausnehmung 42, welche durch das Entfernen des ursprünglichen Polysiliziumgates UG entstanden ist, konform auskleidet, so dass auf die Ausnehmung 42 mit den Wandbereichen 42w und dem Bodenbereich 42b ausgekleidet wird oder ist. Als Gateisolatorschichten bieten sich so genannte Pufferschichten oder Bufferlayers an, z. B. Magnesiumoxid, Siliziumnitrid, Siliziumdioxid.
  • Im Übergang zu dem in 5 gezeigten Zwischenzustand wird dann eine erste ferroelektrische Materialschicht 31' mit einem Oberflächenbereich 31a' für den ersten ferroelektrischen Materialbereich 31 ganzflächig und insbesondere konform auf die Struktur der 4 abgeschieden, und zwar z. B. mittels MOD, MOCVD oder durch Sputtern. Es folgt gegebenenfalls ein Annealingschritt zum Kristallisieren des ersten ferroelektri schen Materialeinzelbereichs 31'. Der Annealingschritt kann auch später erfolgen.
  • Im Übergang zu dem in 6 gezeigten Zwischenzustand wird eine weitere geeignete zweite ferroelektrische Materialschicht 32' mit einem Oberflächenbereich 32a' für einen zweiten ferroelektrischen Materialbereich 32 ganzflächig und insbesondere konform auf die Struktur der 5 abgeschieden. Auch hier folgt ein optionaler Annealingschritt zum Kristallisieren des Materials des zweiten ferroelektrischen Materialeinzelbereichs 32. Dieser Annealingschritt kann auch wiederum später erfolgen.
  • Im Übergang zu dem in 7 dargestellten Zwischenzustand wird dann eine Materialschicht 60 mit einem Oberflächenbereich 60a für eine Metallgateelektrode G ausgebildet.
  • Im Übergang zu dem in 8 gezeigten Zwischenzustand folgt dann ein chemisch-mechanisches Polieren der Materialschicht 60 für das Gate G, der ersten und zweiten ferroelektrischen Materialschichten 31' und 32' für die ersten bzw. zweiten ferroelektrischen Materialeinzelbereiche 31, 32 und des vorgesehenen Dielektrikums 51 mit Stopp auf dem zugrunde liegenden Dielektrikum 40, also auf dem Oberflächenbereich 40a. Es ergibt sich dann eine im Wesentlichen planare Struktur auf dem Niveau des Oberflächenbereichs 40a des ersten Dielektrikumsbereichs 40, wodurch auch der eigentliche Gateisolationsbereich 51 mit Oberflächenbereich 51a, der erste ferroelektrische Materialeinzelbereich 31 mit Oberflächenbereich 31a, der zweite ferroelektrische Materialeinzelbereich 32 mit Oberflächenbereich 32a sowie der Gateelektrodenbereich G mit Oberflächenbereich Ga in dieser Reihenfolge auf dem Bodenbereich 42b der Ausnehmung 42 des ursprünglichen Gates UG und den Wandbereich 42w der Ausnehmung 42 auskleidend entstehen.
  • Der erste ferroelektrische Materialbereich 31 und der zweite ferroelektrische Materialbereich 32 bilden den ferroelektrischen Materialbereich 30 und somit das Speicherelement 11 im Sinne der Erfindung.
  • Durch diesen Prozess, der in den 1 bis 8 dargestellt ist, entsteht also eine MFFIS-Struktur, also eine Struktur mit der Abfolge Metall-Ferroelektrikum-Ferroelektrikum-Isolator-Halbleiter (Semiconductor) von oben nach unten. Das Speicherelement 11 besteht bei der in 8 gezeigten Ausführungsform für die dort fertiggestellte Halbleiterspeicherzelle 10 gemäß der vorliegenden Erfindung aus dem Isolator 51 und dem ersten und zweiten ferroelektrischen Materialeinzelbereichen 31 und 32, wodurch das Speicherelement 11 der erfindungsgemäßen Halbleiterspeicherzelle 10 gebildet wird.
  • Die Vorgehensweise bei der in den 9 bis 13 gezeigten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterspeicherzelle mit elektrischem Speichermechanismus ist eine andere.
  • Bei der nun zu beschreibenden Ausführungsform wird von einem z. B. unstrukturierten Halbleitersubstrat 20 mit einem Oberflächenbereich 20a ausgegangen, wie er in der 9 dargestellt ist, wobei auf diesem dann ein Oxid als Gateoxid GOX mit Oberflächenbereich GOXa, erste und zweite ferroelektrische Materialschichten 31', 32' mit Oberflächenbereichen 31a' und 32a' sowie eine Materialschicht 60 mit Oberflächenbereich 60a abgeschieden werden, und zwar für die auszubildenden ersten und zweiten ferroelektrischen Materialeinzelbereiche 31, 32 bzw. für die Gateelektrode oder Gateelektrodeneinrichtung G der auszubildenden Halbleiterspeicherzelle 10. Dabei sind Oberflächenbereiche GOXa , 31a', 32a' und 60a vorgesehen.
  • Nach dem Abscheiden der in 9 dargestellten Schichtenfolge erfolgt dann ein optionales Annealen zur Kristallisation der Materialien der ferroelektrischen Schichten 31', 32' für die auszubildenden ferroelektrischen Materialeinzelbereiche 31 bzw. 32. Der Kristallisationsanneal kann auch später erfolgen.
  • Im Übergang zu der in 10 gezeigten Zwischenstufe werden dann zunächst eine Schicht 70' mit Oberflächenbereich 70a' für eine Hardmaske 70 sowie eine Schicht 80' mit Oberflächenbereich 80a' für eine Resistmaske oder eine Fotolackmaske 80 aufgebracht.
  • Im Übergang zu der in 11 gezeigten Zwischenstufe werden dann die Schichten 70' und 80' für die Hardmaske 70 bzw. für die Fotolackmaske 80 strukturiert, und zwar durch einen entsprechenden Lithografieschritt über ein Vorstrukturieren des Resists der Schicht 80'.
  • Im Übergang zu der in 12 gezeigten Zwischenstufe findet dann das Ätzen des Gatestacks statt, wodurch der ferroelektrische Materialbereich 30 als Speicherelement 11 der erfindungsgemäß auszubildenden Halbleiterspeicherzelle 10 seinen endgültigen Aufbau erhält.
  • In der Anordnung der 12 befindet sich noch die Hardmaske 70' auf dem Oberflächenbereich Ga der nun aus der Schicht 60 strukturierten Gateelektrode G, unter welcher sich die zweiten und ersten ferroelektrischen Materialeinzelbereiche 32 bzw. 31 mit Oberflächenbereichen 31a bzw. 32a in dieser Reihenfolge zur Oberfläche GOXa des Gateoxids GOX befinden.
  • Im Übergang zu der in 13 gezeigten Zwischenstufe erfolgt dann die Implantation für die Source- und Drainbereiche S und D, so dass der der Halbleiterspeicherzelle 11 zugrunde liegende Feldeffekttransistor T und somit die erfindungsgemäße Halbleiterspeicherzelle 10 fertiggestellt sind.
  • Es folgen noch gegebenenfalls weitere Prozessierungsschritte wie das Abscheiden von Dielektrika und anschließende Kontaktierungen der Source-/Drainbereiche oder -gebiete.
  • Die 14A bis 14F zeigen in geschnittener Seitenansicht verschiedene Strukturabfolgen für die Speicherelemente 11, also für die ferroelektrischen Materialbereiche 30 verschiedener Ausführungsformen der erfindungsgemäßen Halbleiterspeicherzelle 10.
  • In der 14A ist noch einmal im Wesentlichen die Materialabfolge der Speicherelemente 11, also der ferroelektrischen Materialbereiche 30 aus den Anordnungen der 8 und 13 wiedergegeben. Diese Anordnung entspricht einer MFFIS-Abfolge, also einer Abfolge aus Metall M1, Ferroelektrikum 32, Ferroelektrikum 31, Isolator D1, Halbleiter (Semiconductor) 20 für den Gateelektrodenbereich G, den zweiten ferroelektrischen Materialeinzelbereich 32, den ersten ferroelektrischen Materialeinzelbereich 31, den Gatisolator GOX bzw. den Halbleitermaterialbereich 20.
  • Entsprechend enthalten die 14B bis 14F Abfolgen mit der Struktur MIFFIS, MFIFIS, MIFIFIS, MFMFIS bzw. MFMFMIS. Die zwischen dem Gateelektrodenbereich G und dem Halbleitermaterialbereich 20 vorgesehenen Metallstrukturen sind jeweils als Floatinggates FG1 bzw. gegebenenfalls FG2 ausgebildet.
  • Die 15 zeigt in Form eines Graphen die ferroelektrische Polarisation P eines erfindungsgemäßen Speicherelements 11 mit zwei ferroelektrischen Materialeinzelbereichen 31 und 32 als Funktion der externen Spannung. Dabei sind auch die einzelnen Bitkombinationen 00, 01, 10, 11 mit den jeweiligen Spannungsniveaus und Polarisationswerten dargestellt. Die Koerzitivspannung VC1 für das Material des ersten ferroelektrischen Materialeinzelbereichs 31 ist dabei kleiner gewählt als die Koerzitivspannung VC2 des zweiten ferroelektrischen Materialeinzelbereichs 32.
  • Für den umgekehrten Fall, dass also die Koerzitivspannung VC1 des ersten ferroelekrischen Materialeinzelbereichs 31 größer gewählt ist als die Koerzitivspannung VC2 des zweiten ferroelektrischen Materialeinzelbereichs 32 ist in der Abfolge der 16B bis 16E das Programmieren der in der 16A gezeigten Struktur für die ferroelektrische Speicherzelle 10 mit dem entsprechenden Speicherelement 11 erläutert.
  • Die 17 zeigt den Vorgang des Lesens für eine ferroelektrische Speicherzelle 10 mit einem Speicherelement 11 mit zwei ferroelektrischen Materialeinzelbereichen 31 und 32, wie sie in den 8, 13 sowie 16A dargestellt ist. Dort ist in einem Graphen der Source-Drain-Strom ISD als Funktion der Gatespannung VG in Form von Kennlinien für die verschiedenen eingegebenen Bitkombinationen 00, 01, 10 und 11 aus den 16B bis 16E dargestellt. Der Schwellenwert Vt wird je nach Gesamtpolarisationszustand der erfindungsgemäßen Speicherzelle 10 moduliert, also gemäß der jeweils vorliegenden eingeschriebenen Bitkombination. Damit ergeben sich je nach Polarisationszustand unterschiedliche Kennlinien für die Werte ISD und VG, die zu einem eindeutigen und nicht destruktiven Auslesen der Zellinformationen über ein Messen der Source-Drain-Stromstärke ISD führen können.
  • 17 demonstriert das Zuordnen und das Detektieren der Speicherinhalte bei einer 2-Bit-Zelle aus den Strom- Spannungskennlinien für den Source-Drainstrom ISD als Funktion der Gatespannung VG bei verschiedenen Zuständen der Zelle aus den 16A-16E mit den Bitkombinationen 00, 01, 10, 11.
    • 10
    erfindungsgemäße Halbeleiterspeicherzelle
    11
    Speicherelement
    20
    Halbleitermaterialbereich
    20a
    Oberflächenbereich
    30
    ferroelektrischer Materialbereich
    30a
    Oberflächenbereich
    31
    erster ferroelektrischer Materialeinzelbereich
    31a
    Oberflächenbereich
    31'
    erste ferroelektrische Materialschicht für ersten
    ferroelektrischen Materialeinzelbereich 31
    31a'
    Oberflächenbereich
    32
    zweiter ferroelektrischer Materialeinzelbereich
    32a
    Oberflächenbereich
    32'
    zweite ferroelektrische Materialschicht für zweiten
    ferroelektrischen Materialeinzelbereich 32
    32a'
    Oberflächenbereich
    40
    einbettender Dielektrikumsbereich, einbettende
    Isolationsschicht
    40a
    rückgezogener Oberfächenbereich
    40a'
    Oberfächenbereich
    50
    Materialschicht für Gateelektrode
    50a
    Oberflächenbereich
    51
    Materialschicht für Gateisolator
    51a
    Oberflächenbereich
    70
    Hardmaske
    70a
    Oberflächenbereich
    70'
    Materialschicht für Hardmaske 70
    7a'
    Oberflächenbereich
    80
    Resistmaske
    80a
    Oberflächenbereich
    80'
    Materialschicht für Resistmaske
    80a'
    Oberflächenbereich
    100
    Halbleiterspeichereinrichtung
    D
    Drainbereich, Drain
    D1
    Dielektrikumsbereich, Dielektrikumsschicht,
    Dielektrikum
    D1a
    Oberflächenbereich
    D2
    Dielektrikumsbereich, Dielektrikumsschicht
    Dielektrikum
    D2a
    Oberflächenbereich
    F
    Ferroelektrikum
    FG
    floatendes Gate, Floatinggate
    FG1
    floatendes Gate, Floatinggate
    FG2
    floatendes Gate, Floatinggate
    G
    Gateelektrodenbereich, Gateelektrode, Gate
    GOX
    Gateisolationsbereich, Gateoxid
    GOXa
    Oberflächenbereich
    I
    Isolator
    K
    Kanalbereich
    M1
    Metallisierung, Metall
    M1a
    Oberflächenbereich
    M2
    Metallisierung, Metall
    M2a
    Oberflächenbereich
    S
    Sourcebereich, Source
    T
    Feldeffekttransistor
    UG
    ursprüngliches Gate
    UGa
    Oberflächenbereich

Claims (19)

  1. Halbleiterspeicherzelle (10) mit einem ferroelektrischen Speichermechanismus, – bei welcher als Speicherelement (11) ein ferroelektrischer Materialbereich (30) zwischen dem Kanalbereich (K) und der Gateelektrodeneinrichtung (G) eines Feldeffekttransistors (T) im Bereich eines Halbleitermaterials (20) mit einem Oberflächenbereich (20a) und vom Kanalbereich (K) im Wesentlichen elektrisch isoliert ausgebildet ist und – bei welcher der ferroelektrische Materialbereich (30) mit unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet vorgesehen ist, die unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle (10) zuordenbar sind, und zwar über den jeweiligen Einfluss des remanenten ferroelektrischen Polarisationszustandes oder der remanenten ferroelektrischen Polarisation auf die elektrische Leitfähigkeit des Kanalbereichs (K) des Feldeffekttransistors (T), dadurch gekennzeichnet, – dass der ferroelektrische Materialbereich (30) mit einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche (31, 32) ausgebildet ist und – dass die unabhängigen ferroelektrischen Materialeinzelbereiche (31, 32) mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet derart vorgesehen sind, – dass die untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszustände oder Polarisationen der ferroelektrischen Materialeinzelbereiche (31, 32) unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle (10) zuordenbar sind.
  2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) ganz oder teilweise in Form eines Stapels angeordnet sind.
  3. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) und ihre Abfolge ganz oder teilweise in einer Richtung in etwa vom Kanalbereich (K) zur Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) verlaufend angeordnet sind.
  4. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) mit voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen (UC1, UC2) ausgebildet sind.
  5. Halbleiterspeicherzelle nach Anspruch 4, dadurch gekennzeichnet, dass die voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen (UC1, UC2) der ferroelektrischen Materialeinzelbereiche (31, 32) ausgebildet sind über eine Kombination von Maßnahmen aus der Gruppe von Maßnahmen, die gebildet wird von: – Ausbilden von unterschiedlichen Schichtstärken oder Schichtdicken (d31, d32) für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32), – Ausbilden von unterschiedlichen Dotierungen für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32) und – Verwenden von unterschiedlichen Materialien für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32).
  6. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ferroelektrische Materialeinzelbereiche (31, 32) voneinander, vom Kanalbereich (K) und/oder von der Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) getrennt ausgebildet sind durch jeweils mindestens ein Dielektrikum (D1, D2).
  7. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ferroelektrische Materialeinzelbereiche (31, 32) voneinander, vom Kanalbereich (K) und/oder von der Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) getrennt ausgebildet sind durch jeweils mindestens ein Metall (M1, M2), insbesondere in Form eines Floatinggates (FG), wobei aber die elektrische Isolation zum Kanalbereich (K) des Feldeffekttransistors (T) gewährleistet ist.
  8. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass der Feldeffekttransistor (T) der Halbleiterspeicherzelle (10) als planarer oder lateraler Feldeffekttransistor ausgebildet ist, – wobei im Oberflächenbereich (20a) des Halbleitermaterials (20) ein Sourcebereich (S), ein Drainbereich (D) und dazwischen ein Kanalbereich (K) ausgebildet sind und – wobei oberhalb des Kanalbereichs (K) ein Isolationsbereich (GOX) ausgebildet ist, welcher den Kanalbereich (K) und gegebenenfalls den Sourcebereich (S) und den Drainbereich (D) abdeckt.
  9. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Abfolge der ferroelektrischen Materialeinzelbereiche (31, 32) als Gatestack eines MOSFET als Feldeffekttransistor (T), als Ersatzstruktur des Gatestacks eines MOSFET oder als Ergänzungsstruktur eines Gatestacks eines MOSFET ausgebildet ist, insbesondere zwischen dem Kanalbereich (K) und der Gateelektrodeneinrichtung (G) des MOSFET.
  10. Halbleiterspeichereinrichtung (100), welche eine Mehrzahl von Halbleiterspeicherzellen (10) nach einem der Ansprüche 1 bis 9 aufweist.
  11. Verfahren zum Herstellen einer Halbleiterspeicherzelle (10) mit einem ferroelektrischen Speichermechanismus, – bei welchem als Speicherelement (11) ein ferroelektrischer Materialbereich (30) zwischen dem Kanalbereich (K) und der Gateelektrodeneinrichtung (G) eines Feldeffekttransistors (T) im Bereich eines Halbleitermaterials (20) mit einem Oberflächenbereich (20a) und vom Kanalbereich (K) im Wesentlichen elektrisch isoliert ausgebildet wird und – bei welchem der ferroelektrische Materialbereich (30) mit unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet vorgesehen wird, die unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle (10) zuordenbar sind, und zwar über den jeweiligen Einfluss des remanenten ferroelektrischen Polarisationszustand oder der remanenten ferroelektrischen Polarisation auf die elektrische Leitfähigkeit des Kanalbereichs (K) des Feldeffekttransistors (T), dadurch gekennzeichnet, – dass der ferroelektrische Materialbereich (30) mit einer Mehrzahl unabhängiger ferroelektrischer Materialeinzelbereiche (31, 32) ausgebildet wird, – dass die unabhängigen ferroelektrischen Materialeinzelbereiche (31, 32) mit untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszuständen oder Polarisationen ausbildbar oder ausgebildet derart vorgesehen werden, – dass die untereinander unterschiedlichen remanenten ferroelektrischen Polarisationszustände oder Polarisationen der ferroelektrischen Materialeinzelbereiche (31, 32) unterschiedlichen Speicherzuständen oder Informationszuständen der Halbleiterspeicherzelle (10) zuordenbar sind.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) ganz oder teilweise in Form eines Stapels angeordnet werden.
  13. Verfahren nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) und ihre Abfolge ganz oder teilweise in einer Richtung in etwa vom Kanalbereich (K) zur Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) verlaufend angeordnet werden.
  14. Verfahren nach einem der vorangehenden Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die ferroelektrischen Materialeinzelbereiche (31, 32) mit voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen (UC1, UC2) ausgebildet werden.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die voneinander unterschiedlichen Koerzitivfeldstärken oder Koerzitivspannungen (UC1, UC2) der ferroelektrischen Materialeinzelbereiche (31, 32) ausgebildet werden über eine Kombination von Maßnahmen aus der Gruppe von Maßnahmen, die gebildet wird von: – Ausbilden von unterschiedlichen Schichtstärken oder Schichtdicken (d31, d32) für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32), – Ausbilden von unterschiedlichen Dotierungen für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32) und – Verwenden von unterschiedlichen Materialien für unterschiedliche ferroelektrische Materialeinzelbereiche (31, 32).
  16. Verfahren nach einem der vorangehenden Ansprüche 11 bis 15, dadurch gekennzeichnet, dass ferroelektrische Materialeinzelbereiche (31, 32) voneinander, vom Kanalbereich (K) und/oder von der Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) getrennt ausgebildet werden durch jeweils mindestens ein Dielektrikum (D1, D2).
  17. Verfahren nach einem der vorangehenden Ansprüche 11 bis 16, dadurch gekennzeichnet, dass ferroelektrische Materialeinzelbereiche (31, 32) voneinander, vom Kanalbereich (K) und/oder von der Gateelektrodeneinrichtung (G) des Feldeffekttransistors (T) getrennt ausgebildet werden durch jeweils mindestens ein Metall (M1, M2), insbesondere in Form eines Floatinggates (FG), wobei aber die elektrische Isolation zum Kanalbereich (K) des Feldeffekttransistors (T) gewährleistet wird.
  18. Verfahren nach einem der vorangehenden Ansprüche 11 bis 17, dadurch gekennzeichnet, – dass der Feldeffekttransistor (T) der Halbleiterspeicherzelle (10) als planarer oder lateraler Feldeffekttransistor ausgebildet wird, – wobei im Oberflächenbereich (20a) des Halbleitermaterials (20) ein Sourcebereich (S), ein Drainbereich (D) und dazwischen ein Kanalbereich (K) ausgebildet werden und – wobei oberhalb des Kanalbereichs (K) ein Isolationsbereich (GOX) ausgebildet wird, welcher den Kanalbereich (K) und gegebenenfalls den Sourcebereich (S) und den Drainbereich (D) abdeckt.
  19. Verfahren nach einem der vorangehenden Ansprüche 11 bis 18, dadurch gekennzeichnet, dass die Abfolge der ferroelektrischen Materialeinzelbereiche (31, 32) als Gatestack eines MOSFET als Feldeffekttransistor (T), als Ersatzstruktur des Gatestacks eines MOSFET oder als Ergänzungsstruktur eines Gatestacks eines MOSFET ausgebildet werden, insbesondere zwischen dem Kanalbereich (K) und der Gateelektrodeneinrichtung (G) des MOSFET.
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