JP2001024162A

JP2001024162A - 強誘電体デバイス

Info

Publication number: JP2001024162A
Application number: JP11192667A
Authority: JP
Inventors: Takashi Otsuka; 隆大塚; Michihito Ueda; 路人上田; Kenji Iijima; 賢二飯島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-07-07
Filing date: 1999-07-07
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】強誘電体ゲートデバイスの強誘電体層の結晶
性を向上し、分極状態の保持特性を改善する。【解決手段】シリコン基板１のＬＯＣＯＳ膜２によっ
て囲まれる活性領域には、不純物拡散層４と、（Ｃｅ，
Ｚｒ）Ｏ₂（又はＣｅＯ₂）からなるバッファ絶縁層４
と、Ｂｉ₃ＴｉＮｂＯ₉からなる第２の強誘電体層５
と、Ｂｉ₄Ｔｉ₃Ｏ ₁₂からなる第１の強誘電体層６と、
ポリシリコンからなるゲート電極７とが順に積層されて
いる。一般式（Ｂｉ₂Ｏ₂）（Ａ_m-1Ｂ_mＯ_2m+1）で表
される層状ペロブスカイト型化合物において、ｍが偶数
のものはｃ軸方向においては強誘電体として機能せず、
ｍが奇数のものはｃ軸方向においても強誘電体としての
特性を有している。第１の強誘電体層６の結晶性の向上
と各強誘電体層５，６間の界面付近における電界の解消
とにより、分極状態の保持特性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を備え
た強誘電体デバイスに係り、特に分極状態の保持特性の
向上対策に関する。

【０００２】

【従来の技術】近年、電子機器の発展に伴い、半導体デ
バイスにおいて、大容量のデータを高速で扱う必要性が
増大しており、特に、高速，大容量のデータを扱うのに
適した不揮発性メモリの実現が期待されている。このよ
うな要望に沿う不揮発性メモリとして、例えば、フラッ
シュメモリや強誘電体メモリ（ＦＲＡＭ）（ＤＲＡＭの
容量絶縁膜に相当する部分を強誘電体膜によって置き換
えたもの）が既に市場に登場している。

【０００３】そして、さらに高速，大容量のデータを扱
う不揮発性メモリとして、ＭＯＳＦＥＴのゲート絶縁膜
の部分を強誘電体膜により構成した構造を有するＭＦ
（Ｉ）Ｓ−ＦＥＴ（Metal ferroelectrics (Insulator)
Semiconductor−ＦＥＴ）が提案されている。このＭＦ
（Ｉ）ＳＦＥＴは、半導体基板とゲート電極との間に強
誘電体膜の抗電界以上の電圧を印加させると残留分極が
生じることを利用したものである。すなわち、強誘電体
膜の残留分極の値の変化を利用して、ＦＥＴをノーマリ
ーオンあるいはノーマリーオフとして情報を記憶させる
ものである。ＭＦ（Ｉ）ＳＦＥＴは、上述の構造からわ
かるように、個々のメモリセルは小型化されるので大容
量に高集積化が可能で、かつ、単純なＦＥＴの構造であ
るから動作も高速な不揮発性メモリとして期待されてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、強誘電
体膜を実際に形成するに際しては、まだ未解決の問題が
多く残されている。

【０００５】例えば、ＭＦＳＦＥＴを形成する場合、シ
リコン基板上にＰＺＴ（Ｐｂ_xＺｒ _1-xＴｉＯ₃）膜の
ような強誘電体膜を形成する場合のごとく、ＰＺＴなど
の強誘電体膜中の成分がシリコンと反応するためにシリ
コンと強誘電体膜との間に良好な界面を形成できないこ
とがある。また、強誘電体材料自体が酸化物であること
が多いために、シリコン基板上に強誘電体膜を形成しよ
うとすると、シリコン基板と強誘電体膜との間に比誘電
率の低いＳｉＯ₂膜が形成されて、強誘電体膜の記憶保
持特性が悪化することも多い。

【０００６】そこで、これを回避するために、シリコン
基板と強誘電体膜との間にＣｅＯ₂などの比較的誘電率
が高く、かつシリコン基板との格子整合性も比較的良好
なバッファ層を介在させてＭＦＩＳＦＥＴとするなどの
工夫も行われているが、未だ良好な保持特性を有するデ
バイスの実現には至っていない。

【０００７】このような強誘電体デバイスの製造上生じ
る不具合の原因は、シリコン基板等の半導体基板の上
に、結晶性の良好な強誘電体膜を形成するのが困難であ
ることに帰着すると考えられる。例えば、シリコン基板
の上に直接強誘電体層をエピタキシャル成長させること
自体が困難であり、シリコン基板と強誘電体膜のＣｅＯ
₂膜を介在させた場合でも、これらの３つの層の間に格
子不整合がないわけではないので、単結晶と見なせるほ
どの強誘電体膜が得られるわけではない。

【０００８】そして、強誘電体膜の結晶性がよくないこ
とに起因して、分極状態にある強誘電体の分極量が経時
的に低減するリテンション現象や、繰り返し分極状態を
変更させたときに残留分極量が小さくなる疲労現象など
が現われて、デバイスの保持特性の劣化につながってい
る。

【０００９】本発明の目的は、層状ペロブスカイト型化
合物においては、誘電体材料を構成する分子構造の対称
性から、その成分原子の金属原子数の偶数・奇数に応じ
て誘電特性がｃ軸方向において強誘電体又は常誘電体に
変化することに着目し、この性質を利用することによ
り、残留分極の保持特性の高い強誘電体デバイスを提供
することにある。

【００１０】

【課題を解決するための手段】本発明の強誘電体デバイ
スは、２つの導体層の間に強誘電体部を介在させてなる
強誘電体デバイスであって、上記強誘電体部は、一般
式：（Ｂｉ₂Ｏ₂）（Ａ _m-1Ｂ_mＯ_2m+1）により表され
る層状ぺロブスカイト型化合物のうち，上記一般式中の
上記ｍが奇数である化合物により構成される第１の強誘
電体層と、上記第１の強誘電体層に接触して形成され、
上記層状ペロブスカイト型化合物のうち上記一般式中の
上記ｍが偶数である化合物により構成される第２の強誘
電体層とを備えている。

【００１１】これにより、上記一般式中のｍが偶数であ
る層状ペロブスカイト型化合物からなる第２の強誘電体
層はｃ軸方向において常誘電体層として機能する一方、
ｍが奇数である層状ペロブスカイト型化合物からなる第
１の強誘電体層はｃ軸方向においても強誘電体として機
能する。そして、第１の強誘電体層と第２の強誘電体層
とは、Ａ_m-1Ｂ_mＯ₃ペロブスカイト層をＢ₂Ｏ₂層に
より上下から挟んで構成されているので、結晶格子の基
本骨格が互いに一致している。したがって、第１の強誘
電体層と第２の強誘電体層の結晶成長軸をｃ軸に揃える
ことにより、両者の分極方向がほぼ一致するため、イオ
ン分極が安定化される。また、両者の結晶格子の基本骨
格が互いに一致しているので、両者のうちの一方の上に
他方を形成することにより、両者の界面における構造を
ほぼ連続とみなす積層構造が得られる。すなわち、第１
の強誘電体層の結晶性の乱れが極めて少なく、かつ、第
１の強誘電体層の内部に電界がほとんど生じないので、
リテンションや疲労を抑制することができる。すなわ
ち、分極状態の保持特性の高い強誘電体デバイスを得る
ことができる。

【００１２】上記２つの導体層が、半導体基板とその上
方に設けられたゲート電極とであって、上記第２の強誘
電体層が上記第１の強誘電体層と半導体基板との間に介
在している場合には、分極状態の保持特性が高いＭＦＳ
ＦＥＴとして機能する強誘電体デバイスが得られる。

【００１３】上記第２の強誘電体層と上記半導体基板と
の間に介在する常誘電体材料からなる絶縁層をさらに備
えている場合には、分極状態の保持特性が高いＭＦＩＳ
ＦＥＴとして機能する強誘電体デバイスが得られる。

【００１４】上記第２の強誘電体層が上記第１の強誘電
体層の上下に設けられている場合には、第１の強誘電体
層の結晶性がより向上するので、分極保持特性がさらに
向上する。

【００１５】上記第１の強誘電体層の格子定数と上記第
２の強誘電体層の格子定数とを互いに異ならせて、上記
第１の強誘電体層に歪みを与えることにより、第１の強
誘電体層の残留分極量を適宜調整することが可能とな
る。

【００１６】上記２つの導体層が、半導体基板と半導体
基板の相異なる領域上に設けられた第１，第２のゲート
電極とであって、上記強誘電体部が上記第１のゲート電
極と半導体基板との間に介在する第１，第２の強誘電体
部であり、上記第１及び第２の強誘電体部において、上
記第２の強誘電体層と上記第１の強誘電体層との間の格
子定数の差に起因する第１の強誘電体層の格子歪みが互
いに異なっている場合には、上記第１の強誘電体層に残
留分極を保持した状態におけるしきい値電圧が互いに異
なる２つの電界効果トランジスタを共通のチップ内に設
けることができる。

【００１７】上記強誘電体部を情報記憶部として機能さ
せることにより、強誘電体メモリとして機能する強誘電
体デバイスが得られる。

【００１８】また、上記強誘電体デバイスを、プログラ
マブル・ロジック・デバイス内の配線間に介設されるス
イッチングトランジスタとして機能させることにより、
チップ面積の小さいプログラマブル・ロジック・デバイ
スを得ることができる。

【００１９】

【発明の実施の形態】本発明の実施形態について説明す
る前に、本発明の誘電体層を構成する層状ペロブスカイ
ト型化合物（ペロブスカイト型複合酸化物ともいう）の
構造について説明する。ペロブスカイト型化合物とは、
一般にＡＢＯ₃（Ａ，Ｂはいずれも金属原子を表す）で
表される誘電体材料の一種であって、電界中ではＢ原子
（Ｔｉ，Ｔａ，Ｎｂ等）が変位することにより双極子モ
ーメントを生ぜしめ、誘電体として機能するものであ
る。また、層状ペロブスカイト型化合物とは、ｃ軸方向
において、上下２つのＢｉ₂Ｏ₂層の間に複数個のペロ
ブスカイト型構造を積層したものをいう。これらの物質
は、電界がなくなってからもＢ原子の変位が残り、双極
子モーメントが残存したままになるいわゆるイオン変位
型の強誘電体材料である。

【００２０】図１は、層状ペロブスカイト型化合物の例
を一覧表で示す図である。そして、この層状ペロブスカ
イト型化合物は、下記の一般式（１）（Ｂｉ₂Ｏ₂）
（Ａ_m-1Ｂ_mＯ_3m+1）
（１）によって表される。ただし、ｍはペロブスカイト
中におけるＢＯ₆構造の積層数（Ｂ原子の積層数）であ
る。また、一般的にＡＢＯ₃で表されるペロブスカイト
構造におけると同様に、Ａは１２配位の金属原子であ
り、Ｂは６配位の金属原子である。また、ＢｉはＡ位置
を占めることもある。

【００２１】図１に示すように、層状ペロブスカイト型
化合物のａ，ｂ軸の格子定数は、いずれもＳｉのａ，
ｂ，ｃ軸の格子定数５．４３１Åに比較的近いので、こ
れを利用して、（１００）シリコン基板（＜１００＞方
向が主面に垂直であるシリコン基板）の上に、ｃ軸配向
（［００１］方向が基板面に垂直となる配向）の層状ペ
ロブスカイト型化合物をエピタキシャル成長によって形
成することが考えられる。

【００２２】まず、図１に示されるｍ＝２の誘電体材料
において、Ｂｉ₃ＴｉＮｂＯ₉は、一般式（１）におけ
るＡ原子がＢｉ、Ｂ原子が（Ｔｉ，Ｎｂ）の例であり、
ＣａＢｉ₂Ｔａ₂Ｏ₉はＡ原子がＣａ、Ｂ原子がＴａの
例である。

【００２３】図２は、Ｂｉ₃ＴｉＮｂＯ₉の単位格子の
結晶構造を示す斜視図である。同図に示すように、Ｂｉ
₃ＴｉＮｂＯ₉の単位格子は、２つのＢＯ₆構造（Ｏ₆
八面体の中心にＢｉ原子が存在する構造）をｃ軸方向に
重ねてなるペロブスカイト構造を有し、これを２つのＢ
ｉ₂Ｏ₂層で上下から挟み込んだ構造を有している。そ
して、ＡＢＯ₃で表されるペロブスカイト構造のＢサイ
トに相当する位置に（Ｔｉ，Ｎｂ）原子が配置され、ペ
ロブスカイト構造のＡサイトに相当する位置にＢｉ原子
が配置されている。ただし、図２は１２配位のＡ原子を
中心位置に配置した形で表されている。層状ペロブスカ
イト型化合物の単位格子は、ｃ軸方向において相隣接す
るもの同士の間では、ａ軸方向に半周期ずつずれるの
で、図２に示す単位格子の上下においては、２つのＢサ
イト原子（Ｔｉ原子又はＮｂ原子）を中心位置に有する
ペロブスカイト構造が現れることになる。なお、図２に
示すＢｉ₂Ｏ₂層は、上下に隣接する格子のＢｉ₂Ｏ₂
構造をも含んだ構造となっている。

【００２４】次に、図１に示されるｍ＝３の層状ペロブ
スカイト型化合物であるＢｉ₄Ｔｉ ₃Ｏ₁₂は、一般式
（１）におけるＡ原子がＢｉ、Ｂ原子がＴｉの例であ
る。

【００２５】図３は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の単位格子の結
晶構造を示す斜視図である。同図に示すように、Ｂｉ₄
Ｔｉ₃Ｏ₁₂の単位格子は、３つのＢＯ₆構造（Ｏ₆八面
体の中心にＢｉ原子が存在する構造）をｃ軸方向に重ね
てなるペロブスカイト構造を有し、これを２つのＢｉ₂
Ｏ₂層で上下から挟み込んだ構造を有している。そし
て、ペロブスカイト構造のＢサイトに相当する位置にＴ
ｉ原子が配置され、ペロブスカイト構造のＡサイトに相
当する位置にＢｉ原子が配置されている。なお、図３に
示すＢｉ₂Ｏ₂層も、上下に隣接する格子のＢｉ₂Ｏ₂
構造をも含んだ構造となっている。

【００２６】ここで、図２，図３に基づいて、一般式
（１）の意味を説明すると、層状ペロブスカイト型化合
物とは、ｍ個のＢＯ₆八面体をｃ軸方向に重ねてなるペ
ロブスカイト層を備え、このペロブスカイト層を２つの
Ｂｉ₂Ｏ₂層によって上下から挟み込んだ構造というこ
とができる。そして、ペロブスカイト層のＢサイトに相
当する位置にＴｉ，Ｔａ，Ｎｂなどの強誘電性を発現さ
せる金属原子が配置されている。

【００２７】なお、図１に示されるｍ＝４の誘電体材料
において、ＣａＢｉ₄Ｔｉ₄Ｏ₁₅はＡ原子が（Ｂｉ，Ｃ
ａ）、Ｂ原子がＴｉの例である。また、図１に示される
ｍ＝５の誘電体材料において、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈
はＡ原子が（Ｓｒ，Ｂｉ）、Ｂ原子がＴｉの例である。

【００２８】次に、層状ペロブスカイト型化合物の強誘
電性と、一般式（１）中のｍとの関係について説明す
る。

【００２９】図４は、層状ペロブスカイト型化合物のｍ
が偶数の場合の分極方向を説明するための図であり、図
５は、層状ペロブスカイト型化合物のｍが奇数の場合の
分極方向を説明するための図である。

【００３０】層状ペロブスカイト型化合物の強誘電性
は、Ｂサイトの原子（Ｔｉ，Ｔａ，Ｎｂなど）が結晶格
子内の正規の位置からずれることによって生じる双極子
モーメントによって得られる。その場合、Ｔｉ原子等の
変位による双極子モーメントのベクトルは、ａ−ｂ面
（つまりｃ軸に垂直な面）内における成分とｃ軸方向の
成分とに分けることができる。そして、Ｔｉ原子等の分
極量は、ａ−ｂ面内における成分と、ｃ軸方向の成分と
では大きな異方性を有している。たとえば、Ｂｉ₄Ｔｉ
Ｏ₃は、ｃ軸方向の成分によっては約５μＣ／ｃｍ²の
分極量で、抗電界は約５ｋＶ／ｃｍ程度であるが、ａ−
ｂ面内の成分による分極量は約３０μＣ／ｃｍ²で、抗
電界は約５０ｋＶ／ｃｍであって、大きな異方性を有し
ている。

【００３１】そして、ｍが偶数の場合には、層状ペロブ
スカイト型化合物のｃ軸方向に印加される電圧に対し、
層状ペロブスカイト型化合物はｃ軸方向については常誘
電体として機能する。これは、ペロブスカイト層が対称
性を有するために、ｍが偶数の場合には、図４に示すよ
うに、Ｂサイト原子の変位のうちｃ軸方向の変位成分に
よる双極子モーメントが互いにうち消しあうからであ
る。なお、ａ−ｂ面に平行な面内においては層状ペロブ
スカイト型化合物は強誘電体として機能する。

【００３２】一方、ｍが奇数の場合には、層状ペロブス
カイト型化合物のｃ軸方向に印加される電圧に対し、層
状ペロブスカイト型化合物は、ｃ軸方向の変位成分によ
る双極子モーメントを残すので、強誘電体として機能す
る。これは、ｍが奇数の場合には、図５に示すように、
双極子モーメントがうち消されないｃ軸方向の成分が残
るからである。

【００３３】本発明は、上述のような層状ペロブスカイ
ト型化合物の誘電特性と上記一般式（１）中のｍとの関
係を利用したものである。

【００３４】以下、本発明の実施形態における強誘電体
ゲートデバイスについて図面を参照しながら説明する。

【００３５】（第１の実施形態）図６は、本実施形態に
おける強誘電体ゲートデバイスであるＭＦＩＳＦＥＴの
構造を示す断面図である。また、図７は、本実施形態に
係るＭＦＩＳＦＥＴのゲート部分のみを抜き出して示す
部分断面図である。

【００３６】図６，図７に示すように、半導体基板であ
るシリコン基板１において、素子分離として機能するＬ
ＯＣＯＳ膜２が形成されており、ＬＯＣＯＳ膜２によっ
て囲まれる活性領域には、ソース・ドレイン領域となる
２つの不純物拡散層４が形成されている。そして、シリ
コン基板１の２つの不純物拡散層４によって挟まれる領
域（チャネル領域）の上には、（Ｃｅ，Ｚｒ）Ｏ₂（又
はＣｅＯ₂）からなるバッファ絶縁層４と、Ｂｉ₃Ｔｉ
ＮｂＯ₉からなる第２の強誘電体層５と、Ｂｉ ₄Ｔｉ₃
Ｏ₁₂からなる第１の強誘電体層６と、ポリシリコンから
なるゲート電極７とが順に積層されている。

【００３７】ここで、（Ｃｅ，Ｚｒ）Ｏ₂は、ＣｅＯ₂
のＣｅサイトの一部をＺｒによって置換した構造を有し
ており、ＣｅＯ₂と同様に蛍石型構造を有している。そ
の格子定数は、Ｚｒ無置換のＣｅＯ₂で、ａ＝５．４１
１であり、Ｃｅサイトの一部をＺｒで置換すると（つま
り、（Ｃｅ，Ｚｒ）Ｏ₂になると）、ＣｅＯ₂よりも格
子定数が小さくなる方向に変化する。また、（Ｃｅ，Ｚ
ｒ）Ｏ₂は、主面が（１００）面であるＳｉ基板の上
に、界面にＳｉＯ₂層を形成することなくエピタキシャ
ル成長させることが可能な材料である。

【００３８】なお、Ｂｉ₃ＴｉＮｂＯ₉はａ−ｂ方向に
おいては強誘電体としての特性を有しているので、本実
施形態においては、Ｂｉ₄Ｔｉ₃Ｏ₁₂膜からなる第１の
強誘電体層６とＢｉ₃ＴｉＮｂＯ₉層からなる第２の強
誘電体層５とにより、ＭＦＩＳＦＥＴのＦ層が構成され
ていることになる。

【００３９】図６に示す強誘電体ゲートデバイスの構造
は、以下の製造工程によって形成される。

【００４０】まず、シリコン基板１上に素子分離となる
ＬＯＣＯＳ膜２を形成し、ＬＯＣＯＳ膜２によって囲ま
れる活性領域の上に、バッファ絶縁層４となる（Ｃｅ，
Ｚｒ）Ｏ₂膜（又はＣｅＯ₂膜）を形成する。このと
き、シリコン基板２をふっ酸によって洗浄してから、シ
リコンが露出している面を水素ターミネーション処理し
た後、基板温度を９００℃程度に保持しながら、（Ｃ
ｅ，Ｚｒ）Ｏ₂膜（又はＣｅＯ₂膜）をＥＢ蒸着法によ
って形成する。この（Ｃｅ，Ｚｒ）Ｏ₂膜（又はＣｅＯ
₂膜）は、シリコン単結晶と格子定数が近く、シリコン
基板の（１００）面上にエピタキシャル成長が可能であ
る。その場合、ＣｅＯ₂膜を形成した場合には、ＣｅＯ
₂膜とシリコン基板との間の界面にＳｉＯ₂が形成され
るおそれがあるが、（Ｃｅ，Ｚｒ）Ｏ₂膜を形成した場
合には、（Ｃｅ，Ｚｒ）Ｏ₂膜とシリコン基板との間の
界面にＳｉＯ₂膜が形成されるおそれがない。

【００４１】次に、（Ｃｅ，Ｚｒ）Ｏ₂膜の上に、第２
の強誘電体層５となるＢｉ₃ＮｂＴｉＯ₉膜を、スパッ
タリング法により形成する。その際、基板温度を約６０
０℃とし、スパッタガスとしてＡｒとＯ₂の混合ガスを
用い、Ｏ₂の分圧を２５％とし、スパッタ圧力を５ｍＴ
ｏｒｒとして、ＲＦマグネトロンスパッタリング法を用
いる。

【００４２】次に、Ｂｉ₃ＮｂＴｉＯ₉膜の上に、第１
の強誘電体層６となるＢｉ₄Ｔｉ₃Ｏ₁₂膜をスパッタリ
ング法により形成する。その際、基板温度を約６００℃
とし、Ｂｉ₃ＮｂＴｉＯ₉膜を形成する際の条件とほぼ
同じ条件を採用している。

【００４３】ただし、Ｂｉ₃ＮｂＴｉＯ₉膜及びＢｉ₄
Ｔｉ₃Ｏ₁₂膜は、分子線エピタキシャル法により形成す
ることもできる。その場合は、スパッタリング法に比べ
て配向性及び結晶性がさらに向上する。

【００４４】その後、Ｂｉ₄Ｔｉ₃Ｏ₁₂膜の上に、ゲー
ト電極７となるポリシリコン膜を汎用されている方法に
よって堆積する。そして、ポリシリコン膜の上にフォト
リソグラフィー法によるゲート電極形成用レジストマス
クを形成し、これを用いて、ポリシリコン膜，Ｂｉ₄Ｔ
ｉ₃Ｏ₁₂膜，Ｂｉ₃ＮｂＴｉＯ₉膜及び（Ｃｅ，Ｚｒ）
Ｏ₂膜を順次パターニングして、ゲート電極７，第１の
強誘電体層６，第２の強誘電体層５及びバッファ絶縁層
４を形成する。

【００４５】さらに、ゲート電極７をマスクとして、シ
リコン基板１内にキャリア用不純物（ｎチャネル型ＦＥ
Ｔの場合にはＡｓ（砒素）又はＰ（リン），ｐチャネル
型ＦＥＴの場合にはＢ（ボロン）又はＢＦ₂（フッ化ボ
ロン））のイオン注入を行ない、ソース・ドレイン領域
となる不純物拡散層３を、ゲート電極７に対して自己整
合的に形成する。

【００４６】その後、基板上に、層間絶縁膜と、配線層
と、配線層−不純物拡散層（又はゲート電極）間を接続
するためのコンタクトなどとを形成するが、これらの工
程は、半導体記憶装置を形成する際の常套手段であるの
で、図面及び詳細な説明は省略する。

【００４７】本実施形態の強誘電体ゲートデバイスによ
ると、以下の効果を発揮することができる。

【００４８】図１に示すように、層状ペロブスカイト型
化合物（ペロブスカイト型複合酸化物）のａ軸及びｂ軸
の格子定数は、シリコン単結晶の（１００）面における
格子常数に近いので、層状ペロブスカイト型化合物をシ
リコン基板の上にエピタキシャル成長することができれ
ば、強誘電体層をゲート酸化膜として用いた低電圧で駆
動が可能な強誘電体メモリ素子が得られるはずである。

【００４９】しかしながら、強誘電体ゲートデバイスの
ごとく、厚みが数１０ｎｍ〜数１００ｎｍという薄い強
誘電体層を用いる場合には、強誘電体層の疲労やリテン
ション特性などの特性の劣化を招くおそれがある。その
原因は、以下のように考えられる。

【００５０】一般的に、酸化物強誘電体は、良好な結晶
性を有していれば良好な強誘電特性を有している。とこ
ろが、強誘電体薄膜を半導体基板や絶縁層、あるいは電
極の上に成長させると、強誘電体薄膜と下地の半導体基
板との間の格子定数の差に起因する格子不整合により、
強誘電体薄膜内における半導体基板との間の界面付近の
領域では、結晶構造が乱れた状態になると考えられる。
このことは、強誘電体薄膜の厚みが薄くなると、強誘電
体薄膜の分極量や比誘電率が低下することからも推察さ
れる。

【００５１】また、このような結晶が乱れた状態では、
欠陥などに起因する空間電荷や、局所的に生じる反電界
によって、いったん生じた分極が経時的に劣化していく
という保持特性の劣化（リテンション）も生じると考え
られる。

【００５２】このようなリテンションや、疲労特性を改
善するためには、理想的な（格子が完全整合した）エピ
タキシャル成長による強誘電体層の形成が有効であると
考えられるが、完全に格子整合する系は存在しないのが
現状である。

【００５３】また、強誘電体薄膜中における分極に伴う
イオンの変位はいっそう格子の歪みをもたらすので、強
誘電体薄膜の下地層や、強誘電体薄膜と下地層との間の
界面は乱れた状態になると考えられる。

【００５４】すなわち、本実施形態の第２の強誘電体層
５が存在しない場合には、図１５に示すように、例えば
絶縁層（ＭＦＩＳＦＥＴのＩ層）として機能する（Ｃ
ｅ，Ｚｒ）Ｏ₂膜（又はＣｅＯ₂膜）の上に、強誘電体
層（ＭＦＩＳＦＥＴのＦ層）として機能するＢｉ₄Ｔｉ
₃Ｏ₁₂膜を積層してＭＦＩＳＦＥＴを構成することにな
る。その場合、強誘電体層と絶縁層との間の界面におい
て、（Ｃｅ，Ｚｒ）Ｏ₂膜（又はＣｅＯ₂膜）などのイ
オン変位型でない物質では電界に平行に分極が生じるの
に対し、層状ペロブスカイト型化合物では電界に対して
斜めに交差する方向（電界に対する平行方向の成分と垂
直方向の成分とを有する方向）に分極が生じるので、電
界に平行な方向においては、両者の界面における分極が
不連続となる。その結果、両者の界面付近における強誘
電体層中に大きな内部電界が生じて、強誘電体層のリテ
ンションや疲労などの不具合が発生することになる。ま
た、イオン変位を伴う他の常誘電体例えばＳｒＴｉＯ₃
からなる絶縁層を設けた場合においても、強誘電体層と
絶縁層との間で分極軸が異なるために、両者の界面にお
ける面内方向の連続性は失われる。

【００５５】そこで、本実施形態においては、ゲート電
極−基板間の電圧の印加方向に一致するｃ軸方向におい
て、上記一般式（１）で表される層状ぺロブスカイト型
化合物がｍが奇数のときは強誘電体層として機能し、ｍ
が偶数のときは常誘電体層として機能することに着目
し、図７に示すように、層状ペロブスカイト型化合物の
うち式（１）中のｍが“２”であるＢｉ₃ＮｂＴｉＯ₉
膜からなる第２の強誘電体層５（ｃ軸方向においては常
誘電体層）の上に、ｍが“３”である第１の強誘電体層
６となるＢｉ₄Ｔｉ₃Ｏ₁₂膜を積層し、これを情報記憶
用の強誘電体膜としている。これにより、以下のような
効果を発揮することができる。

【００５６】この場合、第１の強誘電体層６と第２の強
誘電体層５とは、共にＡ_m-1Ｂ_mＯ ₃ペロブスカイト層
をＢ₂Ｏ₂層により上下から挟んで構成されているの
で、結晶格子の基本骨格が互いに一致している。したが
って、第１の強誘電体層６と第２の強誘電体層５との結
晶成長軸をｃ軸に揃えることにより、両者の分極方向が
ほぼ一致するため、イオン分極が安定化される。また、
両者の結晶格子の基本骨格が互いに一致しているので、
第２の強誘電体層５の上に第１の強誘電体層６を形成す
ると、両者の界面における構造をほぼ連続とみなす積層
構造が得られる。すなわち、第１の強誘電体層６の結晶
性の乱れが極めて少なく、かつ、第１の強誘電体層６の
内部に電界がほとんど生じないので、リテンションや疲
労を抑制することができる。

【００５７】しかも、第１の強誘電体層６の分極のｃ軸
に平行な方向の成分は、ｃ軸に垂直な方向の成分に比べ
ると小さいので、ｃ軸方向における電圧−分極変化特性
（ヒステリシス曲線）は、図１４に示すように、横軸方
向に長く伸びた形状となる。そのために、ヒステリシス
曲線における分極が反転する部位（Ｅｃ付近）の実効誘
電率（ヒステリシス曲線の傾きに相当する）が比較的小
さい。したがって、ゲート電極７−シリコン基板１間に
電圧を印加すると、その電圧が強誘電体層６に有効に印
加され、分極反転が円滑に行なわれることになる。一
方、ＭＦＩＳＦＥＴにおいては、情報の“０”，“１”
を判定するための大きな分極量は必要でなく、例えば１
μＣ／ｃｍ²以下の残留分極量Ｐｒで十分である。よっ
て、本実施形態の強誘電体ゲートデバイスを利用して、
情報保持機能の高い半導体メモリ装置を実現することが
できる。

【００５８】特に、本実施形態のごとく、第２の強誘電
体層５とシリコン基板１との間に、バッファ絶縁層４を
設けることにより、以下の効果を発揮することができ
る。例えば、ＣｅＯ₂層からなるバッファ絶縁層４の場
合、Ｂｉ₃ＴｉＮｂＯ₉のａ軸の格子定数が５．４０６
Åで、Ｓｉのａ軸の格子定数が５．４３１Åであるのに
対し、ＣｅＯ₂のａ軸の格子定数が５．４１１Åである
ので、第２の強誘電体層５とシリコン基板１のシリコン
単結晶との格子不整合をより効果的に緩和することがで
き、疲労やリテンションなどの改善効果も向上する。

【００５９】また、強誘電体ゲートデバイスの製造上
も、両者の結晶格子の基本骨格が互いに一致しているの
で、第２の強誘電体層５の上に第１の強誘電体層６を形
成する場合に、スパッタリング法を用いてもエピタキシ
ャル成長と同等の連続成長が容易となる。ただし、分子
線エピタキシャル法などのＣＶＤ法を用いて、第１，第
２の強誘電体層６，５のエピタキシャル成長を行なうこ
とも可能である。

【００６０】さらに、層状ペロブスカイト型化合物は、
図１に示すように、金属元素の置換により多種の常，強
誘電体材料を設計できるだけでなく、結晶格子の格子定
数の制御が可能であるため、強誘電体層における歪みの
制御による強誘電体層の物性の制御も可能となる。

【００６１】例えば、本実施形態においては、第１の強
誘電体層６のａ軸の格子定数が５．４１１Åであるのに
対し、第２の強誘電体層５のａ軸の格子定数が５．４０
６Åである。つまり、第２の強誘電体層５に対して、第
１の強誘電体層６の格子定数が大きくなっていることか
ら、第１の強誘電体層６が圧縮応力を受けた状態とな
り、第１の強誘電体層６のａ軸は縮み、ｃ軸は伸びる。
その結果、第１の強誘電体層６の分極量が増大し、それ
に伴いｃ軸方向の残留分極値も増大する。逆に、第２の
強誘電体層５を構成する材料のａ軸の格子定数よりも小
さい格子定数を有する層状ペロブスカイト型化合物から
なる第１の強誘電体層６を設けることにより、ａ軸に引
っ張り応力をｃ軸方向に圧縮応力を与えて、ｃ軸方向の
残留分極値を小さくすることも可能である。

【００６２】また、図６に示す第２の強誘電体層５とバ
ッファ絶縁層４との間に、例えばポリシリコンからなる
浮遊ゲートを介在させて、ＭＦＭＩＳＦＥＴを構成する
こともできる。その場合、バッファ絶縁層４をシリコン
酸化膜により構成できるので、強誘電体層５，６におけ
る界面順位の問題を解決し、さらに各強誘電体層５，６
の結晶性を改善することも可能である。

【００６３】−変形形態− 上記第１の実施形態においては、図６に示すように、第
２の強誘電体層５とシリコン基板１との間に（Ｃｅ，Ｚ
ｒ）Ｏ₂膜（又はＣｅＯ₂膜）からなるバッファ絶縁層
４を設けたが、（Ｃｅ，Ｚｒ）Ｏ₂膜（又はＣｅＯ
₂膜）に代えて、ＳｉＯ₂膜、シリコン酸窒化膜（Ｓｉ
ＯＮ膜）、シリコン窒化膜などからなるバッファ絶縁層
を設けてもよい。

【００６４】さらに、バッファ絶縁層４を設けないで、
シリコン基板１の上に直接第２の強誘電体層５を設けて
もよい。その場合には、第１の強誘電体層６及び第２の
強誘電体層５からなるＦ層を有するＭＦＳＦＥＴとして
機能する強誘電体ゲートデバイスが得られることにな
る。

【００６５】また、図８に示すように、Ｂｉ₄Ｔｉ₃Ｏ
₁₂膜からなる第１の強誘電体層６の上下の双方に、式
（１）中のｍが偶数であるＢｉ₃ＴｉＮｂＯ₉膜からな
る第２の強誘電体層５，８を設けてもよい。この場合、
ゲート電極７とシリコン基板１との間に電圧を印加する
と、第１の強誘電体層６及び第２の強誘電体層５，８の
分極状態は、図９に示すごとくになり、電圧の印加を除
去した後には第１の強誘電体層６のみに残留分極が生じ
ることになる。ただし、図９において、第１の強誘電体
層１０及び第２の強誘電体層５，８は、単一分子層のご
とく記載されているが、これは理解を容易にするためで
あり、現実には各々複数の分子層を有している。このよ
うに、第１の強誘電体層６の上下に第２の強誘電体層
５，８を設けることにより、第１の強誘電体層６のうち
上方の第２の強誘電体層８との界面付近の領域において
も結晶性をさらに向上させることができ、リテンション
や疲労の抑制効果をより顕著に発揮することができる。

【００６６】（第２の実施形態）図１０及び図１１は、
本発明の第２の実施形態に係る２種類の強誘電体ゲート
デバイスの断面図である。これらの２種類の強誘電体ゲ
ートデバイスは、同じチップ内に設けられている。

【００６７】図１０に示すように、本実施形態の強誘電
体ゲートデバイスは、第１の実施形態の強誘電体ゲート
デバイスと同様に、シリコン基板１と、素子分離として
機能するＬＯＣＯＳ膜２と、ソース・ドレイン拡散層と
して機能する不純物拡散層３と、（Ｃｅ，Ｚｒ）Ｏ₂膜
（又はＣｅＯ₂膜）からなるバッファ絶縁層４と、Ｂｉ
₃ＴｉＮｂＯ₉膜からなる第２の強誘電体層５と、Ｂｉ
₄Ｔｉ₃Ｏ₁₂膜からなる第１の強誘電体層６と、ポリシ
リコン膜からなるゲート電極７とを備えている。

【００６８】一方、図１１に示す強誘電体ゲートデバイ
スは、バッファ絶縁層４と第１の強誘電体層６との間
に、ｍ＝２の層状ペロブスカイト型化合物の１つである
ＳｒＢｉ₂Ｎｂ₂Ｏ₉からなる第２の強誘電体層１５を
備えている。その他の部分の構造は図１０に示す強誘電
体ゲートデバイスと同様である。本実施形態の図１０及
び図１１に示す強誘電体ゲートデバイスは、いずれもＭ
ＦＩＳＦＥＴとして分類されるものであるが、バッファ
絶縁層４を設けずに、ＭＦＳＦＥＴとしてもよい。ま
た、第２の強誘電体層１５とゲート電極７との間にさら
に絶縁膜を介在させてＭＩＦＩＳＦＥＴとすることも可
能である。

【００６９】本実施形態の強誘電体ゲートデバイスの形
成方法は、上述の第１の実施形態とほぼ同様であるの
で、説明を省略する。本実施形態においても、第１の強
誘電体層６及び第２の強誘電体層５，１５は、いずれも
ｃ軸配向されている。

【００７０】例えば、図１０に示す強誘電体ゲートデバ
イスにおいては、第１の強誘電体層６のａ軸の格子定数
が５．４１１Åであるのに対し、第２の強誘電体層５の
ａ軸の格子定数が５．４０６Åである。つまり、第２の
強誘電体層５に対して、第１の強誘電体層６の格子定数
が大きくなっていることから、第１の強誘電体層６が圧
縮応力を受けた状態となり、第１の強誘電体層６のａ軸
は縮み、ｃ軸は伸びる。その結果、第１の強誘電体層６
の分極量が増大し、それに伴い残留分極値も増大する。

【００７１】一方、図１１に示す強誘電体ゲートデバイ
スにおいては、第１の強誘電体層６のａ軸の格子定数が
５．４１１Åであるのに対し、第２の強誘電体層１５の
ａ軸の格子定数が５．５００Åである。つまり、第２の
強誘電体層１５に対して第１の強誘電体層６のａ軸の格
子定数が小さくなっていることから、第１の強誘電体層
６がａ−ｂ面内で引っ張り応力を受けた状態となる。そ
の結果、第１の強誘電体層６の残留分極量は、小さくな
る。

【００７２】このように、同じチップ内に配置された２
種類の強誘電体ゲートデバイスに対し、ゲート電極７−
シリコン基板１間に同じ電圧を印加して第１の強誘電体
層６に残留分極を与えて情報を記憶させると、両者の残
留分極量が異なる。ところが、第１の強誘電体層６内の
残留分極量が異なると、シリコン基板１の主面上のコン
ダクタンスも異なるので、２種類の強誘電体ゲートデバ
イスが残留分極を有している記憶状態で、両者のしきい
値は残留分極量に応じて変化し、表面を流れる電流量も
その残留分極量により変化する。

【００７３】そのため、同一チップ内に、互いに材料が
異なる第２の強誘電体層５，１５を有する２種類のトラ
ンジスタを形成することによって、しきい値および駆動
電流量の異なる２種類のトランジスタがトランジスタの
占有面積を変更しなくても容易に形成できる。そのた
め、回路上の問題によりトランジスタのしきい値や駆動
電流量を変化させたいときにも、第２の強誘電体層５，
１５の構成材料を変えるだけで、その要求に応えること
ができる。

【００７４】なお、本実施形態においても、図１０，図
１１に示す構造において、バッファ絶縁層４を設けず
に、２種類の強誘電体ゲートデバイスをＭＦＳＦＥＴと
してもよい。

【００７５】なお、上記第１，第２の実施形態において
は、ゲート電極の下方に強誘電体膜を設けた強誘電体ゲ
ートデバイスに本発明を適用した例について説明した
が、本発明はかかる実施形態に限定されるものではな
い。例えば、スイッチングトランジスタに対して直列に
接続される記憶容量部を設けたＤＲＡＭ型のメモリデバ
イスにおいて、記憶容量部を、Ｐｔなどからなる下部電
極と、下部電極上に形成され強誘電体膜からなる容量絶
縁膜と、容量絶縁膜上に形成されＰｔなどからなる上部
電極とにより構成した強誘電体メモリ（例えば特開平６
−３４２５９７号公報参照）において、強誘電体膜をｍ
が偶数の層状ペロブスカイト型化合物とｍが奇数のペロ
ブスカイト型化合物との積層体により構成することも可
能である。

【００７６】（第３の実施形態）図１２は、本発明の第
３の実施形態に係るプログラマブル・ゲートアレイの一
部を示す回路図である。プログラマブル・ゲートアレイ
は、プログラマブル・ロジック・デバイスとも呼ばれ、
半導体デバイスのユーザがそのプログラムに応じた回路
を後から形成できるようにしたものである。回路内に
は、多数のトランジスタ等の素子を配置したロジックブ
ロック（図１２においては示されていない）と、各ロジ
ックブロックを結線し、回路を形成するための配線網と
が設けられている。配線網は、ユーザの意図する回路に
なるように配線の結線が行えるように構成されている
が、その配線の結線の手段は、ＥＥＰＲＯＭ型、ＳＲＡ
Ｍ型、アンチヒューズ型、フラッシュメモリ型に分類さ
れる。これらのメモリないし部材は、各配線間を接続状
態・非接続状態に切り換えるスイッチの役割を果たすも
のであり、不揮発性である必要がある。

【００７７】そこで、本実施形態においては、第１の配
線２１と、第２の配線２２とが交差する領域に、上記各
実施形態において説明したような構造を有する強誘電体
ゲートデバイス２３を配置し、第１の配線２１と第２の
配線２２とを強誘電体ゲートデバイス２３を介在させた
パス２４により接続している。そして、プログラムに応
じて、強誘電体ゲートデバイス２３内の情報記憶部（上
記各実施形態における第２の強誘電体層６）に分極を利
用した情報を書き込むことにより、強誘電体ゲートデバ
イス２３をオン・オフ切り換えて、第１の配線２１−第
２の配線２２間を接続状態・非接続状態に切り換えるよ
うに構成されている。

【００７８】なお、図１２においては、１つの強誘電体
ゲートデバイスしか示されていないが、実際には、配線
領域には上記各実施形態において説明したような構造を
有する強誘電体ゲートデバイスがアレイ状に配置されて
いる。

【００７９】本実施形態によると、以下のような効果を
発揮することができる。

【００８０】図１３は、従来のＳＲＡＭ型のゲートアレ
イを用いたプログラマブル・ロジック・デバイスの回路
図である。この回路においては、第１の配線１０１と、
第２の配線１０２とが交差する領域に、電界効果トラン
ジスタからなるスイッチングトランジスタ１０３を配置
し、第１の配線１０１と第２の配線１０２とをスイッチ
ングトランジスタ１０３を介在させたパス１０４により
接続している。さらに、プログラムに応じた入力信号を
受ける端子とスイッチングトランジスタ１０３との間に
ＳＲＡＭ１０５を介設している。そして、プログラムに
応じてＳＲＡＭ１０５内に情報を書き込むことにより、
スイッチングトランジスタ１０３をオン・オフ切り換え
て、第１の配線１０１−第２の配線１０２間を接続状態
・非接続状態に切り換えるように構成されている。

【００８１】ところが、このような従来のＳＲＡＭを利
用したプログラマブル・ロジック・デバイスにおいて
は、１つのＳＲＡＭに６つのトランジスタ（又は４つの
トランジスタと２つの抵抗素子）を配置する必要があ
り、配線領域の占有面積が著しく増大するという不具合
があった。

【００８２】それに対し、本実施形態においては、１つ
のトランジスタである強誘電体ゲートデバイスによって
不揮発性のスイッチ部材を構成することができるので、
プログラマブル・ロジック・デバイスにおける配線領域
の占有面積の低減を図ることができる。また、ＳＲＡＭ
をスイッチングトランジスタと入力との間に介在させる
構造に比べて、高速で情報の書き換えが可能となる利点
もある。

【００８３】

【発明の効果】本発明の強誘電体デバイスによると、２
つの導体層の間に、ｍが奇数である層状ペロブスカイト
型化合物により構成されｃ軸方向においても強誘電体と
して機能する第１の強誘電体層と、ｍが偶数である層状
ペロブスカイト型化合により構成されｃ軸方向において
は常誘電体として機能する第２の強誘電体層とを積層し
てなる強誘電体部を設けたので、結晶性の乱れが極めて
少なくかつ電界のほとんどない第１の強誘電体層によ
り、リテンションや疲労を抑制することができ、よっ
て、分極状態の保持特性の高い強誘電体デバイスを得る
ことができる。

【図面の簡単な説明】

【図１】本発明が適用される層状ペロブスカイト型化合
物の例を一覧表で示す図である。

【図２】ｍが偶数の層状ペロブスカイト型化合物の例で
あるＢｉ₃ＴｉＮｂＯ₉の単位格子の結晶構造を示す斜
視図である。

【図３】ｍが奇数の層状ペロブスカイト型化合物の例で
あるＢｉ₄Ｔｉ₃Ｏ₁₂の単位格子の結晶構造を示す斜視
図である。

【図４】層状ペロブスカイト型化合物のｍが偶数の場合
の分極方向を説明するための図である。

【図５】層状ペロブスカイト型化合物のｍが奇数の場合
の分極方向を説明するための図である。

【図６】本発明の第１の実施形態における強誘電体ゲー
トデバイスであるＭＦＩＳＦＥＴの構造を示す断面図で
ある。

【図７】第１の実施形態に係るＭＦＩＳＦＥＴのゲート
部分のみを抜き出して示す部分断面図である。

【図８】第１の実施形態の変形形態であって、第１の強
誘電体層の上下の双方に第２の強誘電体層を設けた強誘
電体ゲートデバイスの構造を示す断面図である。

【図９】図８に示す強誘電体ゲートデバイスのゲート電
極−シリコン基板間に電圧を印加したときの第１の強誘
電体層及び第２の強誘電体層の分極状態を示す模式図で
ある。

【図１０】本発明の第２の実施形態における１つの強誘
電体ゲートデバイスであるＭＦＩＳＦＥＴの構造を示す
断面図である。

【図１１】第２の実施形態における他の強誘電体ゲート
デバイスであるＭＦＩＳＦＥＴの構造を示す断面図であ
る。

【図１２】本発明の第３の実施形態に係るプログラマブ
ル・ゲートアレイの一部を示す回路図である。

【図１３】従来のＳＲＡＭ型のゲートアレイを用いたプ
ログラマブル・ロジック・デバイスの回路図である。

【図１４】本発明の強誘電体ゲートデバイス中の第１の
強誘電体層のｃ軸方向における電圧−分極変化特性（ヒ
ステリシス曲線）を示す図である。

【図１５】ｍが奇数の層状ペロブスカイト型化合物から
なる強誘電体層のみをゲート絶縁膜の上に設けた従来の
ＭＦＩＳＦＥＴのゲート部分の構造のみを模式的に示す
断面図である。

【符号の説明】

１シリコン基板２ＬＯＣＯＳ膜３不純物拡散層４バッファ絶縁層５第２の強誘電体層６第１の強誘電体層７ゲート電極８第２の強誘電体層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者飯島賢二大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F001 AA17 AD12 AF06 5F038 AC15 AC16 AV06 DF05 EZ14 EZ20 5F083 BS00 FR06 GA21 JA02 JA13 PR22

Claims

【特許請求の範囲】

【請求項１】２つの導体層の間に強誘電体部を介在さ
せてなる強誘電体デバイスであって、上記強誘電体部は、一般式：（Ｂｉ₂Ｏ₂）（Ａ_m-1Ｂ_mＯ_2m+1）により表
される層状ぺロブスカイト型化合物のうち，上記一般式
中の上記ｍが奇数である化合物により構成される第１の
強誘電体層と、上記第１の強誘電体層に接触して形成され、上記層状ペ
ロブスカイト型化合物のうち上記一般式中の上記ｍが偶
数である化合物により構成される第２の強誘電体層とを
備えている強誘電体デバイス。
【請求項２】請求項１に記載の強誘電体デバイスにお
いて、上記２つの導体層は、半導体基板とその上方に設けられ
たゲート電極とであって、上記第２の強誘電体層が上記第１の強誘電体層と半導体
基板との間に介在していることを特徴とする強誘電体デ
バイス。
【請求項３】請求項２記載の強誘電体デバイスにおい
て、上記第２の強誘電体層と上記半導体基板との間に介在す
る常誘電体材料からなる絶縁層をさらに備えていること
を特徴とする強誘電体デバイス。
【請求項４】請求項１〜３のうちいずれか１つに記載
の強誘電体デバイスにおいて、上記第２の強誘電体層は上記第１の強誘電体層の上下に
設けられていることを特徴とする強誘電体デバイス。
【請求項５】請求項１〜４のうちいずれか１つに記載
の強誘電体デバイスにおいて、上記第１の強誘電体層の格子定数と上記第２の強誘電体
層の格子定数とが互いに異なっており、上記第１の強誘
電体層に歪みが与えられていることを特徴とする強誘電
体デバイス。
【請求項６】請求項１記載の強誘電体デバイスにおい
て、上記２つの導体層は、半導体基板と半導体基板の相異な
る領域上に設けられた第１，第２のゲート電極とであっ
て、上記強誘電体部は、上記第１のゲート電極と半導体基板
との間に介在する第１，第２の強誘電体部であり、上記第１及び第２の強誘電体部において、上記第２の強
誘電体層と上記第１の強誘電体層との間の格子定数の差
に起因する第１の強誘電体層の格子歪みが互いに異なっ
ていることを特徴とする強誘電体デバイス。
【請求項７】請求項１〜６のうちいずれか１つに記載
の強誘電体デバイスにおいて、上記強誘電体部は情報記憶部として機能しており、強誘電体メモリとして機能することを特徴とする強誘電
体デバイス。
【請求項８】請求項１〜７のうちいずれか１つに記載
の強誘電体デバイスにおいて、プログラマブル・ロジック・デバイス内の配線間に介設
されるスイッチングトランジスタとして機能することを
特徴とする強誘電体デバイス。