JP2002261249A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JP2002261249A JP2002261249A JP2001057293A JP2001057293A JP2002261249A JP 2002261249 A JP2002261249 A JP 2002261249A JP 2001057293 A JP2001057293 A JP 2001057293A JP 2001057293 A JP2001057293 A JP 2001057293A JP 2002261249 A JP2002261249 A JP 2002261249A
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- single crystal
- substrate
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 高速かつ強誘電体の疲労が少なく、面積縮小
化に適した劣化の少ない不揮発性メモリとしての半導体
記憶素子を提供すること。 【解決手段】 Ｓｉ単結晶基板１上の形成されたソース
２と、Ｓｉ単結晶基板１上の形成されたドレイン３と、
Ｓｉ単結晶基板１上に形成されたトランジスタのゲート
部分にエピタキシャル成長されたγ−Ａｌ２Ｏ３薄膜４
と、γ−Ａｌ２Ｏ ３薄膜４上に形成された強誘電体薄膜
５と、強誘電体薄膜５上に形成されたＰｔ電極６とで構
成され、Ｓｉ基板上にエピタキシャル成長されたγ−Ａ
ｌ２Ｏ３単結晶薄膜を介して、高配向強誘電体薄膜を形
成することにより、強誘電体の自発分極により直接ソー
ス−ドレイン間の電流をオン、オフすることができる。
化に適した劣化の少ない不揮発性メモリとしての半導体
記憶素子を提供すること。 【解決手段】 Ｓｉ単結晶基板１上の形成されたソース
２と、Ｓｉ単結晶基板１上の形成されたドレイン３と、
Ｓｉ単結晶基板１上に形成されたトランジスタのゲート
部分にエピタキシャル成長されたγ−Ａｌ２Ｏ３薄膜４
と、γ−Ａｌ２Ｏ ３薄膜４上に形成された強誘電体薄膜
５と、強誘電体薄膜５上に形成されたＰｔ電極６とで構
成され、Ｓｉ基板上にエピタキシャル成長されたγ−Ａ
ｌ２Ｏ３単結晶薄膜を介して、高配向強誘電体薄膜を形
成することにより、強誘電体の自発分極により直接ソー
ス−ドレイン間の電流をオン、オフすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、より詳細には、トランジスタのゲートに強誘電体
を用いてソース−ドレイン間電流を直接制御することが
できる不揮発性メモリに係るものである。
関し、より詳細には、トランジスタのゲートに強誘電体
を用いてソース−ドレイン間電流を直接制御することが
できる不揮発性メモリに係るものである。
【０００２】
【従来の技術】半導体記憶素子には、電源を投入してい
る間のみ情報を記憶することができる揮発性メモリと、
電源を断たれた状態においても情報を記憶することがで
きる不揮発性メモリとがある。揮発性メモリとしては、
ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）などがあり、不揮発
性メモリとしてはＰＲＯＭ（Programmable Read Only M
emory）、ＥＰＲＯＭ（Erasable Programmable Read On
ly Memory）、ＥＥＰＲＯＭ（Electrically Erasable a
nd Programmable Read Only Memory）などがある。
る間のみ情報を記憶することができる揮発性メモリと、
電源を断たれた状態においても情報を記憶することがで
きる不揮発性メモリとがある。揮発性メモリとしては、
ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory）などがあり、不揮発
性メモリとしてはＰＲＯＭ（Programmable Read Only M
emory）、ＥＰＲＯＭ（Erasable Programmable Read On
ly Memory）、ＥＥＰＲＯＭ（Electrically Erasable a
nd Programmable Read Only Memory）などがある。
【０００３】これらの不揮発性メモリの中でもＥＰＲＯ
Ｍ、ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭで、コントロールゲートとチャ
ネルとの間にフローティングゲートを有するＭＯＳ−Ｆ
ＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとるもの
が一般的である。ＥＰＲＯＭは、紫外線を照射すること
によりフローティングゲート内のキャリアを放出させて
消去動作をさせ、コントロールゲートとドレインの間に
高電圧を加えた際に生じるホットエレクトロンがフロー
ティングゲート内に残留することを利用して、書き込み
動作をさせる。ＥＥＰＲＯＭでは、紫外線を照射するこ
となく消去動作をさせることができる。
Ｍ、ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭで、コントロールゲートとチャ
ネルとの間にフローティングゲートを有するＭＯＳ−Ｆ
ＥＴ（ＭＯＳ型電界効果トランジスタ）構造をとるもの
が一般的である。ＥＰＲＯＭは、紫外線を照射すること
によりフローティングゲート内のキャリアを放出させて
消去動作をさせ、コントロールゲートとドレインの間に
高電圧を加えた際に生じるホットエレクトロンがフロー
ティングゲート内に残留することを利用して、書き込み
動作をさせる。ＥＥＰＲＯＭでは、紫外線を照射するこ
となく消去動作をさせることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たフローティングゲート型のＭＯＳ−ＦＥＴは、書き込
みや消去動作には、msec.オーダの時間と１０7 V/cmオ
ーダの高電界を必要とする。このため、ＥＥＰＲＯＭで
は、通常のＤＲＡＭのように同一サイクルでの書き込み
や消去動作を実現することができず、また、電圧の高い
電源も必要となる。
たフローティングゲート型のＭＯＳ−ＦＥＴは、書き込
みや消去動作には、msec.オーダの時間と１０7 V/cmオ
ーダの高電界を必要とする。このため、ＥＥＰＲＯＭで
は、通常のＤＲＡＭのように同一サイクルでの書き込み
や消去動作を実現することができず、また、電圧の高い
電源も必要となる。
【０００５】また、最近開発が進められているＦＲＡＭ
（Ferroelectric Random Access Memory）の多くは、Ｄ
ＲＡＭのキャパシタを強誘電体キャパシタに置き換えた
構造をとっている（例えば、特開平２−１１３４９６号
公報参照）。
（Ferroelectric Random Access Memory）の多くは、Ｄ
ＲＡＭのキャパシタを強誘電体キャパシタに置き換えた
構造をとっている（例えば、特開平２−１１３４９６号
公報参照）。
【０００６】これは、強誘電体キャバシタへパルス印加
することにより、強誘電体が反転分極する際に発生する
電荷量を強誘電体キャパシタからなる参照用キャパシタ
の電荷量と比較する動作をするため、書き込み時だけで
なく、消去や読み出し動作いずれもが強誘電体の分極反
転を伴い、強誘電体の疲労が激しい。また、トランジス
タとキャパシタを別々に設ける必要があり、面積縮小化
に不利となる。特に強誘電体としてＰＺＴ（ＰｂＺｒｘ
Ｔｉ１−ｘＯ３）が一般的に使用されるが、この場合Ｐ
ｂ原子がシリコン中に拡散し、素子の劣化を引き起こす
ことも知られている。
することにより、強誘電体が反転分極する際に発生する
電荷量を強誘電体キャパシタからなる参照用キャパシタ
の電荷量と比較する動作をするため、書き込み時だけで
なく、消去や読み出し動作いずれもが強誘電体の分極反
転を伴い、強誘電体の疲労が激しい。また、トランジス
タとキャパシタを別々に設ける必要があり、面積縮小化
に不利となる。特に強誘電体としてＰＺＴ（ＰｂＺｒｘ
Ｔｉ１−ｘＯ３）が一般的に使用されるが、この場合Ｐ
ｂ原子がシリコン中に拡散し、素子の劣化を引き起こす
ことも知られている。
【０００７】また、強誘電体の残留分極を用いて、直接
ＭＯＳ−ＦＥＴのゲートを制御するシングルトランジス
タ型強誘電体メモリ素子も提案されている。これは単一
のメモリ素子の面積をＤＲＡＭ以下に小さくできるこ
と、書き込みや読み出し動作を極めて高速に出来ること
などの優れた特徴を持っているが、上述したＦＲＡＭと
同様に、強誘電体とシリコンとのヘテロ界面の制御が困
難という本質的な問題を抱えている。
ＭＯＳ−ＦＥＴのゲートを制御するシングルトランジス
タ型強誘電体メモリ素子も提案されている。これは単一
のメモリ素子の面積をＤＲＡＭ以下に小さくできるこ
と、書き込みや読み出し動作を極めて高速に出来ること
などの優れた特徴を持っているが、上述したＦＲＡＭと
同様に、強誘電体とシリコンとのヘテロ界面の制御が困
難という本質的な問題を抱えている。
【０００８】これらの問題を解決するために、シリコン
と強誘電体の間にバッファ層を形成するＭＦＩＳ（Meta
l／Ferroelectric／Insulator／Semiconductor）構造や
ＭＦＭＩＳ（Metal／Ferroelectric／Metal／Insulator
／Semiconductor）構造も提案されている。これは、強
誘電体と半導体層の間にＣｅＯ２などのバッファ層を形
成し、界面の改質を図ると同時に、強誘電体中からＰｂ
原子などの半導体中への拡散を防ごうとするものである
（例えば、特開平６−９７４５２号公報参照）。
と強誘電体の間にバッファ層を形成するＭＦＩＳ（Meta
l／Ferroelectric／Insulator／Semiconductor）構造や
ＭＦＭＩＳ（Metal／Ferroelectric／Metal／Insulator
／Semiconductor）構造も提案されている。これは、強
誘電体と半導体層の間にＣｅＯ２などのバッファ層を形
成し、界面の改質を図ると同時に、強誘電体中からＰｂ
原子などの半導体中への拡散を防ごうとするものである
（例えば、特開平６−９７４５２号公報参照）。
【０００９】しかしながら、例えば、Ｐｂ原子の拡散を
完全に防ぐためにはバッファ層の膜厚を厚くせざるを得
ず、その結果、バッファ層部分のキャパシタンスが小さ
くなる。また、ＣｅＯ２などを成長する過程において、
Ｓｉとの界面に誘電率の小さいＳｉＯ２が生成するた
め、さらに全体のキャパシタンスを低下させる。これら
に理由により、ゲートにかけた電圧の大部分がバッファ
層側にかかるようになり、強誘電体を反転させるために
非常に大きな電圧をかける必要が出てくるといった欠点
が指摘されている。また、これはバッファ層へ大きな電
圧をかけながら動作させることになり、劣化も招きやす
いことも懸念される。
完全に防ぐためにはバッファ層の膜厚を厚くせざるを得
ず、その結果、バッファ層部分のキャパシタンスが小さ
くなる。また、ＣｅＯ２などを成長する過程において、
Ｓｉとの界面に誘電率の小さいＳｉＯ２が生成するた
め、さらに全体のキャパシタンスを低下させる。これら
に理由により、ゲートにかけた電圧の大部分がバッファ
層側にかかるようになり、強誘電体を反転させるために
非常に大きな電圧をかける必要が出てくるといった欠点
が指摘されている。また、これはバッファ層へ大きな電
圧をかけながら動作させることになり、劣化も招きやす
いことも懸念される。
【００１０】また、強誘電体材料と半導体基板との間
に、基板上にエピタキシャル成長された複数の絶縁材料
（Ｙ２Ｏ３、ＣａＦ２、ＢａＦ２、ＴａＯ３、Ｓｉ
Ｏ２、Ｓｉ ３Ｎ４）を有する電子部品であって、この電
子部品が、構造的または機能的にみてＦＲＡＭであるこ
とが、例えば、国際公開第９１／１３４６５パンフレッ
トに開示されている。しかしながら、ここに記載されて
いるＣａＦ２、ＢａＦ２の弗化物は、ミスマッチは小さ
いものの、酸化物でなく弗化物であるため、強誘電体薄
膜の形成時、あるいはその後の熱処理において、膜中の
弗素が強誘電体薄膜中に拡散して強誘電体性を劣化させ
るという問題がある。
に、基板上にエピタキシャル成長された複数の絶縁材料
（Ｙ２Ｏ３、ＣａＦ２、ＢａＦ２、ＴａＯ３、Ｓｉ
Ｏ２、Ｓｉ ３Ｎ４）を有する電子部品であって、この電
子部品が、構造的または機能的にみてＦＲＡＭであるこ
とが、例えば、国際公開第９１／１３４６５パンフレッ
トに開示されている。しかしながら、ここに記載されて
いるＣａＦ２、ＢａＦ２の弗化物は、ミスマッチは小さ
いものの、酸化物でなく弗化物であるため、強誘電体薄
膜の形成時、あるいはその後の熱処理において、膜中の
弗素が強誘電体薄膜中に拡散して強誘電体性を劣化させ
るという問題がある。
【００１１】さらに、強誘電体を用いた電気的に書き換
え可能な不揮発性メモリに関するもので、シリコン半導
体基板とＰＺＴ強誘電体材料との間に、両方に格子整合
の良いＭｇＡｌ２Ｏ４をバッファ層としてエピタキシャ
ル法で形成することが、例えば、特開平２−２３２９７
４号公報に開示されている。
え可能な不揮発性メモリに関するもので、シリコン半導
体基板とＰＺＴ強誘電体材料との間に、両方に格子整合
の良いＭｇＡｌ２Ｏ４をバッファ層としてエピタキシャ
ル法で形成することが、例えば、特開平２−２３２９７
４号公報に開示されている。
【００１２】しかしながら、ここにはＦＲＡＭデバイス
や類似のデバイスにおいて、シリコン基板などの半導体
基板上にエピタキシャル成長させたり、エピタキシャル
成長させる絶縁物についての記載はあるものの、製造温
度が高くプロセス上問題があり、また、半導体との界面
準位が小さいという条件を満足していないので、ＭＯＳ
構造として求められる動作をすることができないという
問題があり、良質な強誘電体薄膜を得るという点では依
然として解決されない課題を残している。
や類似のデバイスにおいて、シリコン基板などの半導体
基板上にエピタキシャル成長させたり、エピタキシャル
成長させる絶縁物についての記載はあるものの、製造温
度が高くプロセス上問題があり、また、半導体との界面
準位が小さいという条件を満足していないので、ＭＯＳ
構造として求められる動作をすることができないという
問題があり、良質な強誘電体薄膜を得るという点では依
然として解決されない課題を残している。
【００１３】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、高速かつ強誘電体
の疲労が少なく、面積縮小化に適した劣化の少ない不揮
発性メモリとしての半導体記憶素子を提供することにあ
る。
たもので、その目的とするところは、高速かつ強誘電体
の疲労が少なく、面積縮小化に適した劣化の少ない不揮
発性メモリとしての半導体記憶素子を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、半導体
単結晶基板上に形成されたトランジスタのゲート部分
に、エピタキシャル成長させたにγ−Ａｌ２Ｏ３単結晶
薄膜を設けるとともに、該γ−Ａｌ２Ｏ３単結晶薄膜上
に高配向の強誘電体薄膜を順次積層してなることを特徴
とするものである。
的を達成するために、請求項１に記載の発明は、半導体
単結晶基板上に形成されたトランジスタのゲート部分
に、エピタキシャル成長させたにγ−Ａｌ２Ｏ３単結晶
薄膜を設けるとともに、該γ−Ａｌ２Ｏ３単結晶薄膜上
に高配向の強誘電体薄膜を順次積層してなることを特徴
とするものである。
【００１５】また、請求項２に記載の発明は、請求項１
に記載の発明において、前記半導体単結晶基板として、
Ｓｉ単結晶基板を用いたことを特徴とするものである。
に記載の発明において、前記半導体単結晶基板として、
Ｓｉ単結晶基板を用いたことを特徴とするものである。
【００１６】また、請求項３に記載の発明は、請求項１
又は２に記載の発明において、前記Ｓｉ単結晶基板の表
面が（１００）面であることを特徴とするものである。
又は２に記載の発明において、前記Ｓｉ単結晶基板の表
面が（１００）面であることを特徴とするものである。
【００１７】また、請求項４に記載の発明は、請求項
１，２又は３に記載の発明において、前記強誘電体薄膜
は、γ−Ａｌ２Ｏ３単結晶薄膜と格子ミスマッチが３．
５％以下であることを特徴とするものである。
１，２又は３に記載の発明において、前記強誘電体薄膜
は、γ−Ａｌ２Ｏ３単結晶薄膜と格子ミスマッチが３．
５％以下であることを特徴とするものである。
【００１８】また、請求項５に記載の発明は、請求項
１，２又は３に記載の発明において、前記強誘電体薄膜
として、ＢａＭｇＦ４、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉ
Ｏ３、ＢａｘＳｒ１−ｘＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ
９、ＰｂＴｉＯ3、ＰｂＺｒｘＴｉ１−ｘＯ３、Ｐｂｙ
Ｌａ１−ｙＺｒｘＴｉ１−ｘＯ３のうちいずれかの薄膜
を用いることを特徴とするものである。
１，２又は３に記載の発明において、前記強誘電体薄膜
として、ＢａＭｇＦ４、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉ
Ｏ３、ＢａｘＳｒ１−ｘＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ
９、ＰｂＴｉＯ3、ＰｂＺｒｘＴｉ１−ｘＯ３、Ｐｂｙ
Ｌａ１−ｙＺｒｘＴｉ１−ｘＯ３のうちいずれかの薄膜
を用いることを特徴とするものである。
【００１９】ここで、請求項１に記載の発明にあって
は、半導体単結晶基板上に形成されたトランジスタにお
けるゲート部分とは、半導体単結晶基板上に不純物拡散
によって形成されたソースおよびドレインの間を流れる
電流をオン、オフすることを目的とした、電解効果型ト
ランジスタのゲート電極のことである。
は、半導体単結晶基板上に形成されたトランジスタにお
けるゲート部分とは、半導体単結晶基板上に不純物拡散
によって形成されたソースおよびドレインの間を流れる
電流をオン、オフすることを目的とした、電解効果型ト
ランジスタのゲート電極のことである。
【００２０】また、この基板表面面内においてγ−Ａｌ
２Ｏ３の単結晶薄膜がエピタキシャル成長することは、
たとえばＲＨＥＥＤ（高速反射電子回折法）による回折
像を観察することによって確認することができる。ま
た、さらにその上に高配向の強誘電体薄膜を順次積層す
るということは、γ−Ａｌ２Ｏ３単結晶薄膜の上にγ−
Ａｌ２Ｏ３単結晶薄膜表面に対して垂直方向に結晶方向
の異方性を強く積層させることをいう。
２Ｏ３の単結晶薄膜がエピタキシャル成長することは、
たとえばＲＨＥＥＤ（高速反射電子回折法）による回折
像を観察することによって確認することができる。ま
た、さらにその上に高配向の強誘電体薄膜を順次積層す
るということは、γ−Ａｌ２Ｏ３単結晶薄膜の上にγ−
Ａｌ２Ｏ３単結晶薄膜表面に対して垂直方向に結晶方向
の異方性を強く積層させることをいう。
【００２１】本発明になる構造を用いて半導体記憶素子
を作製した場合、ゲート電極を用いて強誘電体の自発分
極を反転させることによって、ソース−ドレイン間電流
をオン、オフすることができる。このとき強誘電体の自
発分極を反転させるためには、基板−ゲート間、もしく
はドレイン−ゲート間、もしくはソース−ゲート間に電
圧を印加する必要がある。強誘電体の自発分極の反転速
度は極めて速く、ＤＲＡＭ並みの書き換え、消去の動作
速度を得ることができる。また、トランジスタのほかに
キャパシタを設ける必要がないので、面積縮小化に有利
となる。半導体単結晶基板と強誘電体薄膜との間に設け
るγ−Ａｌ２Ｏ３薄膜は、単結晶基板と強誘電体薄膜と
が相互拡散して強誘電体が劣化するのを防ぐためのバッ
ファ層として不可欠である。
を作製した場合、ゲート電極を用いて強誘電体の自発分
極を反転させることによって、ソース−ドレイン間電流
をオン、オフすることができる。このとき強誘電体の自
発分極を反転させるためには、基板−ゲート間、もしく
はドレイン−ゲート間、もしくはソース−ゲート間に電
圧を印加する必要がある。強誘電体の自発分極の反転速
度は極めて速く、ＤＲＡＭ並みの書き換え、消去の動作
速度を得ることができる。また、トランジスタのほかに
キャパシタを設ける必要がないので、面積縮小化に有利
となる。半導体単結晶基板と強誘電体薄膜との間に設け
るγ−Ａｌ２Ｏ３薄膜は、単結晶基板と強誘電体薄膜と
が相互拡散して強誘電体が劣化するのを防ぐためのバッ
ファ層として不可欠である。
【００２２】また、請求項２に記載の発明にあっては、
半導体単結晶基板として、Ｓｉ単結晶基板を使用する。
Ｓｉ単結晶基板を用いた場合、単結晶γ−Ａｌ２Ｏ３が
極薄膜で成長できること、また、Ｓｉ基板との界面に誘
電率の低いＳｉＯ２などが生成しないことなどが確かめ
られているが（例えば、MATERIALS RESEARCH SOCIETYSY
MPOSIUM PROCEEDINGS 1996 VOL 401,page(s) 39-44な
ど）、これらの結果、強誘電体記憶素子として動作させ
る場合に、バッファ層に分配される電圧が小さくなり、
強誘電体を分極反転させるのが容易になる。
半導体単結晶基板として、Ｓｉ単結晶基板を使用する。
Ｓｉ単結晶基板を用いた場合、単結晶γ−Ａｌ２Ｏ３が
極薄膜で成長できること、また、Ｓｉ基板との界面に誘
電率の低いＳｉＯ２などが生成しないことなどが確かめ
られているが（例えば、MATERIALS RESEARCH SOCIETYSY
MPOSIUM PROCEEDINGS 1996 VOL 401,page(s) 39-44な
ど）、これらの結果、強誘電体記憶素子として動作させ
る場合に、バッファ層に分配される電圧が小さくなり、
強誘電体を分極反転させるのが容易になる。
【００２３】また、請求項３に記載の発明にあっては、
Ｓｉ単結晶基板の表面が（１００）面であるが、この場
合、γ−Ａｌ２Ｏ３を成長した場合の原子配列は、図１
に示すように、実効的な格子ミスマッチは２．４％と小
さく、γ−Ａｌ２Ｏ３（１００）面を表面としてエピタ
キシャル成長をすることがわかった。この場合、Ｓｉと
の界面準位も１．７×１０１１ｃｍ−２と少なく、ＭＯ
Ｓ−ＦＥＴのゲート電極としても十分使用可能であるた
め（Applied Physics Letters Vol.52(1988)1326）、さ
らに好ましい。
Ｓｉ単結晶基板の表面が（１００）面であるが、この場
合、γ−Ａｌ２Ｏ３を成長した場合の原子配列は、図１
に示すように、実効的な格子ミスマッチは２．４％と小
さく、γ−Ａｌ２Ｏ３（１００）面を表面としてエピタ
キシャル成長をすることがわかった。この場合、Ｓｉと
の界面準位も１．７×１０１１ｃｍ−２と少なく、ＭＯ
Ｓ−ＦＥＴのゲート電極としても十分使用可能であるた
め（Applied Physics Letters Vol.52(1988)1326）、さ
らに好ましい。
【００２４】また、請求項４，５に記載の発明にあって
は、前記強誘電体薄膜は、γ−Ａｌ ２Ｏ３単結晶薄膜と
格子ミスマッチが３．５％以下であることを特徴とする
ものである。一般に、ペロブスカイト型化合物をＳｉ単
結晶基板上に成長させる場合、界面にＳｉＯ２が生成す
るなどして成長を阻害するため、単結晶や単一の配向膜
を得るのは困難である。しかしながら、、γ−Ａｌ２Ｏ
３は高温でも非常に安定であるために、これをバッファ
層として用いた場合、エピタキシャル成長を容易に実現
でき、強誘電体性を発現させることができる。
は、前記強誘電体薄膜は、γ−Ａｌ ２Ｏ３単結晶薄膜と
格子ミスマッチが３．５％以下であることを特徴とする
ものである。一般に、ペロブスカイト型化合物をＳｉ単
結晶基板上に成長させる場合、界面にＳｉＯ２が生成す
るなどして成長を阻害するため、単結晶や単一の配向膜
を得るのは困難である。しかしながら、、γ−Ａｌ２Ｏ
３は高温でも非常に安定であるために、これをバッファ
層として用いた場合、エピタキシャル成長を容易に実現
でき、強誘電体性を発現させることができる。
【００２５】また、強誘電体薄膜として、ＢａＭｇ
Ｆ４、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉＯ ３、ＢａｘＳｒ
１−ｘＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＰｂＴｉ
Ｏ３、ＰＺＴ、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ
１−ｘＯ３）のいずれかの薄膜を用いるが、例えば、Ｐ
ＺＴとγ−Ａｌ２Ｏ３との格子ミスマッチは１．８９％
と小さく、大きくてもＢｉ４Ｔｉ３Ｏ１２の３．０７％
で、これらの強誘電体はγ−Ａｌ２Ｏ３単結晶薄膜上で
配向膜を形成する。
Ｆ４、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＴｉＯ ３、ＢａｘＳｒ
１−ｘＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＰｂＴｉ
Ｏ３、ＰＺＴ、ＰＬＺＴ（ＰｂｙＬａ１−ｙＺｒｘＴｉ
１−ｘＯ３）のいずれかの薄膜を用いるが、例えば、Ｐ
ＺＴとγ−Ａｌ２Ｏ３との格子ミスマッチは１．８９％
と小さく、大きくてもＢｉ４Ｔｉ３Ｏ１２の３．０７％
で、これらの強誘電体はγ−Ａｌ２Ｏ３単結晶薄膜上で
配向膜を形成する。
【００２６】これらの構造的特徴により、強誘電体薄膜
の自発分極を反転させ、直接ソース−ドレイン間の電流
をオン、オフすることができ、不揮発性メモリとしての
作用をさせることができる。
の自発分極を反転させ、直接ソース−ドレイン間の電流
をオン、オフすることができ、不揮発性メモリとしての
作用をさせることができる。
【００２７】強誘電体薄膜をトランジスタのゲート部分
に配する強誘電体メモリに関して、強誘電体酸化物と半
導体との相互拡散を防ぐためにはバッファ層は必須であ
る。そして、相互拡散を防ぐだけではなく、バッファ層
としては以下の特性も求められる。
に配する強誘電体メモリに関して、強誘電体酸化物と半
導体との相互拡散を防ぐためにはバッファ層は必須であ
る。そして、相互拡散を防ぐだけではなく、バッファ層
としては以下の特性も求められる。
【００２８】１）半導体層及びその半導体層上に成長す
る強誘電体層と格子マッチングがよいこと（単結晶又は
配向性の高い強誘電体が成長して誘電分極が大きくな
る）。 ２）できるだけ誘電率が大きいこと（強誘電体と直列に
配置するため、バッファ層の誘電率が小さいとバッファ
層部分の容量が小さくなり、ゲートに電圧をかけた場合
に、効率よく誘電体を分極させることが出来ない）。 ３）上述した２）が不十分な場合には、出来るだけ薄膜
で成長できること。 ４）バッファ層の成長中において、半導体との界面にＳ
ｉＯ2などが形成されないこと（ＳｉＯ2も誘電率が小さ
いため、形成されると誘電分極に不利になる）。 ５）半導体との界面準位が小さいこと。 ６）絶縁耐圧が大きいこと（絶縁破壊により電荷が注入
されることを防ぐためであり、また、長期安定性を持た
せるためにも必要である）。
る強誘電体層と格子マッチングがよいこと（単結晶又は
配向性の高い強誘電体が成長して誘電分極が大きくな
る）。 ２）できるだけ誘電率が大きいこと（強誘電体と直列に
配置するため、バッファ層の誘電率が小さいとバッファ
層部分の容量が小さくなり、ゲートに電圧をかけた場合
に、効率よく誘電体を分極させることが出来ない）。 ３）上述した２）が不十分な場合には、出来るだけ薄膜
で成長できること。 ４）バッファ層の成長中において、半導体との界面にＳ
ｉＯ2などが形成されないこと（ＳｉＯ2も誘電率が小さ
いため、形成されると誘電分極に不利になる）。 ５）半導体との界面準位が小さいこと。 ６）絶縁耐圧が大きいこと（絶縁破壊により電荷が注入
されることを防ぐためであり、また、長期安定性を持た
せるためにも必要である）。
【００２９】上述した１）〜６）の全ての条件を満足さ
せるバッファ層は、現実にはまだ存在していない。
せるバッファ層は、現実にはまだ存在していない。
【００３０】上述した特開平２−２３２９７４号公報に
記載のものは、ＭｇＡｌ2Ｏ4を薄膜で積層することによ
ってＰＺＴのＣ軸配向を得ようとしているが、バッファ
層として、実施例のように３μｍの厚い薄膜で成長する
と、上述した３）の条件を満足せず好ましくない。また
ＭｇＡｌ2Ｏ4の成長には、通常１０００〜１２００℃の
高い温度を必要とするため、半導体中の不純物の拡散や
線膨張係数の違いによるクラックの発生などの問題もあ
る。また、半導体との界面準位が小さいという条件を満
足したいないため、ＭＯＳ構造として求められる動作を
することができない。
記載のものは、ＭｇＡｌ2Ｏ4を薄膜で積層することによ
ってＰＺＴのＣ軸配向を得ようとしているが、バッファ
層として、実施例のように３μｍの厚い薄膜で成長する
と、上述した３）の条件を満足せず好ましくない。また
ＭｇＡｌ2Ｏ4の成長には、通常１０００〜１２００℃の
高い温度を必要とするため、半導体中の不純物の拡散や
線膨張係数の違いによるクラックの発生などの問題もあ
る。また、半導体との界面準位が小さいという条件を満
足したいないため、ＭＯＳ構造として求められる動作を
することができない。
【００３１】本発明で用いているγ−Ａｌ2Ｏ3をバッフ
ァ層とした構造では、上記２）以外の条件は全て満足し
ていることが実験的に確かめられている。特に、１０ｎ
ｍの極薄膜でも界面にＳｉＯ2などを作ることなくγ−
Ａｌ2Ｏ3が形成されるので、実質的にバッファ層部分に
かかる電圧を小さくできるという特徴を有している。そ
のため、ほぼ理想的なバッファ層を提供することができ
る。
ァ層とした構造では、上記２）以外の条件は全て満足し
ていることが実験的に確かめられている。特に、１０ｎ
ｍの極薄膜でも界面にＳｉＯ2などを作ることなくγ−
Ａｌ2Ｏ3が形成されるので、実質的にバッファ層部分に
かかる電圧を小さくできるという特徴を有している。そ
のため、ほぼ理想的なバッファ層を提供することができ
る。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図２は、本発明の一実施例にお
ける半導体記憶素子の基本構造を断面形状より示した図
で、図中符号１はＳｉ単結晶基板で、２はＳｉ単結晶基
板１上の形成されたソース、３はＳｉ単結晶基板１上の
形成されたドレイン、４はＳｉ単結晶基板１上に形成さ
れたトランジスタのゲート部分にエピタキシャル成長さ
れたγ−Ａｌ２Ｏ３薄膜、５はγ−Ａｌ２Ｏ３薄膜４上
に形成された強誘電体薄膜、６は強誘電体薄膜５上に形
成されたＰｔ電極である。
施例について説明する。図２は、本発明の一実施例にお
ける半導体記憶素子の基本構造を断面形状より示した図
で、図中符号１はＳｉ単結晶基板で、２はＳｉ単結晶基
板１上の形成されたソース、３はＳｉ単結晶基板１上の
形成されたドレイン、４はＳｉ単結晶基板１上に形成さ
れたトランジスタのゲート部分にエピタキシャル成長さ
れたγ−Ａｌ２Ｏ３薄膜、５はγ−Ａｌ２Ｏ３薄膜４上
に形成された強誘電体薄膜、６は強誘電体薄膜５上に形
成されたＰｔ電極である。
【００３３】まず、基板として、抵抗率２Ωcmのｐ型Ｓ
ｉ（１００）単結晶基板を用い、この基板をＵＨＶ−Ｃ
ＶＤ（Ultra High vacuum Chemical Vapor depositio
n）装置に導入し、１×１０−５Ｐａの真空中におい
て、約９００℃に加熱した。ここにアルミ原料としてト
リメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）中
でバブリングしたＮ２を、酸素原料としてＯ２を導入
し、約１００オングストロームのγ−Ａｌ２Ｏ３を成長
した。
ｉ（１００）単結晶基板を用い、この基板をＵＨＶ−Ｃ
ＶＤ（Ultra High vacuum Chemical Vapor depositio
n）装置に導入し、１×１０−５Ｐａの真空中におい
て、約９００℃に加熱した。ここにアルミ原料としてト
リメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）中
でバブリングしたＮ２を、酸素原料としてＯ２を導入
し、約１００オングストロームのγ−Ａｌ２Ｏ３を成長
した。
【００３４】このγ−Ａｌ２Ｏ３薄膜をＲＨＥＥＤによ
り表面観察した結果を、図３（ａ）に示す。γ−Ａｌ２
Ｏ３がエピタキシャル成長していることを示す明瞭なパ
ターンが観察できた。
り表面観察した結果を、図３（ａ）に示す。γ−Ａｌ２
Ｏ３がエピタキシャル成長していることを示す明瞭なパ
ターンが観察できた。
【００３５】次に、γ−Ａｌ２Ｏ３（１００）／Ｓｉ
（１００）上に、ＰＺＴ薄膜をゾル−ゲル法にて成膜し
た。これは、Ｚｒ：Ｔｉの原子組成比が５２：４８にな
るように調整したＰＺＴ溶液を、γ−Ａｌ２Ｏ３／Ｓｉ
基板上にスピンオン塗布し、４５０℃にて５分間の仮焼
成した後、６５０℃にて３０分間の本焼成するプロセス
を３回繰り返すことによって得た。この薄膜を、Ｘ線回
折装置を用いて分析を行ったところ、ＰＺＴ（１００）
面に強く配向していることが確認できた（図４）。通
常、単結晶でない基板上へは、ＰＺＴ（１１０）面が強
く配向した構造となるが、本実施例の場合は、強誘電性
を強く示すＣ軸方位の成長が可能であることが大きな特
徴である。
（１００）上に、ＰＺＴ薄膜をゾル−ゲル法にて成膜し
た。これは、Ｚｒ：Ｔｉの原子組成比が５２：４８にな
るように調整したＰＺＴ溶液を、γ−Ａｌ２Ｏ３／Ｓｉ
基板上にスピンオン塗布し、４５０℃にて５分間の仮焼
成した後、６５０℃にて３０分間の本焼成するプロセス
を３回繰り返すことによって得た。この薄膜を、Ｘ線回
折装置を用いて分析を行ったところ、ＰＺＴ（１００）
面に強く配向していることが確認できた（図４）。通
常、単結晶でない基板上へは、ＰＺＴ（１１０）面が強
く配向した構造となるが、本実施例の場合は、強誘電性
を強く示すＣ軸方位の成長が可能であることが大きな特
徴である。
【００３６】また、この断面および表面をそれぞれＳＥ
Ｍ（走査型電子顕微鏡）、光学顕微鏡で観察した結果
を、図５（ａ）、（ｃ）に示す。成膜後のＰＺＴの表面
にはクラックなどは観察されず、誘電体として良好な膜
が形成されていることが確認された。
Ｍ（走査型電子顕微鏡）、光学顕微鏡で観察した結果
を、図５（ａ）、（ｃ）に示す。成膜後のＰＺＴの表面
にはクラックなどは観察されず、誘電体として良好な膜
が形成されていることが確認された。
【００３７】また、作製した膜の表面からＡｒイオンを
照射してスパッタリングを行いながらＡＥＳ（オージェ
電子分光）測定を行ったところ、Ｓｉ基板中からＰｂの
ピークは観察されず、Ｐｂの拡散が防止できていること
がわかった。
照射してスパッタリングを行いながらＡＥＳ（オージェ
電子分光）測定を行ったところ、Ｓｉ基板中からＰｂの
ピークは観察されず、Ｐｂの拡散が防止できていること
がわかった。
【００３８】さらに、このＰＺＴ／γ−Ａｌ２Ｏ３／Ｓ
ｉ（１００）表面にＰｔ電極を電子ビーム蒸着法により
形成し、この電極を用いてＣ−Ｖ特性の測定を行ったと
ころ、強誘電体の自発分極による２．６Ｖのメモリーウ
ィンドウが観察された（図６）。これにより、十分に強
誘電体ＰＺＴの自発分極により、Ｓｉトランジスタのソ
ース−ドレイン間電流をオン、オフすることができる。
ｉ（１００）表面にＰｔ電極を電子ビーム蒸着法により
形成し、この電極を用いてＣ−Ｖ特性の測定を行ったと
ころ、強誘電体の自発分極による２．６Ｖのメモリーウ
ィンドウが観察された（図６）。これにより、十分に強
誘電体ＰＺＴの自発分極により、Ｓｉトランジスタのソ
ース−ドレイン間電流をオン、オフすることができる。
【００３９】［比較例１］実施例と同じｐ型Ｓｉ（１０
０）単結晶基板を用い、酸化炉内で１０００℃に加熱
し、Ｏ２を流しながら３０分間の加熱を行ない、５００
オングストロームの熱酸化膜を形成した。次に、実施例
１と同様の方法にて、ＰＺＴ薄膜を成膜した。この表面
を光学顕微鏡で観察した結果、図５（ｂ）のように、Ｐ
ＺＴの表面に多数のクラックが発生しているのが確認さ
れた。
０）単結晶基板を用い、酸化炉内で１０００℃に加熱
し、Ｏ２を流しながら３０分間の加熱を行ない、５００
オングストロームの熱酸化膜を形成した。次に、実施例
１と同様の方法にて、ＰＺＴ薄膜を成膜した。この表面
を光学顕微鏡で観察した結果、図５（ｂ）のように、Ｐ
ＺＴの表面に多数のクラックが発生しているのが確認さ
れた。
【００４０】さらに、このＰＺＴ／ＳｉＯ２／Ｓｉ（１
００）表面にＰｔ電極を電子ビーム蒸着法により形成
し、この電極を用いてＣ−Ｖ特性の測定を行ったが、十
分な絶縁性が得られず、記憶素子として機能しなかっ
た。
００）表面にＰｔ電極を電子ビーム蒸着法により形成
し、この電極を用いてＣ−Ｖ特性の測定を行ったが、十
分な絶縁性が得られず、記憶素子として機能しなかっ
た。
【００４１】
【発明の効果】以上説明したように本発明によれば、半
導体単結晶基板上に形成されたトランジスタのゲート部
分に、エピタキシャル成長されたγ−Ａｌ２Ｏ３単結晶
薄膜を設けるとともに、γ−Ａｌ２Ｏ３単結晶薄膜上に
高配向の強誘電体薄膜を順次積層してなるようにしたの
で、Ｓｉ基板上にエピタキシャル成長させたにγ−Ａｌ
２Ｏ３単結晶薄膜を介して、高配向強誘電体薄膜を形成
することにより、強誘電体の自発分極により直接ソース
−ドレイン間の電流をオン、オフすることができる。こ
のため、現在研究が進められているＦＲＡＭに比較し
て、読みだし動作では自発分極の反転を伴わないため、
強誘電体の膜疲労が極めて少なく、また、トランジスタ
以外の領域にキャパシタを設ける必要がないため、面積
縮小化に適した不揮発性メモリを提供できる。
導体単結晶基板上に形成されたトランジスタのゲート部
分に、エピタキシャル成長されたγ−Ａｌ２Ｏ３単結晶
薄膜を設けるとともに、γ−Ａｌ２Ｏ３単結晶薄膜上に
高配向の強誘電体薄膜を順次積層してなるようにしたの
で、Ｓｉ基板上にエピタキシャル成長させたにγ−Ａｌ
２Ｏ３単結晶薄膜を介して、高配向強誘電体薄膜を形成
することにより、強誘電体の自発分極により直接ソース
−ドレイン間の電流をオン、オフすることができる。こ
のため、現在研究が進められているＦＲＡＭに比較し
て、読みだし動作では自発分極の反転を伴わないため、
強誘電体の膜疲労が極めて少なく、また、トランジスタ
以外の領域にキャパシタを設ける必要がないため、面積
縮小化に適した不揮発性メモリを提供できる。
【００４２】さらに、従来のＥＥＰＲＯＭに比較して、
ホットエレクトロンをフローティングゲートに注入する
必要がなく、より低電圧での駆動が可能となる。また、
配向性Ｐｔ電極を用いることによって実現されているＭ
ＦＭＩＳ構造のＦＥＴに比べて構造が簡単なＭＦＩＳ−
ＦＥＴ構造の実現が可能である。また、強誘電体と半導
体基板の間に原子遮蔽効果の高いγ−Ａｌ２Ｏ３を挟む
ことによって、Ｐｂイオンなどの半導体中への拡散を防
ぐことが出来、長期信頼性を向上することができる。こ
のように、多くの優位性を有した不揮発性メモリを提供
できる。
ホットエレクトロンをフローティングゲートに注入する
必要がなく、より低電圧での駆動が可能となる。また、
配向性Ｐｔ電極を用いることによって実現されているＭ
ＦＭＩＳ構造のＦＥＴに比べて構造が簡単なＭＦＩＳ−
ＦＥＴ構造の実現が可能である。また、強誘電体と半導
体基板の間に原子遮蔽効果の高いγ−Ａｌ２Ｏ３を挟む
ことによって、Ｐｂイオンなどの半導体中への拡散を防
ぐことが出来、長期信頼性を向上することができる。こ
のように、多くの優位性を有した不揮発性メモリを提供
できる。
【図１】Ｓｉ（１００）面上にγ−Ａｌ２Ｏ３成長した
ときの原子配列を示した図である。
ときの原子配列を示した図である。
【図２】本発明の一実施例における半導体記憶素子の基
本構造を断面形状より示した図である。
本構造を断面形状より示した図である。
【図３】Ｓｉ（１００）基板上にγ−Ａｌ２Ｏ３を成長
したもの、またさらにＰＺＴ膜を積層した膜の表面のそ
れぞれについてＲＨＥＥＤ観察した際の回折パターンの
写真を示した図で、（ａ）はＳｉ＜１１０＞方向から電
子線を入射した場合、（ｂ）はＰＺＴ積層後にＳｉ＜１
１０＞方向から電子線を入射した場合、（ｃ）は（ｂ）
と同様にＰＺＴを積層した後にＳｉ＜１００＞方向から
電子線を入射した場合である。
したもの、またさらにＰＺＴ膜を積層した膜の表面のそ
れぞれについてＲＨＥＥＤ観察した際の回折パターンの
写真を示した図で、（ａ）はＳｉ＜１１０＞方向から電
子線を入射した場合、（ｂ）はＰＺＴ積層後にＳｉ＜１
１０＞方向から電子線を入射した場合、（ｃ）は（ｂ）
と同様にＰＺＴを積層した後にＳｉ＜１００＞方向から
電子線を入射した場合である。
【図４】Ｓｉ（１００）基板上にＵＨＶ−ＣＶＤ法にて
γ−Ａｌ２Ｏ３を成長したものに、さらにＰＺＴ薄膜を
ゾル−ゲル法にて成膜し、その試料をＸ線回折装置を用
いて分析を行った結果を示す図である。
γ−Ａｌ２Ｏ３を成長したものに、さらにＰＺＴ薄膜を
ゾル−ゲル法にて成膜し、その試料をＸ線回折装置を用
いて分析を行った結果を示す図である。
【図５】Ｓｉ（１００）基板上にＵＨＶ−ＣＶＤ法にて
γ−Ａｌ２Ｏ３を成長したものに、さらにＰＺＴ薄膜を
ゾル−ゲル法にて成膜し、その試料の断面及び表面を、
それぞれ走査型電子顕微鏡（ａ）と、光学顕微鏡（ｃ）
にて観察した写真を示す図である。また（ｂ）は本発明
を用いずにＳｉ基板上にＳｉＯ２膜を形成し、さらにＰ
ＺＴ薄膜をゾル−ゲル法にて成膜した後の表面を光学顕
微鏡で観察した写真を示す図である。
γ−Ａｌ２Ｏ３を成長したものに、さらにＰＺＴ薄膜を
ゾル−ゲル法にて成膜し、その試料の断面及び表面を、
それぞれ走査型電子顕微鏡（ａ）と、光学顕微鏡（ｃ）
にて観察した写真を示す図である。また（ｂ）は本発明
を用いずにＳｉ基板上にＳｉＯ２膜を形成し、さらにＰ
ＺＴ薄膜をゾル−ゲル法にて成膜した後の表面を光学顕
微鏡で観察した写真を示す図である。
【図６】ＰＺＴ／γ−Ａｌ２Ｏ３／Ｓｉ（１００）表面
にＰｔ電極を電子ビーム蒸着法により形成し、この電極
を用いてＣ−Ｖ特性を測定した結果を示す図である。
にＰｔ電極を電子ビーム蒸着法により形成し、この電極
を用いてＣ−Ｖ特性を測定した結果を示す図である。
１ Ｓｉ単結晶基板 ２ ソース ３ ドレイン ４ γ−Ａｌ２Ｏ３薄膜 ５ 強誘電体薄膜 ６ Ｐｔ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者 赤井 大輔 愛知県豊橋市天伯町字六ツ美37−２ (72)発明者 盧 炳權 大韓民国慶尚北道星州郡星州邑 龍山２洞 1021番地 (72)発明者 森安 嘉貴 静岡県富士市鮫島２番地の１ 旭化成株式 会社内 Ｆターム(参考） 5F058 BA04 BA11 BB10 BD01 BD03 BD05 BF04 BF46 BH01 BJ01 5F083 FR06 GA09 GA21 JA01 JA02 JA06 JA13 JA14 JA15 JA17 JA38 PR21 PR23 PR33 5F101 BA47 BA62 BF03 BH02
Claims (5)
- 【請求項１】 半導体単結晶基板上に形成されたトラン
ジスタのゲート部分に、エピタキシャル成長されたγ−
Ａｌ２Ｏ３単結晶薄膜を設けるとともに、該γ−Ａｌ２
Ｏ３単結晶薄膜上に高配向の強誘電体薄膜を順次積層し
てなることを特徴とする半導体記憶素子。 - 【請求項２】 前記半導体単結晶基板として、Ｓｉ単結
晶基板を用いたことを特徴とする請求項１に記載の半導
体記憶素子。 - 【請求項３】 前記Ｓｉ単結晶基板の表面が（１００）
面であることを特徴とする請求項１又は２に記載の半導
体記憶素子。 - 【請求項４】 前記強誘電体薄膜は、γ−Ａｌ２Ｏ３単
結晶薄膜と格子ミスマッチが３．５％以下であることを
特徴とする請求項１，２又は３に記載の半導体記憶素
子。 - 【請求項５】 前記強誘電体薄膜として、ＢａＭｇ
Ｆ４、Ｂｉ４Ｔｉ３Ｏ１ ２、ＢａＴｉＯ３、ＢａｘＳｒ
１−ｘＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、ＰｂＴｉ
Ｏ3、ＰｂＺｒｘＴｉ１−ｘＯ３、ＰｂｙＬａ１−ｙＺ
ｒｘＴｉ１−ｘＯ３のうちいずれかの薄膜を用いること
を特徴とする請求項１，２又は３に記載の半導体記憶素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057293A JP2002261249A (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057293A JP2002261249A (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002261249A true JP2002261249A (ja) | 2002-09-13 |
Family
ID=18917194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001057293A Pending JP2002261249A (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002261249A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281742A (ja) * | 2003-03-17 | 2004-10-07 | Japan Science & Technology Agency | 半導体素子、半導体センサーおよび半導体記憶素子 |
| JP2006284250A (ja) * | 2005-03-31 | 2006-10-19 | Horiba Ltd | 物理現象または化学現象に係るポテンシャル測定装置 |
| WO2006132161A1 (ja) * | 2005-06-04 | 2006-12-14 | National University Corporation Toyohashi University Of Technology | 集積装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0989651A (ja) * | 1995-09-20 | 1997-04-04 | Horiba Ltd | 薄膜赤外線センサ |
| JPH10270653A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 酸化物積層構造およびその製造方法ならびに強誘電体不揮発性メモリ |
| JP2001024162A (ja) * | 1999-07-07 | 2001-01-26 | Matsushita Electric Ind Co Ltd | 強誘電体デバイス |
-
2001
- 2001-03-01 JP JP2001057293A patent/JP2002261249A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4641444B2 (ja) * | 2005-03-31 | 2011-03-02 | 株式会社堀場製作所 | 物理現象または化学現象に係るポテンシャル測定装置 |
| WO2006132161A1 (ja) * | 2005-06-04 | 2006-12-14 | National University Corporation Toyohashi University Of Technology | 集積装置 |
| JP5002815B2 (ja) * | 2005-06-04 | 2012-08-15 | 国立大学法人豊橋技術科学大学 | 集積装置とその製造方法 |
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