KR100754264B1 - 반도체 강유전체 기억 디바이스와 그 제조방법 - Google Patents

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Abstract

종래의 MFIS 트랜지스터는 데이터를 기록한 후, 길어야 1일 정도에 메모리 트랜지스터 동작으로서 데이터가 사라져 버린다는 문제를 안고 있다. 이것은 주로 버퍼층 및 강유전체의 누설 전류가 크기 때문에, 강유전체가 기억한 전기 분극을 차폐하도록 강유전체와 버퍼층의 계면부근에 전하가 축적되어 트랜지스터의 소스 드레인간의 전기전도를 강유전체의 전기 분극을 제어할 수 없게 되기 때문이다. 본원발명에서는 절연체 버퍼층 (2) 을 HfO2+u 혹은 Hf1-xAl2xO2+x+y 로 구성함으로써, 절연체 버퍼층 (2) 과 강유전체 (3) 의 양방의 누설 전류를 낮게 억제할 수 있어, 데이터 유지 시간이 실제로 충분히 긴 메모리 트랜지스터가 실현된다.
반도체 강유전체 기억 디바이스

Description

반도체 강유전체 기억 디바이스와 그 제조방법{SEMICONDUCTOR FERROELECTRIC STORAGE DEVICE AND ITS MANUFACTURING METHOD}
기술분야
본 발명은 반도체 강유전체 기억 디바이스 및 그 제조방법에 관한 것으로, 특히 게이트 절연막에 강유전체막을 포함하는 트랜지스터를 메모리셀로 하는 반도체 강유전체 기억 디바이스 및 그 제조방법에 관한 것이다.
배경기술
게이트 절연막에 강유전체를 사용한 트랜지스터는, 데이터 기억, 데이터의 판독, 기록이 단일 트랜지스터에서 수행되기 때문에, 차세대의 고집적 메모리로서 기대되고 있다. 이 트랜지스터는 강유전체의 전기 분극의 방향에 대응하여 트랜지스터의 전기전도가 제어된다. 실제로는 반도체와 강유전체의 양방의 특징을 저해하지 않도록, 그 사이에 절연체 버퍼층을 삽입한 구조가 연구되고 있다 (에컨대 특허문헌 1, 2 참조). 이 구조의 트랜지스터는 강유전체에 접하는 금속 게이트 전극을 포함하여, MFIS (Metal-Ferroelectrics-Insulator-Semiconductor) 트랜지스터로 불리고 있다.
이 MFIS 트랜지스터는 원리적으로는 (1) 전기 분극을 이용하고 있기 때문에, 전원을 끊어도 데이터가 소실되지 않고, (2) 판독동작은 트랜지스터의 소스 드레인간의 전기전도를 보는 것만으로 충분하고, 판독동작 후도 데이터의 내용은 파괴되 지 않고, (3) 데이터의 판독, 기록 속도가 DRAM 정도로 고속인 것을 특징으로 하는 것이 기대되고 있다.
그러나 종래의 MFIS 트랜지스터는 데이터를 기록한 후, 길어야 1일 정도가 지나면 메모리 트랜지스터 동작으로서 보면 데이터가 소실되어 버린다는 문제를 안고 있었다 (예컨대 비특허문헌 1, 2 참조).
[특허문헌 1]
일본 공개특허공보 2001-291841호
[특허문헌 2]
일본 공개특허공보 2002-353420호
[비특허문헌 1]
S. Migita et al., Integrated Ferroelectrics Vol.40, pp.135-143, 2001
[비특허문헌 2]
미기타 신지 외, 전자정보통신학회논문지 Vol.J85-C No.1 (2002년 1월호) pp.14-22
발명의 개요
상기 기술한 바와 같이 종래의 MFIS 트랜지스터에서는 실용화가 가능한 정도의 기간 데이터를 유지할 수 없었다. 이것은 주로, 버퍼층 및 강유전체의 누설 전류가 크기 때문에, 강유전체와 버퍼층의 계면부근에 전하가 축적되어 이 전하가 강유전체 중의 전기 분극을 차폐하고, 트랜지스터의 소스 드레인간의 전기전도를 강유전체의 전기 분극에 의해 제어할 수 없게 되기 때문이다.
또한, 강유전체에 데이터를 기록할 때에 MFIS 에 전압을 가하는 것인데, 버퍼층의 비유전율이 작으면 전압의 대부분이 버퍼층 쪽으로 가해진다는 문제도 있었다.
본원발명의 과제는 상기 기술한 종래기술의 문제점을 해결하는 것으로서, 그 목적은, 실용화가 가능한 정도의 기간 데이터를 유지할 수 있는 MFIS형 메모리 디바이스를 제공할 수 있도록 하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 의하면, 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스에 있어서, 상기 절연체 버퍼층은, 하프늄ㆍ알루미늄 산화물을 주성분으로 하는 절연막인 것을 특징으로 하는 반도체 강유전체 기억 디바이스가 제공된다.
그리고, 바람직하게는 상기 절연체 버퍼층의 하프늄 원소와 알루미늄 원소의 구성비 Hf1-X : Al2X 을 나타내는 x 의 범위가 0〈x〈0.7 이다.
또한, 보다 바람직하게는 상기 절연체 버퍼층은 질소원소를 첨가물로 함유한다.
또한, 상기 목적을 달성하기 위해, 본 발명에 의하면, 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스에서, 상기 절연체 버퍼층은, 하프늄 산화물을 주성분으로 하는 절연막이 고, 또한, 질소원소를 첨가물로 함유하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스가 제공된다.
그리고, 바람직하게는 질소원소의 함유량은 1 ×1019㎝-3 내지 1 ×1022㎝-3 의 범위에 있다.
또한, 보다 바람직하게는 상기 반도체 기판과 상기 절연체 버퍼층의 사이에, 산화막, 질화막 또는 산질화막이 삽입된다.
또한, 상기의 목적을 달성하기 위해 본 발명에 의하면, 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 하프늄ㆍ알루미늄 산화물을 주성분으로 하는 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스의 제조방법으로서, 반도체 기판 표면 처리, 절연체 버퍼층 형성, 강유전체막 형성, 게이트 전극 형성 및 열처리공정을 포함하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법이 제공된다.
그리고, 바람직하게는 상기 절연체 버퍼층 형성을, 질소 가스를 함유하는 분위기 중에서 수행한다.
또한, 상기 목적을 달성하기 위해, 본 발명에 의하면, 소스 영역과 드레인 녕역을 갖는 반도체 기판 또는 반도체 영역 상에, 하프늄 산화물을 주성분으로 하는 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스의 제조방법으로서, 반도체 표면처리, 절연체 버퍼층 형성, 강유전체막 형성, 게이트 전극 형성 및 열처리 공정을 포함하고, 상기 절연체 버퍼층 형성을, 질소 가스를 함유하는 분위기 중에서 수행하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법이 제공된다.
그리고, 바람직하게는 상기 질소 가스를 함유하는 분위기는, 질소와 산소의 몰비가 1:1∼1:10-7 의 혼합 가스 분위기이다.
또한, 보다 바람직하게는 강유전체막 형성 사이에 강유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 게이트 전극 형성 전에 어닐링로 중 또는 게이트 전극 형성 후 어닐링로 중의 어느 하나의 타이밍 및 환경에서 1 회 이상 열처리한다.
본원 발명에 의하면, 데이터의 기록과 판독을 1개의 트랜지스터 사이즈에 의해 실현할 수 있고, 게다가 기록한 데이터는 실용상 충분한 장시간 소실되는 일이 없다. 그리고, 판독 후도 데이터의 내용은 파괴되지 않는다. 본원 발명에 관련되는 디바이스는, 광범위한 용도의 반도체 메모리, 나아가서는 반도체 논리회로 중의 안정된 일시 기억 디바이스 등, 다양한 회로 중에 사용할 수 있다.
도면의 간단한 설명
도 1 은 본원 발명에 관련되는 트랜지스터의 개관설명도이다.
도 2 는 제 1 실시예의 게이트 전압과 드레인 전류의 관계도이다.
도 3 은 제 1 실시예에 의한 트랜지스터에서의 드레인 전류의 경시변화도이다.
도 4 는 제 2 실시예의 게이트 전압과 드레인 전류의 관계도이다.
도 5 는 제 2 실시예에 의한 트랜지스터에서의 드레인 전류의 경시변화도이다.
도 6 은 제 1 실시예의 소인 (掃引) 게이트 전압과 메모리 윈도우폭의 관계를 나타내는 도면이다.
도 7 은 제 1 실시예의 게이트 전압과 게이트 누설 전류의 관계를 나타내는 도면이다.
도 8 은 제 1 실시예의 개서 반복 회수와 드레인 전류의 관계를 나타내는 도면이다.
도 9 는 제 1 실시예의 게이트 전압 펄스폭과 드레인 전류의 관계를 나타내는 도면이다.
도 10 은 제 2 실시예의 게이트 전압과 게이트 누설 전류의 관계를 나타내는 도면이다.
도 11 은 제 1∼제 7 실시예에 의한 Hf1-xAl2xO2+x+y 의 조성 x 와 메모리 윈도우폭의 관계를 나타내는 도면이다.
도 12 는 제 5 실시예에 의한 트랜지스터에서의 드레인 전류의 경시변화도이다.
도 13 은 제 1, 제 8 실시예에 의한 산소 몰비 (대 질소) 와 메모리 윈도우폭의 관계를 나타내는 도면이다.
도 14 는 제 9 실시예에 의한 트랜지스터에서의 드레인 전류의 경시변화도이다.
도 15 는 제 10 실시예에 의한 트랜지스터에서의 드레인 전류의 경시변화도이다.
발명을 실시하기 위한 최선의 형태
도 1 은 본원발명에 관련되는 반도체 강유전체 기억 디바이스의 개관도이다. 본원발명에 관련되는 디바이스는, 먼저 반도체 기판 (1) 을 준비한다. 여기에서, 반도체 기판 (1) 은, 규소이거나 게르마늄이거나 규소와 게르마늄의 혼정 (混晶) 이거나, 혹은 SiC 나 GaAs 이어도 상관없고, 그 종류를 한정하지 않는다. 또한, 반도체 기판 대신에 SOI (silicon on insulator) 기판을 사용하여도 된다.
반도체 기판 (1) 의 하나의 면에 절연체 버퍼층 (2) 의 면 (2a) 을 접속한다. 절연체 버퍼층 (2) 으로서 하프늄을 구성원소로 하는 산화물 HfO2+u 혹은 하프늄과 알루미늄을 구성원소로 하는 산화물 Hf1-xAl2xO2+x+y 을 형성한다. x 의 범위는 열적 안정성, 화학적 안정성의 강화를 위해, 또한, 큰 비유전율을 갖기 위해 0〈x〈0.7 이면 특히 바람직하다. y 의 범위는, 양호한 절연성을 나타내는 점에서 -0.2〈y〈0.2 이면 특히 바람직하다. 또한, u 의 범위도 양호한 절연성을 나타내는 점에서 -0.2〈u〈0.2 이면 특히 바람직하다. HfO2+u 와 Hf1-xAl2xO2+x+y 의 두께 (t) 는 데이터 기록 즉 전기 분극 상태의 결정을 위한 인가전압의 절대값을 작게 하기 위해, 4㎚〈t〈40㎚ 의 범위에 있으면 특히 바람직하다.
절연체 버퍼층 (2) 의 다른 일방의 면 (2b) 에 강유전체막 (3) 의 면 (3a) 을 접속한다. 강유전체의 종류를 한정하는 것은 아니지만, 대표적인 것으로서 SrBi2Ta2O9, SrBi2(Ta1-z Nbz)2O9, Bi4Ti3O12, Bi4-zLazTi3O12, PbZr1-zTizO3, YMnO3 이 있다. 강유전체막의 두께 (d) 는 데이터 기록 즉, 전기 분극 상태의 결정을 위한 인가전압의 절대값을 작게 하기 위해, 20㎚〈d〈600㎚ 의 범위에 있으면 특히 바람직하다.
강유전체막 (3) 의 다른 일방의 면 (3b) 에 게이트 전극 (4) 을 접속한다. 게이트 전극 (4) 은, 도전성이 양호한 재료이면 Au 나 Pt 와 같은 금속이거나, TiN 이나 TaN 과 같은 질화물이거나 IrO2 나 RuO2 와 같은 산화물이거나 어느 것이어도 상관없다. 또한, Pt/TiN/Ti, IrO2/Ir 등의 적층막이어도 된다.
반도체 기판 (1) 은 소스 영역 (5) 과 드레인 영역 (6) 을 갖는다. 소스 영역 (5) 과 드레인 영역 (6) 이 n 형이면, 소스 영역 (5) 과 드레인 영역 (6) 을 제외한 영역 (7) 은 p형으로 된다. 반도체 기판 (1) 중의 소스 영역 (5) 과 드레인 영역 (6) 이 p 형이면, 소스 영역 (5) 과 드레인 영역 (6) 을 제외하는 영역 (7) 은 n 형으로 된다.
[작용]
데이터를 기억하는 근원은, 강유전체막 (3) 의 전기 분극이고, 강유전성을 발현하기 위해서는, 박막형성시 혹은 그 후의 열처리공정에서 온도를 올려 강유전체막 (3) 을 결정 상태로 할 필요가 있다. 이 결정화온도는, 통상 650℃∼950℃ 이다. 일반적으로 이 온도가 높은 것이 결정성이 양호하고, 강유전성도 양호하다. 결정화 공정의 시간은 전형적으로는 1시간이다. 규소 중의 소스 영역과 드레인 영역을 형성하기 위해서는, 불순물의 활성화를 위해 낮아도 1050℃ 정도의 단시간 (전형적으로는 30초) 의 열처리가 필요하다. 절연체 버퍼층 (2) 은, 이 강유전체막 (3) 의 결정화를 위한 고온공정을 반드시 거치게 된다. 표준적인 제작 프로세스에서는 소스 영역과 드레인 영역을 형성하기 위한 열처리공정도 거치게 된다. 따라서 종래에는 절연체 버퍼층 (2) 도 열처리 공정에서 결정화되어, 결정립 (結晶粒) 과 결정립 사이의 입계를 지나 누설 전류가 흘렀다. 이 실시형태의 HfO2+u 혹은 Hf1-xAl2xO2+x+y 에서는 상기 강유전체 결정화의 열공정에서도 상기 불순물 활성화의 열공정에서도 절연체 버퍼층 (2) 은 결정화하지 않고, 어몰퍼스 상태를 유지하고 있다. 따라서 절연체 버퍼층 (2) 의 누설 전류를 낮게 억제할 수 있다. 어몰퍼스 상태의 절연체 버퍼층 (2) 의 표면은, 결정화된 그것에 비교하여 평탄하다. 어몰퍼스 상태의 절연체 버퍼층 (2) 의 표면으로부터는 강유전체막 (3) 의 결정성장을 위한 종 (種) 결정이 생기기 어렵고, 강유전체막 (3) 의 결정립이 작고, 박막은 치밀하게 되어, 강유전체막 (3) 의 누설전류도 낮게 억제할 수 있다. 한편, 절연체 버퍼층 (2) 이 결정화되어 버리면 결정립과 입계에 의해 표면의 요철이 증가한다. 이 결정립에는 강유전체막 (3) 의 종결정이 생기기 용이하고 강유전체막 (3) 의 결정립이 커져 강유전체막 (3) 의 누설 전류도 커진다. 이와 같이 HfO2+u 혹은 Hf1-xAl2xO2+x+y 로 절연체 버퍼층 (2) 을 구성하면, 절연체 버퍼층 (2) 과 강유전체막 (3) 의 양방의 누설 전류를 낮게 억제할 수 있어, 데이터 유지시간이 매우 충분히 긴 메모리 트랜지스터가 실현된다. Hf1-xAl2xO2+x+y 는 열처리 공정에 대해 어몰퍼스 상태를 유지하는 온도가 HfO2+u 보다 더욱 높아지므로, 결정화 온도가 높은 강유전체를 강유전체막 (3) 에 사용할 때에 특히 바람직하다.
[제조방법]
다음에 제조방법에 대해 서술한다. 말할 필요도 없이, 본 발명의 제조방법은 이하의 방법에 한정되는 것은 아니다.
절연체 버퍼층 (2) 의 형성법은, 박막의 형성법이면 어느 것이어도 상관없고 물리적 기상성장법에서는 펄스레이저 퇴적법 (레이저 어플레이션법이라고도함), 스퍼터링법, 증착법 등이 유효하고, 화학성장법에서는 MOCVD (metal organic chemical vapor deposition) 법, MOD (metal organic decomposition : 유기금속분해) 법, 졸겔법 등이 있다.
강유전체막 (3) 및 게이트 전극 (4) 형성법도, 박막의 형성법이면 어느 것이어도 되고 물리적 기상성장법으로 펄스레이저 퇴적법, 스퍼터링법, 증착법 등이 유효하고, 화학성장법은 MOCVD법, MOD법, 졸겔법 등이 있다.
여기에서 반도체 기판 (1) 으로서 Si 를 사용하여, 절연체 버퍼층 (2) 과 강유전체막 (3) 의 형성법으로서 펄스 레이저 퇴적법을 사용한 제조방법의 예를 서술한다.
1. Si 표면처리
표준적인 표면세정법으로 Si 표면을 세정한 후, 묽은 플루오르화 수소산 혹은 완충 플루오르화 수소산으로 표면의 잔류산화층을 제거한다. 또한, 고의로 1 내지 수 분자층 정도의 산화막, 질화막, 산질화막의 형성 등의 표면처리를 할 수도 있다.
2. 절연체 버퍼층 (2) 의 형성
펄스 레이저 퇴적법으로 형성한다. SiO2 와 같은 작은 유전률을 갖는 산화층의 형성을 억제하기 위해 형성 중 Si 의 온도는 저온 (실온∼550℃) 의 조건화에 둔다. 절연체 버퍼층 (2) 이 하프늄과 알루미늄을 구성원소로 하는 산화물인 경우는, 타겟 조성은 Hf1-xAl2xO2+x+y 로 한다. 혹은 HfO2+u 와 Al2O3 를 사용할 수도 있다. 이 경우, 양 타겟을 동시에 증발 (스퍼터) 시킬 수도 있지만, 양 타겟을 교대로 1 내지 복수회씩 증발시켜, 열처리에 의해 Hf1-xAl2xO2+x+y 를 합성하도록 할 수도 있다. HfO2+u 와 Al2O3 를 교대로 퇴적할 수 있어, HfO2+u 를 먼저 퇴적하는 것이 특히 바람직하다. 절연 버퍼층 (2) 이 하프늄을 구성원소로 하는 산화물인 경우는, 타겟 조성은 HfO2+u 로 한다. 절연체 버퍼층 (2) 은 산화물이므로, 형성 중에 산소 가스를 도입한다. Si 와 절연체 버퍼층 (2) 의 계면에 대한 저유전률 산화층의 형성을 억제하고 작게 하기 위해 산소 가스에 질소 가스를 혼합하면 특히 바람직하다. 질소는 절연체 버퍼층 (2) 중의 구조결함을 저감시켜, 누설 전류를 작게 하는 것에도 도움이 된다. 산소와 질소의 혼합 가스를 사용하는 경우, 혼합 몰비는 N:O=1:1∼1:10-7 이다. 또한, Hf1-xAl2xO2+x+y 와 HfO2+u 의 타겟 자체가 산소를 함유하고, Hf 원자와 Al 원자는 산화물을 용이하게 형성하므로, 절연체 버퍼층 (2) 형성중에는 질소 가스만 도입해도 된다. 그 경우, 혼합 몰비는 질소 가스 중에 함유되는 잔류 산소량에 의해 결정된다. 전형적으로는 잔류 산소에 의한 혼합 몰비는 N:O=1:10-5∼1:10-7 이지만, 산소 가스의 질소 가스에 대한 몰비는 그것보다 작아도 된다.
질소 가스를 함유하는 분위기 중에서 막형성함으로써 절연체 버퍼층에는 질소원소가 첨가물로서 첨가되게 된다. 이에 의해 상기 효과가 초래된다. 질소원소의 함유량은 1 ×1019㎝-3 내지 1 ×1022㎝-3 의 범위로 하는 것이 바람직하다. 그 범위는 5 ×1019㎝-3 내지 5 ×1021㎝-3 으로 하는 것이 특히 바람직하다.
3. 강유전체막 (3) 의 형성
펄스레이저 퇴적법으로 형성한다. 상기 절연체 버퍼층 (2) 의 형성과 동일 박막형성을 위한 진공 용기에 반도체 기판 (1) 인 Si 를 두고 용기에서 Si 를 꺼내지 않고 연속하여 펄스 레이저 퇴적법으로 절연체 버퍼층 (2) 과 강유전체막 (3) 을 형성하면, 절연체 버퍼층 (2) 과 강유전체막 (3) 의 계면이 청정하게 유지되어 전기특성도 우수하므로 특히 바람직하다. 강유전체막 (3) 형성 중에는 산소 가스를 도입한다.
4. 게이트 전극의 형성
Pt 를 예로 들면, 전자 빔 가열의 증착법 혹은 스퍼터링법, 펄스 레이저 퇴적법으로 Pt 게이트 전극을 형성한다.
5. 열처리 공정
강유전체막 (3) 의 결정화를 위한 열처리를 실시한다. 열처리의 타이밍은 이하의 4 종의 케이스가 있는데, 이들 중 하나 이상의 케이스를 수행한다.
(1) 상기 공정 3 의 박막 형성 중의 열처리. (2) 공정 3 의 박막형성 후에 박막형성을 위한 진공 용기 내에서의 열처리. (3) 공정 3 의 박막형성공정 4 의 전에 어닐링로에서의 열처리. (4) 공정 4 의 후에 어닐링로에서의 열처리.
강유전체막 (3) 이 SrBi2Ta2O9 인 경우, 결정화를 위한 열처리온도는 650∼900℃ 이다.
이 결정화를 위한 열처리 공정에 있어서, 규소 기판의 표면에는 산소가 공급됨으로써, 기판과 절연체 버퍼층의 계면, 혹은 기판과 산화막 등의 표면처리막과의 계면에는 규소산화막이 성장되는 경우가 있다. 본 발명에 의하면, 절연체 버퍼층에 질소원소가 첨가되어 있는 것에 의해 산소의 이동이 억제되기 때문에, 규소 산화막의 성장이 억제된다. 동시에, 열처리에 의한 강유전체막의 환원이 억제되는 것도 기대된다.
[제 1 실시예]
사용한 재료와 두께는 이하와 같다.
반도체 기판 (1) : Si
절연체 버퍼층 (2) : Hf1-xAl2xO2+x+y, x=0.25, y=0, 두께 10㎚
강유전체막 (3) : SrBi2Ta2O9, 두께 400㎚
게이트 전극 (4) : Pt, 두께 200㎚, 게이트 길이 (소스 영역으로부터 드레인 영역을 향한 길이) 10㎛
소스 영역 (5) 및 드레인 영역 (6) 의 도전형 : n형
영역 (7) 의 도전형 : p형
절연체 버퍼층 (2) 인 Hf1-xAl2xO2+x+y (x=0.25, y=0) 은, 펄스 레이저 퇴적법으로 형성하였다. 사용한 레이저는 KrF 엑시머 레이저이다. 레이저 에너지는 1 펄스 당 250mJ, 펄스의 반복 주파수는 2㎐, 퇴적시간은 270초이다. 기판온도는 200℃ 이다. 도입 가스는 질소와 산소의 혼합 가스이고, 그 몰비는 N:O=1:10-6 이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 강유전체막 (3) 에 상당하는 SrBi2Ta2O9 도 동일하게 펄스 레이저 퇴적법으로 형성하였다. 레이저의 종류와 에너지는 상기 절연체 버퍼층 (2) 의 경우와 동일하다. 펄스의 반복 주파수는 5㎐, 퇴적시간은 34분이다. 기판온도는 400℃ 이다. 도입 가스는 산소이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 게이트 전극 (4) 으로서 Pt 를 전자 빔 증착법으로 형성하였다. 게이트 전극 형성 후 SrBi2Ta2O9 를 결정화시키기 위해, 대기압 산소 중 800℃ 에서 1시간 열처리하였다. 반도체 디바이스 제작 공정에서 사용하는 포토리소그래피, 이온빔에칭 기술 등을 이용하여 트랜지스터를 제작하였다.
다음으로 상기 제 1 실시예에 의해 작성한 트랜지스터의 특성을 나타낸다. 도 2 는 게이트 전극 (4) 에 게이트 전압 VG 를 가했을 때의 드레인 전류 ID 의 결과를 나타낸다. 게이트 전압을 6V 에서 -6V 로 연속적으로 변화시키고, 그 후 -6V 에서 6V 로 변화시켰다. 드레인 전류는 강유전체 특유의 성질에 의해 도 2 와 같이 변화하였다. 게이트 전압의 소인에 대해 화살표로 나타내는 바와 같이 드레인 전류는 변화하였다. 도 2 중의 2 점으로 대표되도록 기억된 전기 분극의 방향에 따라 트랜지스터는 ON 상태와 OFF 상태의 2 상태를 취할 수 있다. 이 2 점에 게이트 전압을 고정하고, 드레인 전류의 ON 상태와 OFF 상태를 각각 장기간 측정한 결과가 도 3 이다. 이 도 3 으로부터 알 수 있는 바와 같이, 양 상태가 매우 안정적으로 지속되고 있는 것을 알 수 있다.
[제 2 실시예]
사용한 재료와 두께는 이하와 같다.
반도체 기판 (1) : Si
절연체 버퍼층 (2) : HfO2+u, u=0, 두께 10㎚
강유전체막 (3) : SrBi2Ta2O9, 두께 400㎚
게이트 전극 (4) : Pt, 두께 200㎚, 게이트 길이 (소스 영역으로부터 드레인 영역을 향한 길이) 10㎛
소스 영역 (5) 및 드레인 영역 (6) 의 도전형 : n형
영역 (7) 의 도전형 : p형
절연체 버퍼층 (2) 인 HfO2+u (u=0) 은, 펄스 레이저 퇴적법으로 형성하였다. 사용한 레이저는 KrF 엑시머 레이저이다. 레이저 에너지는 1 펄스 당 250mJ, 펄스의 반복 주파수는 2㎐, 퇴적시간은 270초이다. 기판온도는 200℃ 이다. 도입 가스는 질소와 산소의 혼합 가스이고, 그 몰비는 N:O=1:10-6 이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 강유전체막 (3) 에 상당하는 SrBi2Ta2O9 도 동일하게 펄스 레이저 퇴적법으로 형성하였다. 레이저의 종류와 에너지는 상기 절연체 버퍼층 (2) 의 경우와 동일하다. 펄스의 반복 주파수는 5㎐, 퇴적시간은 34분이다. 기판온도는 400℃ 이다. 도입 가스는 산소이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 게이트 전극 (4) 으로서 Pt 를 전자 빔 증착법으로 형성하였다. 게이트 전극 형성 후 SrBi2Ta2O9 를 결정화시키기 위해, 대기압 산소 중 800℃ 에서 1시간 열처리하였다.
다음으로 상기 제 2 실시예에서의 트랜지스터의 실험결과를 나타낸다. 도 4 는 게이트 전극 (4) 에 게이트 전압 VG 을 가했을 때의 드레인 전류 ID 의 결과를 나타낸다. 게이트 전압을 8V 에서 -8V 로 연속적으로 변화시키고, 그 후 -8V 에서 8V 로 변화시켰다. 드레인 전류는 강유전체 특유의 성질에 의해 도면과 같이 변화하였다. 게이트 전압의 소인에 대해 화살표로 나타내는 바와 같이 드레인 전류는 변화하였다. 도면 중의 2 점으로 대표되도록 기억된 전기 분극의 방향에 따라 트랜지스터는 ON 상태와 OFF 상태의 2 상태를 취할 수 있다. 이 2 점에 게이트 전압을 고정하고, 드레인 전류의 ON 상태와 OFF 상태를 각각 장기간 측정한 결과가 도 5 이다. 이 도면으로부터 알 수 있는 바와 같이 양 상태가 매우 안정적으로 지속되고 있는 것을 알 수 있다.
도 2 에서 ON 상태로 기록한 점을 포함하는 0〈VG〈3V 범위의 곡선과 OFF 상태로 기록한 점을 포함하는 1.6V〈VG〈4.6V 범위의 곡선은 대략 평행이동의 관계에 있고, 이 이동 폭의 전압을 메모리 윈도우폭이라 한다. 이 윈도우폭은 MFIS 트랜지스터의 메모리 특성의 하나의 지표를 부여한다. 너무 작으면 설정전압의 폭이 작아지고, 너무 크면 데이터를 기록하기 위한 게이트 전압이 커진다. 도 2 에서는 게이트 전압을 ±6V 변화시켰다. 제 1 실시예에 대해, 이 게이트 전압의 변화의 폭 (소인 전압) 을 변화시켰을 때의 메모리 윈도우폭을 도 6 에 정리하였다.
소스 전극, 드레인 전극 및 기판의 전위를 공통으로 하고, 게이트 전극의 전위를 그것보다 VG 만큼 높게 했을 때의 절연체 버퍼층과 강유전체층의 직렬체를 흐르는 전류 IG 를 측정하였다. 제 1 실시예에 대한 측정결과가 도 7 이다. IG 는 절연체 버퍼층과 강유전체막의 직렬체의 누설 전류에 상당한다. VG≤±6V 이고, 5 ×10-6A/㎠ 이하의 IG 이고, 비특허문헌 2 의 20 페이지 도 9(b) 에 나타나 는 동일 전압 범위에서의 1 ×10-8A/㎠ 이하와 비교하여, 훨씬 누설 전류가 억제되어 있다.
정보의 개서 회수를 시험하였다. 게이트 전극에 +8V 의 전압을 500㎱ 동안 가하여 즉 ON 상태를 만들고, 다음에 -8V 의 전압을 500㎱ 동안 가하여 즉 OFF 상태를 만든다. 이것을 1 주기로 하여 1012 회까지 반복하였다. 제 1 실시예에 대한 시험결과가 도 8 이다. 도면에서 알 수 있는 바와 같이, 1012 회 반복 (정보 개서로서는 2 ×1012 회) 후에도, ON 상태와 OFF 상태의 드레인 전류는 아무런 문제 없이 식별할 수 있다.
기록 펄스폭 의존성을 시험하였다. 펄스높이 +8V 혹은 -8V 의 단발의 펄스 전압을 게이트 전극에 가하여, ON 상태 혹은 OFF 상태를 만드는 것인데, 그 펄스의 폭을 변경하였다. 이 기록 펄스 인가 후 드레인 전압 0.1V 를 가하여 드레인 전류를 측정하였다. 제 1 실시예에 대한 시험결과를 도 9 에 나타낸다. 도면에서 알 수 있는 바와 같이 500㎱ 의 펄스폭의 인가에 대해서도 ON 상태의 드레인 전류는 OFF 상태의 드레인 전류보다 4자릿수 이상 큰 것이었다.
제 1 실시예의 시료의 원소 조성을 2차 이온질량 분석법에 의해 분석하였다. 규소 기판의 이측 (裏側) 으로부터 규소, 절연체 버퍼층, 강유전체막의 순서로 절삭하여, 각 구성체에서의 원소를 분석하였다. 그 결과 절연체 버퍼층에는 첨가물로서 질소원자가 있는 것을 확인하였다. 그 양은 2 ×1021㎝-3 이었다. 앞에 기술한 바와 같이 이것은 절연체 버퍼층 중의 구조 결함을 저감시켜 누설 전류를 작게 하는 것을 도와주고, Si 와 절연체 버퍼층의 계면에 대한 저유전률 산화층의 형성을 억제하는 것도 도와주고 있다.
제 2 실시예에 대해서도 도 7 과 동일하게 게이트 전극에 전압을 가하여, 누설 전류 IG 을 측정하였다. 그 시험결과를 도 10 에 나타낸다. 이 실시예에서도, 비특허문헌 2 의 20 페이지 도 9(b) 에 나타나는 예와 비교하여 누설 전류가 작아지고 있다.
제 2 실시예의 시료도 2차 이온질량 분석법에 의해 분석하였다. 방법은 앞에 서술한 제 1 실시에와 동일하다. 그 결과 절연체 버퍼층에는 첨가물로서 질소원자가 있는 것을 확인하였다. 그 양은 2 ×1020㎝-3 이었다. 제 1 실시예와 동일하게 이것은 누설 전류의 저감이나 Si 와 버퍼층의 계면으로의 저유전률 산화층 형성의 억제에 도움이 된다.
[제 3 실시예∼제 7 실시예, 참고예]
절연체 버퍼층의 조성 x 이외는 제 1 실시예 및 제 2 실시예와 완전히 동일 조건에서 제 3 내지 제 7 실시예를 제작하였다. 제 3 실시예에서는 x=0.05, 제 4 실시예에서는 x=0.12, 제 5 실시예에서는 x=0.48, 제 6 실시예에서는 x=0.68, 제 7 실시예에서는 x=0.85 로 하였다. 또한, 참고 실시예로서 x=1, 즉 Al2O3 를 절연체 버퍼층으로 하는 실시예도 제작하였다. 게이트 전압을 소인하여 드레인 전류를 측정하고, MFIS 트랜지스터의 메모리 윈도우폭을 측정하였다. 소인 게 이트 전압은 ±6V 와 조건을 통일시켰다. 제 1 실시예와 제 2 실시예도 함께 그 결과를 도 11 에 나타낸다. 도면 중의 숫자는 실시예의 번호에 대응한다. 도면 중의 R 은 참고예를 나타내고 있다. x 가 0 과 같거나 0 보다 크고 0.7 보다 작은 범위에서 1V 이상의 메모리 윈도우폭을 얻고 있다. 제 5 실시예에 대해, 게이트 전압 VG=7V 를 가한 후 VG 를 0.95V 로 되돌려 ON 상태를 만들고 VG=0.95V 의 상태를 유지하여, ON 상태의 드레인 전류를 시간의 함수로서 측정하였다. 또한, 게이트 전압 VG=-7V 를 가한 후 VG 를 0.95V 로 되돌려 OFF 상태를 만들고 VG=0.95V 의 상태를 유지하여, OFF 상태의 드레인 전류를 시간의 함수로서 측정하였다. 이들 결과를 도 12 에 나타낸다.
[제 8 실시예]
도입 산소 가스의 질소 가스에 대한 몰비 이외에는 제 1 실시예와 완전히 동일한 조건에서 제 8 실시예를 제작하였다. 즉, 이 실시예에서는 도입 가스의 N:O=1:0.053 으로 하였다. 게이트 전압을 소인하여 드레인 전류를 측정하고, MFIS 트랜지스터의 메모리 윈도우폭을 측정하였다. 소인 게이트 전압은 ±5V 로 조건을 통일시켰다. 제 1 실시예의 결과도 함께 그 결과를 도 13 에 나타낸다. 도면 중의 숫자는 실시예의 번호에 대응한다.
[제 9 실시예]
사용한 재료와 두께는 이하와 같다.
반도체 기판 (1) : Si
절연체 버퍼층 (2) : Hf1-xAl2xO2+x+y, x=0.25, y=0, 두께 10㎚
강유전체막 (3) : SrBi2Ta2O9, 두께 400㎚
게이트 전극 (4) : Pt, 두께 180㎚, 게이트 길이 (소스 영역으로부터 드레인 영역을 향한 길이) 10㎛
소스 영역 (5) 및 드레인 영역 (6) 의 도전형 : n형
영역 (7) 의 도전형 : p형
Si 의 표면처리로서 완충 플루오르화 수소산으로 표면의 잔류산화층을 제거한 후, 다시 rf 플라즈마원을 사용하여 질화막을 형성하였다. 즉, 펄스 레이저 퇴적을 위한 진공 용기에 장착한 rf 플라즈마원에 매분 1.5㏄ 의 질소 가스를 공급하고, rf 출력 200 와트의 조건에서 질소 플라즈마를 발생시키고, Si 의 표면에 두께 1㎚ 의 규소질화막을 형성하였다. 질소 플라즈마 빔 조사시간은 10분, 그 사이의 Si 기판온도는 200℃ 이다. 절연체 버퍼층 (2) 인 Hf1-xAl2xO2+x+y ( x=0.25, y=0) 은, 펄스 레이저 퇴적법으로 형성하였다. 사용한 레이저는 KrF 엑시머 레이저이다. 레이저 에너지는 1 펄스 당 250mJ, 펄스의 반복 주파수는 2㎐, 퇴적시간은 270초이다. 기판온도는 200℃ 이다. 도입 가스는 질소 가스이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 강유전체막 (3) 에 상당하는 SrBi2Ta2O9 도 동일하게 펄스 레이저 퇴적법으로 형성하였다. 레이저의 종류와 에너지는 상기 절연체 버퍼층 (2) 의 경우와 동일하다. 펄스의 반복 주파수는 5㎐, 퇴적시간은 27분이다. 기판온도는 400℃ 이다. 도입 가스는 산소이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 게이트 전극 (4) 으로서 Pt 를 전자 빔 증착법으로 형성하였다. 게이트 전극 형성 후 SrBi2Ta2O9 를 결정화시키기 위해, 대기압 산소 중 800℃ 에서 1시간 열처리하였다. 반도체 디바이스 제작 공정에서 사용하는 포토리소그래피, 이온빔에칭 기술 등을 이용하여 트랜지스터를 제작하였다.
제 9 실시예에 의해 제작한 트랜지스터에 대해, 게이트 전압 VG=8V 를 가한 후 VG 를 0.2V 로 되돌려 ON 상태를 만들어 VG=0.2V 의 상태를 유지하고, ON 상태의 드레인 전류를 시간의 함수로서 측정하였다. 또한, 게이트 전압 VG=-8V 를 가한 후 VG 를 0.2V 로 되돌려 OFF 상태를 만들어 VG=0.2V 의 상태를 유지하고, OFF 상태의 드레인 전류를 시간의 함수로서 측정하였다. 이들 결과를 도 14 에 나타낸다.
[제 10 실시예]
사용한 재료와 두께는 이하와 같다.
반도체 기판 (1) : Si
절연체 버퍼층 (2) : Hf1-xAl2xO2+x+y, x=0.25, y=0, 두께 10㎚
강유전체막 (3) : SrBi2Ta2O9, 두께 400㎚
게이트 전극 (4) : Pt, 두께 200㎚, 게이트 길이 (소스 영역으로부터 드레인 영역을 향한 길이) 10㎛
소스 영역 (5) 및 드레인 영역 (6) 의 도전형 : n형
영역 (7) 의 도전형 : p형
펄스 레이저 퇴적법의 타겟재로서 HfO2 와 Al2O3 를 따로따로 준비하여, 절연체 버퍼층 (2) 인 Hf1-xAl2xO2+x+y (x=0.25, y=0) 을 펄스 레이저 퇴적법으로 형성하였다. 사용한 레이저는 KrF 엑시머 레이저이다. 레이저 에너지는 1 펄스 당 250mJ, 펄스의 반복 주파수는 2㎐ 이다. 먼저 처음에 HfO2 를 202초 퇴적하고, 다음에 Al2O3 를 68초 퇴적하였다. 기판온도는 200℃ 이다. 도입 가스는 질소 가스이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 강유전체막 (3) 에 상당하는 SrBi2Ta2O9 도 동일하게 펄스 레이저 퇴적법으로 형성하였다. 레이저의 종류와 에너지는 상기 절연체 버퍼층 (2) 의 경우와 동일하다. 펄스의 반복 주파수는 5㎐, 퇴적시간은 34분이다. 기판온도는 400℃ 이다. 도입 가스는 산소이다. 이 도입 가스에 의한 퇴적실의 압력은 0.1Torr (13.33㎩) 이다. 게이트 전극 (4) 으로서 Pt 를 전자 빔 증착법으로 형성하였다. 게이트 전극 형성 후 SrBi2Ta2O9 를 결정화시키기 위해, 대기압 산소 중 800℃ 에서 1시간 열처리하였다. 반도체 디바이스 제작 공정에서 사용하는 포토리소그래피, 이온빔에칭 기술 등을 이용하여 트랜지스터를 제작하였다.
제 10 실시예에 의해 제작한 트랜지스터에 대해, 게이트 전압 VG=6V 를 가한 후 VG 를 0.9V 로 되돌려 ON 상태를 만들어 VG=0.9V 의 상태를 유지하고, ON 상태의 드레인 전류를 시간의 함수로서 측정하였다. 또한, 게이트 전압 VG=-6V 를 가한 후 VG 를 0.9V 로 되돌려 OFF 상태를 만들어 VG=0.9V 의 상태를 유지하고, OFF 상태의 드레인 전류를 시간의 함수로서 측정하였다. 이들 결과를 도 15 에 나타낸다.

Claims (23)

  1. 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스에 있어서,
    상기 절연체 버퍼층은 하프늄ㆍ알루미늄 산화물을 주성분으로 하는 절연막인 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  2. 제 1 항에 있어서,
    상기 절연체 버퍼층의 하프늄 원소와 알루미늄 원소의 구성비 Hf1-X : Al2X 을 나타내는 x 의 범위가 0〈x〈0.7 인 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  3. 제 1 항에 있어서,
    상기 절연체 버퍼층은 질소원소를 첨가물로 함유하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  4. 제 3 항에 있어서,
    상기 질소원소의 함유량은 1 ×1019㎝-3 내지 1 ×1022㎝-3 의 범위에 있는 것 을 특징으로 하는 반도체 강유전체 기억 디바이스.
  5. 제 1 항에 있어서,
    상기 반도체 기판 또는 상기 반도체 영역과 상기 절연체 버퍼층 사이에, 산화막, 질화막 또는 산질화막이 삽입되어 있는 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  6. 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스에 있어서,
    상기 절연체 버퍼층은 하프늄 산화물을 주성분으로 하는 절연막이고, 또한 질소원소를 첨가물로 함유하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  7. 제 6 항에 있어서,
    상기 질소원소의 함유량은 1 ×1019㎝-3 내지 1 ×1022㎝-3 의 범위에 있는 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  8. 제 6 항에 있어서,
    상기 반도체 기판 또는 상기 반도체 영역과 상기 절연체 버퍼층 사이에, 산화막, 질화막 또는 산질화막이 삽입되어 있는 것을 특징으로 하는 반도체 강유전체 기억 디바이스.
  9. 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 하프늄ㆍ알루미늄 산화물을 주성분으로 하는 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스의 제조방법으로서,
    반도체 표면 처리, 절연체 버퍼층 형성, 강유전체막 형성, 게이트 전극 형성 및 열처리공정을 포함하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  10. 제 9 항에 있어서,
    상기 절연체 버퍼층 형성을, 질소 가스를 함유하는 분위기 중에서 수행하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  11. 제 10 항에 있어서,
    상기 질소가스를 함유하는 분위기는, 질소와 산소의 몰비가 1:1∼1:10-7 의 혼합 가스 분위기인 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  12. 제 9 항에 있어서,
    박막형성을 위한 진공 용기에 기판을 두고, 상기 용기로부터 상기 기판을 꺼내지 않고 연속하여 기상성장법에 의해 상기 절연체 버퍼층 및 상기 강유전체막을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  13. 제 9 항에 있어서,
    박막형성을 위한 진공 용기에 기판을 두고, 상기 용기로부터 상기 기판을 꺼내지 않고 연속하여 펄스 레이저 퇴적법에 의해 상기 절연체 버퍼층 및 상기 강유전체막을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  14. 제 9 항에 있어서,
    하프늄과 알루미늄을 동시에 공급하여 기상성장법에 의해 절연체 버퍼층을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  15. 제 13 항에 있어서,
    하프늄과 알루미늄이 별도의 공급원으로부터 공급되는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  16. 제 9 항에 있어서,
    하프늄과 알루미늄을 교대로 각각 1회 내지 복수회 공급하여, 기상성장법에 의해 절연체 버퍼층을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  17. 제 16 항에 있어서,
    최초에 하프늄을 공급하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  18. 제 9 항에 있어서,
    강유전체막 형성 사이에 강유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 강유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 게이트 전극 형성 전에 어닐링로 중 또는 게이트 전극 형성 후 어닐링로 중의 어느 하나의 타이밍 및 환경에서, 1회 이상 열처리하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  19. 소스 영역과 드레인 영역을 갖는 반도체 기판 또는 반도체 영역 상에, 하프늄 산화물을 주성분으로 하는 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서로 적층되어 있는 트랜지스터를 갖는 반도체 강유전체 기억 디바이스의 제조방법 으로서,
    반도체 표면 처리, 절연체 버퍼층 형성, 강유전체막 형성, 게이트 전극 형성 및 열처리공정을 포함하고,
    상기 절연체 버퍼층 형성을 질소 가스를 함유하는 분위기에서 수행하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  20. 제 19 항에 있어서,
    상기 질소 가스를 함유하는 분위기는, 질소와 산소의 몰비가 1:1∼1:10-7 의 혼합 가스 분위기인 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  21. 제 19 항에 있어서,
    박막형성을 위한 진공 용기에 기판을 두고, 상기 용기로부터 상기 기판을 꺼내지 않고 연속하여 기상성장법에 의해 상기 절연체 버퍼층 및 상기 강유전체막을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  22. 제 19 항에 있어서,
    박막형성을 위한 진공 용기에 기판을 두고, 상기 용기로부터 상기 기판을 꺼내지 않고 연속하여 펄스 레이저 퇴적법에 의해 상기 절연체 버퍼층 및 상기 강유 전체막을 형성하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
  23. 제 19 항에 있어서,
    강유전체막 형성의 사이에 강유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 강유전체막 형성을 위한 진공 용기 중, 강유전체막 형성 후 게이트 전극 형성 전에 어닐링로 중 또는 게이트 전극 형성 후 어닐링로 중의 어느 하나의 타이밍 및 환경에서, 1회 이상 열처리하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법.
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