KR100741983B1 - 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법 - Google Patents

고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법에서, 기판 상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함하거나, 기판 상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함한다.

Description

고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having a gate insulating layer of a high dielectric constant and method of manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2a 내지 도 2c는 도 1의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 3은 본 발명의 실시예 2에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 4a 내지 도 4c는 도 3의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 5는 본 발명의 실시예 3에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 6a 및 도 6b는 도 5의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예 4에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 8a 및 도 8b는 도 7의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 9는 본 발명의 실시예 5에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 10은 본 발명의 실시예 6에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 11a 내지 도 11c는 도 10의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예 7에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 13a 내지 도 13g는 도 12의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예 8에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 15a 내지 도 15i는 도 14의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 16은 본 발명의 실시예 9에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 17은 도 14의 반도체 장치를 폭 방향으로 자른 게이트 전극의 패터닝 이전의 단면도이다.
도 18은 도 16의 반도체 장치를 폭 방향으로 자른 게이트 전극의 패터닝 이전의 단면도이다.
도 19는 본 발명의 실시예들에서 설명하는 반도체 장치를 나타내는 평면도이다.
도 20은 본 발명의 방법에 따라 제조한 샘플들에 대하여 문턱 전압을 측정한 결과를 나타내는 그래프이다.
도 21은 본 발명의 방법에 따라 제조한 샘플들에 대하여 NMOS 트랜지스터의 전계에 따른 Gm값을 나타내는 그래프이다.
도 22는 본 발명의 방법에 따라 제조한 샘플들에 대하여 PMOS 트랜지스터의 전계에 따른 Gm값을 나타내는 그래프이다.
도 23은 본 발명의 방법에 따라 제조한 샘플들에 대하여 PMOS 트랜지스터의 시간에 따른 문턱 전압의 변화를 나타내는 그래프이다.
도 24는 본 발명의 방법에 따라 제조한 샘플들에 대하여 NMOS 트랜지스터의 시간에 따른 문턱 전압의 변화를 나타내는 그래프이다.
도 25는 본 발명의 방법에 따라 제조한 샘플에 대하여 NMOS 트랜지스터의 C-V 곡선을 나타내는 그래프이다.
도 26은 본 발명의 방법에 따라 제조한 샘플에 대하여 PMOS 트랜지스터의 C-V 곡선을 나타내는 그래프이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 구조물로서 고유전율(high-k dielectric)을 갖는 물질로 이루어진 게이트 절연막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 게이트 전극의 길이와 상기 게이트 전극 아래에 위치하는 채널의 길이가 짧아지는 추세이다. 이에 따라, 상기 게이트 전극과 채널 사이에서의 커패시턴스를 증가시키고, 트랜지스터의 동작 향상을 위하여 얇은 두께를 갖는 게이트 절연막을 채택하고 있다. 그러나, 상기 게이트 절연막으로 주로 사용하고 있는 실리콘 산화막 또는 실리콘 산질화막은 얇은 두께를 가질 경우, 상기 게이트 전극과 채널 사이의 누설 전류 증가와 같은 불량이 발생하기 때문에 상기 게이트 절연막의 신뢰성 확보가 어렵다.
따라서, 상기 실리콘 산화막 또는 실리콘 산질화막을 대체하기 위한 것으로서 얇은 등가 산화막 두께를 유지하면서 게이트 전극과 채널 사이의 누설 전류를 충분하게 줄일 수 있는 고유전율을 갖는 물질로 이루어진 게이트 절연막에 대한 연구가 활발하게 진행되고 있다.
상기 고유전율을 갖는 물질로 이루어진 게이트 절연막은, 예를 들면, 미합중국 특허 6,528,858호(issued to Yu et al.), 미합중국 특허 6,617,210호(issued to Chau et al.), 미합중국 특허 출원 공개 공보 2002/0190302호 등에 개시되어 있다. 상기 미합중국 특허 6,528,858호, 미합중국 특허 6,617,210호, 미합중국 특허 출원 공개 공보 2002/0190302호 등에 개시된 바에 의하면, 하프늄 산화물, 지르코늄 산 화물, 세리움 산화물, 알루미늄 산화물, 티타늄 산화물, 이트리움 산화물 또는 이들의 혼합물 등과 같은 고유전율을 갖는 물질을 사용하여 게이트 절연막을 형성한다.
그러나, 상기 고유전율을 갖는 물질로 이루어진 게이트 절연막을 사용할 경우, 기판과 게이트 절연막의 계면에서의 트랩(trap) 현상으로 인하여 채널 영역에서 전자 이동도(mobility)가 줄어들고, 그 결과 문턱 전압(threshold voltage)이 높아지는 불량이 발생한다.
따라서, 종래에는 누설 전류와 문턱 전압 등을 동시에 충분하게 감소시켜 신뢰성을 확보한 게이트 절연막의 형성이 용이하지 않다.
그리고, 상보형(complementary) 모오스 트랜지스터의 경우에는 상기 게이트 절연막을 이루는 고유전율을 갖는 물질의 종류에 따라 NMOS 트랜지스터에서의 문턱 전압과 PMOS 트랜지스터에서의 문턱 전압이 서로 다르게 나타난다. 따라서, 최근에는 NMOS 트랜지스터의 게이트 절연막과 PMOS 트랜지스터의 게이트 절연막을 서로 상이하게 형성하는 방법이 제시되고 있다. 예를 들면, 미합중국 특허 6,545,324호 및 6,444,512호(issued to Madhukar et al.)에는, NMOS 트랜지스터의 게이트 절연막으로서는 실리콘 산화물 또는 실리콘 산질화물과 고유전율을 갖는 금속 산화물을 사용하여 형성하고, PMOS 트랜지스터의 게이트 절연막으로서는 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성하는 상보형 트랜지스터가 개시되어 있다. 그리고, 대한민국 공개특허공보 공개번호 2003-0000572호에는, NMOS 트랜지스터의 경우 게이트 절연막과 TaAlN막을 갖고, PMOS 트랜지스터의 경우 게이트 절연막과 TiAlN 막을 갖는 상보형 트랜지스터가 개시되어 있다. 또한, 미합중국 특허 6,518,106호(issued to NAgi et al.)에는, NMOS 트랜지스터와 PMOS 트랜지스터 모두에 고유전율을 갖는 금속 산화물을 사용하여 게이트 절연막을 형성하고, 특히 NMOS 트랜지스터의 경우 상기 게이트 절연막 상에 TaSiN막을 더 형성한 게이트 구조물을 갖는 상보형 트랜지스터가 개시되어 있다.
그러나, 상기 NMOS 트랜지스터의 게이트 절연막과 PMOS 트랜지스터의 게이트 절연막을 서로 다른 물질을 사용하여 형성함에도 불구하고, 누설 전류와 문턱 전압 등을 동시에 충분하게 감소시켜 신뢰성을 확보한 NMOS 트랜지스터의 게이트 절연막과 PMOS 트랜지스터의 게이트 절연막의 형성이 용이하지 않다.
본 발명의 목적은 누설 전류와 문턱 전압 등을 동시에 충분하게 감소시켜 신뢰성을 확보한 고유전율의 게이트 절연막을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치는 기판 상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배 치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 반도체 장치는 기판 상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 게이트 구조물 및 상기 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치는 기판상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 제1 게이트 절연막 패턴과 상기 제1 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 제1 게이트 구조물과, 상기 제1 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함하는 제1 트랜지스터 및 상기 기판상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 제2 게이트 절연막 패턴과 상기 제2 게이트 절연막 패턴 상에 형성되는 제2 게이트 도전막 패턴을 포함하는 제2 게이트 구조물과, 상기 제2 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치는 제1 불순물 영역과, 상기 제1 불순물 영역과 다른 종류의 불순물을 포함하는 제2 불순물 영역을 갖는 반도체 기판 및 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 연장된 반도체 기판 상에 형성되고, 상기 제1 불순물 영역에는 제1 고유전 상수 물질을 포함하고, 상기 제2 불순물 영역에는 상기 제1 고유전 상수 물질과는 다른 제2 고유전 상수 물질을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 갖는 게이트 구조물을 포함한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치는 제1 불순물 영역과, 상기 제1 불순물 영역과 다른 종류의 불순물을 포함하는 제2 불순물 영역을 갖는 반도체 기판과, 상기 제1 불순물 영역의 반도체 기판 상에 형성되고, 제1 고유전 상수 물질을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성되는 제1 게이트 전극을 포함하는 제1 게이트 구조물 및 상기 제2 불순물 영역의 반도체 기판 상에 형성되고, 상기 제1 고유전 상수 물질과는 다른 제2 고유전 상수 물질을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성되는 제2 게이트 전극을 포함하는 제2 게이트 구조물을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 그리고, 상기 게이트 도전막과 제1 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴과 제1 게이트 도전막 패턴을 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물과 인접하는 기판의 표면 부위에 n형 불순물을 도핑하여 소스/드레인 영역을 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 하프늄-알루미늄-산화물 함유 고체 물질을 포 함하는 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 그리고, 상기 게이트 도전막과 제1 게이트 절연막을 순차적으로 패터닝하여 게이트 절연막 패턴과 제1 게이트 도전막 패턴을 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물과 인접하는 기판의 표면 부위에 p형 불순물을 도핑하여 소스/드레인 영역을 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치의 제조 방법은 기판의 제1 영역 상에 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 제1 게이트 절연막을 형성한다. 그리고, 상기 제1 게이트 절연막 상에 제1 게이트 도전막을 형성한 후, 상기 기판의 제2 영역 상에 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상에 제2 게이트 도전막을 형성한다. 이어서, 상기 제1 게이트 도전막과 제1 게이트 절연막을 순차적으로 패터닝하여 제1 게이트 절연막 패턴과 제1 게이트 도전막 패턴을 포함하는 제1 게이트 구조물을 형성한 후, 상기 제2 게이트 도전막과 제2 게이트 절연막을 순차적으로 패터닝하여 제2 게이트 절연막 패턴과 제2 게이트 도전막 패턴을 포함하는 제2 게이트 구조물을 형성한다. 그리고, 상기 제1 게이트 구조물과 인접하는 기판의 표면 부위에 n형 불순물을 도핑하여 제1 소스/드레인 영역을 형성함으로서 상기 기판의 제1 영역에 제1 트랜지스터를 형성하고, 상기 제2 게이트 구조물과 인접하는 기판의 표면 부위에 p형 불순물을 도핑하여 제2 소스/드레인 영역을 형성함으로서 상기 기판의 제2 영역에 제2 트랜지스터를 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 갖는 기판을 마련한다. 그리고, 상기 기판 상에 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 이어서, 상기 기판의 제2 영역 상에 형성된 제1 게이트 도전막과 제1 게이트 절연막을 제거하여 상기 기판의 제1 영역 상에 예비-제1 게이트 절연막 패턴과 예비-제2 게이트 도전막 패턴을 형성한 후, 상기 기판의 제2 영역 표면과 상기 예비-제1 게이트 도전막 패턴의 측벽 및 표면 상에 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 제2 게이트 절연막을 연속적으로 형성한다. 그리고, 상기 제2 게이트 절연막 상에 제2 게이트 도전막을 형성한 후, 상기 예비-제1 게이트 도전막 패턴의 표면이 노출될 때까지 상기 제2 게이트 도전막 및 상기 예비-제1 게이트 도전막 패턴 상에 형성된 제2 게이트 절연막을 제거하여 상기 기판의 제2 영역 상에 예비-제2 게이트 절연막 패턴과 예비-제2 게이트 도전막 패턴을 형성한다. 계속해서, 상기 예비-제1 게이트 도전막 패턴과 예비-제1 게이트 절연막 패턴을 패터닝하여 제1 게이트 도전막 패턴과 제1 게이트 절연막 패턴을 포함하는 제1 게이트 구조물을 형성하고, 상기 예비-제2 게이트 도전막 패턴과 예비-제2 게이트 절연막 패턴을 패터닝하여 제2 게이트 도전막 패턴과 제2 게이트 절연막 패턴을 포함하는 제2 구조물을 형성한다. 그리고, 상기 제1 게이트 구조물과 인접하는 기판의 제1 영역 표면 부위에 n형 불순물을 도핑하여 제1 소스/드레인 영역을 형성함으로서 상기 기판의 제1 영역에 제1 트랜지스터를 형성하고, 상기 제2 게이트 구조물과 인접하는 기판의 제2 영역 표면 부위에 p형 불순물을 도핑하여 제2 소스/드레인 영역을 형성함으로서 상기 기판의 제2 영역에 제2 트랜지스터를 형성한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 불순물 영역과 제2 불순물 영역을 포함하는 반도체 기판을 마련한다. 그리고, 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 연장된 상기 반도체 기판 상에 제1 고유전 상수 물질을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 이어서, 상기 제2 불순물 영역에 형성된 상기 제1 게이트 도전막과 상기 제1 게이트 절연막을 제한다. 그리고, 상기 제1 불순물 영역의 상기 제1 게이트 도전막과 상기 제거에 의해 노출된 반도체 기판 상에 제2 고유전 상수 물질을 포함하는 제2 게이트 절연막을 형성하고, 상기 제2 게이트 절연막 상에 제2 게이트 도전막을 형성한다. 계속해서, 충분한 두께로 형성된 상기 제2 게이트 도전막을 부분적으로 폴리싱 및/또는 에칭하여 상기 제1 불순물 영역에 형성된 제2 게이트 도전막을 제거한 후, 상기 제2 게이트 도전막 상에 제3 게이트 도전막을 형성한다.
본 발명에서는 반도체 장치인 NMOS 트랜지스터, PMOS 트랜지스터 및 상보형 모오스 트랜지스터 각각에 대한 구조와 제조 방법에 대하여 설명하고 있다. NMOS 트랜지스터의 경우에는 하프늄-실리콘-산화물을 사용하여 게이트 절연막(또는 게이트 절연막 패턴)을 형성하고, PMOS 트랜지스터의 경우에는 하프늄-알루미늄-산화물을 사용하여 게이트 절연막(또는 게이트 절연막 패턴)을 형성하고, 상보형 트랜지스터의 경우에는 하프늄-실리콘-산화물을 사용하여 NMOS 트랜지스터의 게이트 절연 막(또는 게이트 절연막 패턴)을 형성하고, 하프늄-알루미늄-산화물을 사용하여 PMOS 트랜지스터의 게이트 절연막(또는 게이트 절연막 패턴)을 형성한다.
따라서, 누설 전류와 문턱 전압 등을 동시에 충분하게 감소시켜 신뢰성을 확보한 게이트 절연막을 용이하게 획득할 수 있다.
이하, 도면을 참조하여 본 발명에 대하여 구체적으로 설명한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 NMOS 트랜지스터가 형성되어 있다. 반도체 기판(10)의 예로서는 실리콘 기판, SOI(silicon on insulator) 기판 등을 들 수 있다. 그리고, 상기 반도체 기판(10)은 반도체 기판 전체일 수도 있고, 부분적으로 NMOS 트랜지스터가 형성되는 NMOS 영역일 수도 있다. 상기 NMOS 영역에는 p형 불순물을 도핑시켜 p형 웰(p-type well)을 형성하고 NMOS 트랜지스터를 형성할 수 있다. 상기 반도체 기판(10)이 p형 몸체(body)를 갖는 기판이라면, 그대로 사용할 수도 있다.
도시한 바와 같이, 반도체 기판(10)에는 소자 분리를 위한 트렌치 소자 분리막(12)이 형성되어 있다. 형성된 NMOS트랜지스터는 반도체 기판(10) 상에 형성된 게이트 구조물(20a)과 상기 게이트 구조물(20a)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 소스/드레인 영역(18a)을 포함한다.
그리고, 상기 게이트 구조물(20a)은 게이트 절연막 패턴(14a)과 게이트 도전막 패턴(16a)을 포함한다. 상기 게이트 절연막 패턴(14a)은 하프늄-실리콘-산화물 함유 고체 물질로 이루어진다. 상기 게이트 절연막 패턴(14a)의 두께는 약 50Å 이하, 바람직하게는 약 0.2 내지 50Å, 보다 바람직하게는 약 5 내지 50Å 이다.
또한, 상기 게이트 절연막 패턴(14a)은 보다 치밀한 구조로 형성하기 위하여 상기 하프늄-실리콘-산화물 함유 고체 물질에 질소를 더 포함시키는 것이 바람직하다. 이와 같이, 상기 게이트 절연막 패턴(14a)이 치밀한 구조를 갖는 경우, 후속되는 소스/드레인 영역의 형성을 위한 불순물의 도핑에서 발생할 수 있는 불순물 페넌트레이션(penetration)과 같은 불량을 억제할 수 있다.
상기 게이트 절연막 패턴(14a) 상에 상기 게이트 도전막 패턴(16a)이 형성되어 있다. 상기 게이트 도전막 패턴(16a)은 폴리 실리콘으로 이루어진다. 상기 폴리 실리콘의 예로서는 언도핑된 폴리 실리콘 또는 도핑된 폴리 실리콘 등을 들 수 있다. 상기 언도핑된 폴리 실리콘을 사용할 경우에는, NMOS 트랜지스터의 소스/드레인 영역을 형성할 때, n형 불순물이 도핑되어 도핑된 폴리 실리콘으로 전환된다. 특히, 상기 언도핑된 폴리 실리콘을 사용하여 게이트 도전막 패턴(16a)을 형성한 후, n형 불순물을 도핑시킴으로써 보다 우수한 전기적 특성을 확보할 수 있다. 그리고, 상기 게이트 도전막 패턴(16a)은 약 1,000Å 이하의 두께를 갖는 것이 바람직하다.
도 2a 내지 도 2c는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판으로서 실리콘 기판(10)을 준비하고, 상기 실리콘 기판(10)에 이온 주입을 실시하여 p형 불순물을 도핑시켜, 상기 실리콘 기판(10)의 상부에 p형 웰(도시되지 않음)을 형성한다. 이어서, 상기 실리콘 기판(10)에 트렌치 소자 분리 방법에 의해 트렌치 소자 분리막(12)을 형성하여, 상기 실리콘 기판(10)을 액티브 영역과 필드 영역으로 정의한다.
상기 실리콘 기판(10) 상에 하프늄-실리콘-산화물 고체 함유 물질로 이루어진 게이트 절연막(14)을 형성한다. 상기 게이트 절연막(14)은 화학기상증착 또는 원자층 적층에 의해 형성할 수 있다. 상기 화학기상증착에 의해 상기 게이트 절연막을 형성할 경우에는, 상기 화학기상증착은 하프늄 소스 물질과 실리콘 소스 물질 및 산소 소스 물질을 사용하고 약 400 내지 500℃의 온도와 약 1 내지 5Torr의 압력의 공정 조건에서 이루어진다. 상기 하프늄 소스 물질의 예로서는 HfCl4 등을 들 수 있고, 상기 실리콘 소스 물질의 예로서는 SiH2Cl2(DCS), SiH4 또는 이들의 혼합물 등을 들 수 있고, 상기 산소 소스 물질의 예로서는 O2, O3, 산소 라디칼 등을 들 수 있다.
그리고, 상기 원자층 적층에 의해 상기 게이트 절연막(14)을 형성할 경우에는, 상기 원자층 적층은 하프늄 소스 물질과 실리콘 소스 물질 및 산소 소스 물질을 사용하고 약 150 내지 500℃의 온도와 약 0.1 내지 5Torr의 압력의 공정 조건에서 이루어진다. 특히, 상기 원자층 적층에서는 적층과 정화(purging)를 반복적으로 실시함으로서 원하는 두께를 갖는 게이트 절연막(14)을 용이하게 얻는다. 아울러, 상기 원자층 적층의 경우에는, 저온 공정이 가능하고, 우수한 스탭 커버리지를 얻을 수 있고, 두께 제어가 용이하다. 그리고, 상기 원자층 적층 방법에서 사용할 수 있는 하프늄 소스 물질의 예로서는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4, Hf(NMe2) 등과 같은 금속 유기 전구체를 들 수 있고, 상기 실리콘 소스 물질의 예로서는 TDMAS(tetrakis dimethyl amino silicon) 등을 들 수 있고, 상기 산소 소스 물질의 예로서는 H2O, H2O2, O3 또는 O2 플라즈마 등을 들 수 있다.
본 실시예에서는, 상기 게이트 절연막(14)은 원자층 적층으로 형성한다. 구체적으로, 상기 실리콘 기판(10)을 증착 챔버 내에 위치시킨다. 그리고, 약 300℃의 온도와 약 1Torr의 압력을 갖도록 공정 조건을 설정한 후, 상기 실리콘 기판(10) 상부로 하프늄 소스 물질로서 금속 유기 전구체인 Hf(OtBu)4를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 Hf(OtBu)4의 일부분이 화학 흡착된다. 계속해서, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학 흡착되지 않은(물리 흡착) Hf(OtBu)4의 나머지 부분을 제거한다. 그리고, 상기 실리콘 기판(10) 상부에 산소 소스 물질로서 O3를 약 3초 동안 도입한다. 따라서, 상기 실리콘 기판(10) 상에 화학 흡착된 Hf(OtBu)4의 일부분과 O3가 반응하고, 그 결과 원자층 단위의 하프늄-산화물로 이루어지는 박막이 형성된다. 이어서, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 3초 동안 도입하여, 상기 실리콘 기판(10) 상에 화학적으로 반응하지 않은 O3를 제거한다. 계속해서, 상기 실리콘 기판(10) 상부로 실리콘 소스 물질로서 TDMAS를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 TDMAS의 일부분이 화학 흡착된다. 그리고, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학 흡착되지 않은 TDMAS의 나머지 부분을 제거한다. 계속해서, 상기 실리콘 기판(10) 상부에 산소 소스 물질로서 O3를 약 3초 동안 도입한다. 따라서, 상기 기판(10) 상에 화학 흡착된 TDMAS의 일부분과 상기 O3가 반응하고, 그 결과 원자층 단위의 실리콘-산화물로 이루어지는 박막이 형성된다. 이어서, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 3초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학적으로 반응하지 않은 O3를 제거한다.
여기서, 상기 원자층 단위의 하프늄-산화물 박막의 형성과 원자층 단위의 실리콘-산화물 박막의 형성을 반복적으로 수행한다. 이에 따라, 상기 실리콘 기판(10) 상에 하프늄-실리콘-산화물 함유 고체 물질로 이루어진 게이트 절연막(14)이 형성된다. 이때, 게이트 절연막(14)의 두께는 약 10Å을 갖도록 형성한다. 따라서, 상기 게이트 절연막을 패터닝함으로서 획득하는, 도 1에 도시한 상기 게이트 절연막 패턴(14a)의 두께도 약 10Å의 두께를 갖는다.
또한, 도 1에 도시한 상기 게이트 절연막 패턴(14a)을 보다 치밀한 구조로 형성하기 위하여 상기 하프늄-실리콘-산화물 함유 고체 물질에 질소를 더 포함시킨다. 따라서, 본 실시예에서는 상기 게이트 절연막(14)을 형성한 후, 상기 게이트 절연막(14)을 질화 분위기(niridation atmosphere)에서 열처리시키는 공정을 더 수행할 수 있다.
구체적으로, 상기 열처리를 실시하는 온도가 약 750℃ 미만이면, 패터닝을 위한 게이트 절연막의 식각(특히, 불소를 함유하는 세정액을 사용한 습식 식각)에서 식각율을 낮아지는 원인을 제공하기 때문에 바람직하지 않고, 상기 열처리를 실시하는 온도가 약 1,050℃를 초과하면, 상기 게이트 절연막의 결정화가 쉽게 일어나기 때문에 바람직하지 않다. 따라서, 상기 게이트 절연막의 열처리는 질소 원자를 포함하는 가스를 사용하고, 약 750 내지 1,050℃의 온도를 갖는 공정 조건에서 수행하는 것이 바람직하다.
여기서, 상기 질소 원자를 포함하는 가스의 예로서는 N2, NO, N2O, O2 및 NH3 등을 들 수 있다. 이들은 단독으로 사용할 수 있고, 경우에 따라 둘 이상의 가스를 혼합하여 사용할 수 있다. 특히, 상기 게이트 절연막을 열처리함으로서 후속되는 소스/드레인 영역의 형성을 위한 불순물의 도핑에서 발생할 수 있는 불순물 페넌트레이션(penetration) 등과 같은 불량을 충분하게 방지할 수도 있다.
이어서, 상기 게이트 절연막(14)상에 폴리 실리콘으로 이루어진 게이트 도전막(16)을 약 1,000Å 이하의 두께를 갖도록 형성한다. 상기 게이트 도전막(16)은 예를 들면, 화학기상증착에 의해 형성할 수 있다. 상기 화학기상증착 방법에서는, 실란(SiH4)을 소스 가스로 사용하고, 약 600 내지 650℃의 온도와 약 25 내지 150Pa의 압력의 공정 조건에서 폴리 실리콘을 증착하여 상기 게이트 도전막(16)을 형성 한다. 특히, 본 실시예에서는, 상기 게이트 도전막(16)은 SiH4를 소스 가스로 사용하고 약 600℃의 온도와 약 25Pa의 압력의 공정 조건을 갖는 저압화학기상증착(LPCVD)을 실시하여 형성하여, 약 950Å의 두께를 갖도록 형성한다.
도 2b를 참조하면, 상기 실리콘 기판(10) 상에 형성한 게이트 절연막(14)과 게이트 도전막(16)을 패터닝하여, 게이트 절연막 패턴(14a)과 게이트 도전막 패턴(16a)으로 이루어지는 게이트 구조물(20a)을 형성한다.
구체적으로, 상기 게이트 도전막(16) 상에 포토레지스트막(도시 안됨)을 형성한 후, 사진 공정을 실시하여 게이트 전극 형성 영역을 커버하면서, 상기 게이트 도전막(16)의 표면을 부분적으로 노출시키는 영역을 갖는 포토레지스트 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 노출된 영역의 게이트 도전막(16)과 게이트 절연막(14)을 순차적으로 에칭한다. 이어서, 스트립 및 애싱을 실시하여 상기 포토레지스트 패턴을 제거하여, 게이트 절연막 패턴(14a)과 게이트 도전막 패턴(16a)으로 이루어지는 게이트 구조물(20a)을 형성한다.
도 2c를 참조하면, 이온 주입을 실시하여 상기 게이트 구조물(20a)과 인접하는 실리콘 기판(10) 표면 부위에 n형 불순물로서 보론을 도핑시켜서, 실키콘 기판(10) 표면 부위에 소스/드레인 영역(18a)을 형성한다. 이때, 상기 소스/드레인 영역(18a)에 도핑된 n형 불순물은 고농도(n+)를 갖는다. 이에 따라, 상기 게이트 구조물(20a)과 소스/드레인 영역(18a)을 포함하는 NMOS 트랜지스터를 완성한다.
본 실시예에서는, 게이트 절연막 패턴(14a)을 고유전율을 갖는 물질로서 하 프늄-실리콘-산화물 함유 고체 물질을 사용하여 형성하기 때문에, NMOS 트랜지스터의 구동시 문턱 전압을 낮출 수 있고, 동시에 누설 전류의 발생을 억제할 수 있다.
실시예 2
도 3은 본 발명의 실시예 2에 따른 반도체 장치를 개략적으로 나타내는 단면도이다.
도 1에 도시한 반도체 장치가 NMOS 트랜지스터인 반면, 도 3에 도시한 본 실시예의 반도체 장치는 PMOS 트랜지스터에 관한 것이다. 그리고, 본 실시예에서는, 실시예 1에서와 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 중복된 설명은 생략한다.
도 3을 참조하면, 반도체 기판(10)에는 PMOS 트랜지스터가 형성되어 있다. 상기 반도체 기판(10)에 대하여는 실시예 1에서 설명한 바와 동일하다. 그렇지만, PMOS 트랜지스터를 형성하기 위해서는, 상기 반도체 기판(10)은 반도체 기판 전체일 수도 있고, 부분적으로 PMOS 트랜지스터가 형성되는 PMOS 영역일 수도 있다. 상기 PMOS 영역에는 n형 불순물을 도핑시켜 n형 웰(n-type well)을 형성하고 PMOS 트랜지스터를 형성할 수 있다.
도시한 바와 같이, 반도체 기판(10)에는 트렌치 소자 분리막(12)이 형성되어 있다. 그리고, 형성된 PMOS 트랜지스터는 반도체 기판(10) 상에 형성된 게이트 구조물(20b)과 상기 게이트 구조물(20b)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 소스/드레인 영역(18b)을 포함한다.
상기 게이트 구조물(20b)은 게이트 절연막 패턴(14b)과 게이트 도전막 패턴(16b)을 포함한다. 상기 게이트 절연막 패턴(14b)은 하프늄-알루미늄-산화물 함유 고체 물질로 이루어진다. 상기 게이트 절연막 패턴(14b)의 두께는 약 50Å 이하, 바람직하게는 약 0.2 내지 50Å, 보다 바람직하게는 약 5 내지 50Å 이다.
또한, 상기 게이트 절연막 패턴(14b)은 보다 치밀한 구조로 형성하기 위하여 상기 하프늄-알루미늄-산화물 함유 고체 물질에 질소가 더 포함되는 것이 바람직하다. 이와 같이, 상기 게이트 절연막 패턴(14b)이 치밀한 구조를 갖는 경우, 후속되는 소스/드레인 영역의 형성을 위한 불순물의 도핑에서 발생할 수 있는 불순물 페넌트레이션과 같은 불량을 억제할 수 있다. 특히, PMOS 트랜지스터의 경우, 상기 게이트 절연막 패턴(14b)을 치밀한 구조를 갖도록 형성함으로서, 보론 페넌트레이션과 같은 불량을 억제할 수 있다.
상기 게이트 절연막 패턴(14b)상에 게이트 도전막 패턴(16b)이 형성되어 있다. 본 실시예에 따른 게이트 도전막 패턴(16b)은 실시예 1의 게이트 도전막 패턴(16a)과 유사하다. 다만, 본 실시예에 도시한 트랜지스터가 PMOS이기 때문에, 실시예 1의 게이트 도전막 패턴(16a)에는 n형 불순물이 도핑된 반면에, 본 실시예의 게이트 도전막 패턴(16b)에는 p형 불순물이 도핑된다.
도 4a 내지 도 4c는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 도 2a에서 설명한 바와 동일한 방법으로, 반도체 기판으로서 실리콘 기판(10)을 준비하고, 상기 실리콘 기판(10)의 전체 또는 PMOS 형성 영역에 n형 불순물을 도핑시켜, 상기 실리콘 기판(10)의 상부에 n형 웰(도시되지 않음)을 형성한다. 이어서, 실시예 1에서와 동일하게 트렌치 소자 분리막(12)을 형성하여, 상기 실리콘 기판(10)을 액티브 영역과 필드 영역으로 정의한다.
상기 실리콘 기판(10) 상에 하프늄-알루미늄-산화물 고체 함유 물질로 이루어진 게이트 절연막(14′)을 형성한다. 상기 게이트 절연막(14′)은 화학기상증착 또는 원자층 적층에 의해 형성할 수 있다.
상기 원자층 적층에 의해 상기 게이트 절연막(14′)을 형성할 경우에는, 상기 원자층 적층은 하프늄 소스 물질과 알루미늄 소스 물질 및 산소 소스 물질을 사용하고 약 200 내지 500℃의 온도와 약 0.1 내지 5Torr의 압력의 공정 조건에서 이루어진다. 특히, 실시예 1과 마찬가지로 본 실시예의 상기 원자층 적층에서도 적층과 정화를 반복적으로 실시함으로서 원하는 두께를 갖는 게이트 절연막(14′)을 용이하게 얻는다. 본 실시예의 상기 하프늄 소스 물질의 예는 실시예 1과 동일하다. 그리고, 상기 알루미늄 소스물질의 예로서는 TMA(trimethyl aluminium), AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al, (C4H9)3Al 등을 들 수 있고, 상기 산소 소스 물질의 예로서는 H2O, H2O2, O3 또는 O2 플라즈마 등을 들 수 있다.
본 실시예에서는, 상기 게이트 절연막(14′)은 원자층 적층으로 형성한다. 여기서, 상기 게이트 절연막(14′)의 형성은 실시예 1과 유사하다.
구체적으로, 상기 실리콘 기판(10)을 증착 챔버 내에 위치시킨다. 그리고, 약 300℃의 온도와 약 1Torr의 압력을 갖는 공정 조건을 설정한 후, 상기 실리콘 기판(10) 상부로 하프늄 소스 물질로서 금속 유기 전구체인 Hf(OtBu)4를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 Hf(OtBu)4의 일부분이 화학 흡착된다. 계속해서, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학 흡착되지 않은(물리 흡착) Hf(OtBu)4의 나머지 부분을 제거한다. 그리고, 상기 실리콘 기판(10) 상부에 산소 소스 물질로서 O3를 약 3초 동안 도입한다. 따라서, 상기 실리콘 기판(10) 상에 화학 흡착된 Hf(OtBu)4의 일부분과 O3가 반응하고, 그 결과 원자층 단위의 하프늄-산화물로 이루어지는 박막이 형성된다. 이어서, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 3초 동안 도입하여 상기 실리콘 기판(10) 상에 화학적으로 반응하지 않은 O3를 제거한다. 계속해서, 상기 실리콘 기판(10) 상부로 알루미늄 소스 물질로서 TMA를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 TMA의 일부분이 화학 흡착된다. 그리고, 상기 실리콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 1초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학 흡착되지 않은 TMA의 나머지 부분을 제거한다. 계속해서, 상기 실리콘 기판(10) 상부에 산소 소스 물질로서 O3를 약 3초 동안 도입한다. 따라서, 상기 실리콘 기판(10) 상에 화학 흡착된 TMA의 일부분과 상기 O3가 반응하고, 그 결과 원자층 단위의 알루미늄-산화물로 이루어지는 박막이 형성된다. 이어서, 상기 실리 콘 기판(10) 상부로 퍼지 가스로서 아르곤 가스를 약 3초 동안 도입한다. 이에 따라, 상기 실리콘 기판(10) 상에 화학적으로 반응하지 않은 O3를 제거한다.
여기서, 상기 원자층 단위의 하프늄-산화물 박막의 형성과 원자층 단위의 알루미늄-산화물 박막의 형성을 반복적으로 수행한다. 이에 따라, 상기 실리콘 기판(10) 상에 하프늄-알루미늄-산화물 함유 고체 물질로 이루어진 게이트 절연막(14′)이 형성된다. 이때, 게이트 절연막(14′)의 두께는 약 10Å을 갖도록 형성한다. 따라서, 상기 게이트 절연막(14′)을 패터닝함으로서 형성되는 게이트 절연막 패턴(14b)의 두께도 약 10Å 이다.
또한, 도 3에 도시한 상기 게이트 절연막 패턴(14b)을 보다 치밀한 구조로 형성하기 위하여 상기 하프늄-알루미늄-산화물 함유 고체 물질에 질소를 더 포함시킨다. 따라서, 본 실시예에서는 상기 게이트 절연막(14′)을 형성한 후, 상기 게이트 절연막(14′)을 질화 분위기(niridation atmosphere)에서 열처리시키는 공정을 더 수행할 수 있다. 여기서, 상기 열처리시키는 공정은 실시예 1과 동일하다.
이와 같이, 상기 원자층 적층에 의해 상기 실리콘 기판(10) 상에 게이트 절연막(14′)을 형성한 후, 상기 게이트 절연막(14′) 상에 폴리 실리콘으로 이루어진 게이트 도전막(16)을 형성한다. 여기서, 상기 게이트 도전막(16)의 형성은 실시예 1에서 설명한 바와 동일하다.
도 4b를 참조하면, 상기 실리콘 기판(10) 상에 형성한 게이트 절연막(14′)과 게이트 도전막(16)을 패터닝하여, 게이트 절연막 패턴(14b)과 게이트 도전막 패 턴(16b)으로 이루어지는 게이트 구조물(20b)을 형성한다. 상기 게이트 구조물(20b)이 형성 방법은 실시예 1에서 설명한 바와 동일하다.
도 4c를 참조하면, 이온 주입을 실시하여 상기 게이트 구조물(20b)과 인접하는 실리콘 기판(10) 표면 부위에 p형 불순물로서 인(P)을 도핑시켜서, 실키콘 기판(10) 표면 부위에 소스/드레인 영역(18b)을 형성한다. 이때, 상기 소스/드레인 영역(18b)에 도핑된 p형 불순물은 고농도(p+)를 갖는다. 이에 따라, 상기 게이트 구조물(20b)과 소스/드레인 영역(18b)을 포함하는 PMOS 트랜지스터를 완성한다.
본 실시예에서는, 게이트 절연막 패턴(14b)을 고유전율을 갖는 물질로서 하프늄-알루미늄-산화물 함유 고체 물질을 사용하여 형성하기 때문에, PMOS 트랜지스터의 구동시 문턱 전압을 낮출 수 있고, 동시에 누설 전류의 발생을 억제할 수 있다.
실시예 3
도 5는 본 발명의 실시예 3에 따른 반도체 장치를 개략적으로 나타내는 단면도이다. 본 실시예에서는, 실시예 1에서와 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 중복된 설명은 생략한다.
도 5를 참조하면, 반도체 기판(10)에 NMOS 트랜지스터가 형성되어 있다. 상기 반도체 기판(10)에 대하여는 실시예 1에서 설명한 바와 동일하다. 또한, 반도체 기판(10)에는 트렌치 소자 분리막(12)이 형성되어 있다.
그리고, 형성된 NMOS 트랜지스터는 반도체 기판(10) 상에 형성된 게이트 구 조물(50a)과 상기 게이트 구조물(50a)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 소스/드레인 영역(18a)을 포함한다.
상기 게이트 구조물(50a)은 제1 박막 패턴(51a), 게이트 절연막 패턴(14a), 제2 박막 패턴(53a), 제1 게이트 도전막 패턴(16a) 및 제2 게이트 도전막 패턴(55a)을 포함한다. 여기서, 상기 게이트 절연막 패턴(14a)과 제1 게이트 도전막 패턴(16a)에 대하여는 실시예 1에서 설명한 바와 동일하다.
본 실시예의 게이트 구조물(50a)에는 상기 반도체 기판(10)과 게이트 절연막 패턴(14a) 사이에 제1 박막 패턴(51a)이 형성되어 있다. 본 실시예의 NMOS 트랜지스터에서, 상기 제1 박막 패턴(51a)은 상기 게이트 절연막 패턴(14a)과 마찬가지로 절연 물질로 이루어진다. 상기 제1 박막 패턴(51a)은 상기 반도체 기판(10)과 게이트 절연막 패턴(14a) 사이의 계면에서 발생할 수 있는 하프늄 등의 물질 이동 등을 억제한다. 따라서, 상기 제1 박막 패턴(51a)은 실리콘 함유 고체 물질을 사용하여 형성할 수 있다. 이러한 실리콘 함유 고체 물질의 예로서는 실리콘 산화물 또는 실리콘 산질화물 등을 들 수 있다.
여기서, 상기 제1 박막 패턴(51a)은 상기 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 제1 박막을 형성한 후, 상기 제1 박막을 패터닝하여 형성한다. 상기 제1 박막은 주로 화학기상증착 방법에 의해, 바람직하게는 저압에서 형성한다. 상기 실리콘 산화물을 저압화학기상증착에 의해 제1 박막으로 형성할 경우, SiCl2H2를 소스 물질로 사용하고 약 850 내지 950℃의 온도의 공정 조건에서 증착 공정을 수행하는 것이 바람직하다.
그리고, 상기 게이트 절연막 패턴(14a)과 제1 게이트 도전막 패턴(16a) 사이에는 제2 박막 패턴(53a)이 형성되어 있다. 본 실시예의 NMOS 트랜지스터에서, 상기 제2 박막 패턴(53a)은 상기 제1 게이트 도전막 패턴(16a)과 마찬가지로 도전성을 갖는다. 또한, 상기 제2 박막 패턴(53a)은 상기 NMOS 트랜지스터의 전극 기능을 갖는 상기 제1 게이트 도전막 패턴(16a)의 열화를 방지한다. 상기 제2 박막 패턴(53a)은 탄탈륨 함유 고체 물질로 이루어지는 것이 바람직하다. 이러한 탄탈륨 함유 고체 물질의 예로서는 탄탈륨 질화물을 들 수 있다.
상기 제2 박막 패턴(53a)은 상기 탄탈륨 질화물로 이루어지는 제2 박막을 형성한 후, 상기 제2 박막을 패터닝하여 형성한다. 상기 제2 박막은 예를 들면, 원자층 적층 방법에 의해 형성할 수 있다. 원자층 적층 방법에 의해 상기 제2 박막을 형성할 경우, 탄탈륨 소스 물질과 질소 소스 물질을 사용하고 650℃ 이하의 온도와 0.3 내지 10Torr의 압력의 공정 조건에서 상기 원자층 적층 방법을 수행한다. 특히, 적층과 정화를 반복적으로 실시함으로서 원하는 두께를 갖는 제2 박막을 얻는다. 그리고, 상기 탄탈륨 소스 물질의 예로서는 TaF5, TaCl5, TaBr5, TaI5 등과 같은 탄탈륨 할라이드 전구체를 들 수 있다.
상기 제1 게이트 도전막 패턴(16a) 상에는 제2 게이트 도전막 패턴(55a)이 형성되어 있다. 본 실시예의 NMOS 트랜지스터에서, 상기 제2 게이트 도전막 패턴(55a)은 상기 제1 게이트 도전막 패턴(16a)과 마찬가지로 도전성 물질로 이루어진 다. 따라서, 상기 제2 게이트 도전막 패턴(55a)은 제1 게이트 도전막 패턴(16a)과 함께 NMOS 트랜지스터의 전극 기능을 갖는다.
본 실시예에서와 같이, 상기 제2 게이트 도전막 패턴(55a)을 형성할 경우, 상기 제1 게이트 도전막 패턴(16a)과 상기 제2 게이트 도전막 패턴(55a) 전체가 약 1,000Å 이하의 범위 내에서 적절한 두께를 갖는 것이 바람직하다. 그렇지만, 본 실시예와는 다르게, 상기 제2 게이트 도전막 패턴(55a)을 생략할 경우, 상기 제1 게이트 도전막 패턴(16a) 자체가 약 1,000Å 이하의 범위 내에서 적절한 두께를 갖도록 형성한다.
특히, 상기 제2 게이트 도전막 패턴(55a)은 폴리 실리콘, 금속, 금속 질화물등으로 이루어진다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 상기 금속의 예로서는 텅스텐, 몰리브덴, 티타늄, 탄탈륨, 알루미늄, 구리, 하프늄, 지르코늄 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 상기 금속 질화물의 예로서는 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 탄탈륨 실리콘 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
또한, 상기 제2 게이트 도전막 패턴(55a)은 상기 폴리 실리콘, 금속 또는 금속 질화물로 이루어지는 제2 게이트 도전막을 형성한 후, 상기 제2 게이트 도전막을 패터닝하여 형성한다. 상기 제2 게이트 도전막은 화학기상증착 또는 원자층 적 층에 의해 형성한다. 특히, 상기 폴리 실리콘 또는 금속으로 이루어지는 제2 게이트 도전막을 형성할 경우에는 상기 화학기상증착을 수행하는 것이 바람직하고, 상기 금속 질화물로 이루어지는 제2 게이트 도전막을 형성할 경우에는 상기 원자층 적층을 수행하는 것이 바람직하다.
도 6a 및 도 6b는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 도 2a에서 설명한 동일한 방법으로, 반도체 기판으로서 p형 웰(도시되지 않음)이 형성된 실리콘 기판(10)을 준비한다. 이어서, 실시예 1에서와 동일하게 트렌치 소자 분리막(12)을 형성하여, 상기 실리콘 기판(10)을 액티브 영역과 필드 영역으로 정의한다.
그리고, 상기 실리콘 기판(10) 상에 실리콘 산화물로 이루어진 제1 박막(51)을 형성한다. 상기 제1 박막(51)은 SiCl2H2를 소스 물질로 사용하고 약 900 의 온도의 공정 조건에서 저압화학기상증착 공정을 수행하여 형성한다. 이어서, 실시예 1과 동일한 방법으로 상기 제1 박막(51) 상에 하프늄-실리콘-산화물 함유 고체 물질로 이루어진 게이트 절연막(14)을 형성한다. 또한, 상기 게이트 절연막(14)을 형성한 후, 실시예 1에서 설명한 열처리를 더 수행할 수도 있다.
계속해서, 상기 게이트 절연막(14) 상에 탄탈륨 질화물로 이루어진 제2 박막(53)을 형성한다. 상기 제2 박막(53)은 탄탈륨 헬라이드 전구체와 질소 가스를 사용하고 약 500℃의 온도와 약 1Torr의 압력의 공정 조건에서 원자층 적층 공정을 수행하여 형성한다. 이어서, 실시예 1과 동일한 방법으로 상기 제2 박막(53) 상에 제1 게이트 도전막(16)을 형성한다. 그리고, 상기 제1 게이트 도전막(16) 상에 폴리 실리콘으로 이루어진 제2 게이트 도전막(55)을 형성한다.
도 6b를 참조하면, 도 2b에서 설명한 바와 동일한 방법으로, 상기 실리콘 기판(10) 상에 형성한 상기 제2 게이트 도전막(55), 제1 게이트 도전막(16), 제2 박막(53), 게이트 절연막(14) 및 제1 박막(51)을 패터닝하여, 제1 박막 패턴(51a), 게이트 절연막 패턴(14a), 제2 박막 패턴(53a), 제1 게이트 도전막 패턴(16a) 및 제2 게이트 도전막 패턴(55a)으로 이루어지는 게이트 구조물(50a)을 형성한다.
계속해서, 도 2c에서 설명한 바와 동일한 방법으로, 이온 주입을 실시하여 상기 게이트 구조물(50a)과 인접하는 실리콘 기판(10) 표면 부위에 소스/드레인 영역(18a)을 형성한다. 이에 따라, 상기 게이트 구조물(50a)과 소스/드레인 영역(18a)을 포함하는 NMOS 트랜지스터를 완성한다. 특히, 본 실시예의 NMOS 트랜지스터에서, 상기 게이트 구조물(50a)로 포함되는 제1 박막 패턴(51a), 제2 박막 패턴(53a) 및 제2 게이트 도전막 패턴(55a) 각각은 선택적으로 부가할 수 있다.
이와 같이, 본 실시예에서는 제1 박막 패턴(51a), 제2 박막 패턴(53a), 제2 게이트 도전막 패턴(55a)을 선택적으로 부가할 수 있기 때문에, NMOS 트랜지스터의 구동시 보다 효율적으로 문턱 전압을 낮출 수 있고, 동시에 누설 전류의 발생을 억제할 수 있다.
실시예 4
도 7은 본 발명의 실시예 4에 따른 반도체 장치를 개략적으로 나타내는 단면도이다. 본 실시예에서는, 실시예 2 및 실시예 3에서와 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 중복된 설명은 생략한다.
도 7을 참조하면, 반도체 기판(10)에 PMOS 트랜지스터가 형성되어 있다. 상기 반도체 기판(10)에 대하여는 실시예 2에서 설명한 바와 동일하다. 또한, 반도체 기판(10)에는 트렌치 소자 분리막(12)이 형성되어 있다.
그리고, 형성된 PMOS 트랜지스터는 반도체 기판(10) 상에 형성된 게이트 구조물(50b)과 상기 게이트 구조물(50b)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 소스/드레인 영역(18b)을 포함한다.
상기 게이트 구조물(50b)은 제1 박막 패턴(51b), 게이트 절연막 패턴(14b), 제2 박막 패턴(53b), 제1 게이트 도전막 패턴(16b) 및 제2 게이트 도전막 패턴(55b)을 포함한다. 여기서, 상기 게이트 절연막 패턴(14b)과 제1 게이트 도전막 패턴(16b)에 대하여는 실시예 2에서 설명한 바와 동일하다.
그렇지만, 본 실시예의 게이트 구조물(50b)에는 상기 반도체 기판(10)과 게이트 절연막 패턴(14b) 사이에 제1 박막 패턴(51b)이 형성되어 있고, 상기 게이트 절연막 패턴(14b)과 제1 게이트 도전막 패턴(16b) 사이에 제2 박막 패턴(53b)이 형성되어 있고, 제1 게이트 도전막 패턴(16b) 상에 제2 게이트 도전막 패턴(55b)이 형성되어 있다.
여기서, 본 실시예에 따른 제1 박막 패턴(51b)은 실시예 3의 제1 박막 패턴(51a)과 유사하다. 또한, 본 실시예에 따른 제2 박막 패턴(53b)은 실시예 3의 제2 박막 패턴(53a)과 유사하다. 아울러, 본 실시예에 따른 제2 게이트 절연막 패턴(55b)은 실시예 3의 제2 게이트 절연막 패턴(55a)과 유사하다.
다만, 본 실시예에 도시한 트랜지스터가 PMOS이기 때문에, 실시예 3의 제2 박막 패턴(53a)과 제2 게이트 절연막 패턴(53a)에는 n형 불순물이 도핑된 반면에, 본 실시예의 제2 박막 패턴(53b)과 제2 게이트 절연막 패턴(55b)에는 p형 불순물이 도핑된다. 아울러, 실시예 3의 제1 박막 패턴(51a)이 NMOS 트랜지스터에 적합한 특성을 갖지만, 본 실시예의 제1 박막 패턴(51b)은 PMOS 트랜지스터에 적합한 특성을 갖는다.
도 8a 및 도 8b는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a를 참조하면, 도 4a에서 설명한 동일한 방법으로, 반도체 기판으로서 n형 웰(도시되지 않음)이 형성된 실리콘 기판(10)을 준비한다. 이어서, 실시예 2에서와 동일하게 트렌치 소자 분리막(12)을 형성하여, 상기 실리콘 기판(10)을 액티브 영역과 필드 영역으로 정의한다.
그리고, 상기 실리콘 기판(10) 상에 실시예 3과 동일한 제1 박막(51)을 형성한다. 이어서, 실시예 2와 동일한 방법으로 상기 제1 박막(51) 상에 하프늄-알루미늄-산화물 함유 고체 물질로 이루어진 게이트 절연막(14′)을 형성한다. 또한, 상기 게이트 절연막(14′)을 형성한 후, 실시예 1에서 설명한 열처리를 더 수행하기도 한다.
계속해서, 상기 게이트 절연막(14′) 상에 실시예 3과 동일한 제2 박막(53) 을 형성한다. 이어서, 실시예 2와 동일한 방법으로 상기 제2 박막(53) 상에 제1 게이트 도전막(16)을 형성한다. 그리고, 상기 제1 게이트 도전막(16) 상에 실시예 3과 동일한 제2 게이트 도전막(55)을 형성한다.
도 8b를 참조하면, 도 4b에서 설명한 바와 동일한 방법으로, 상기 실리콘 기판(10) 상에 형성한 상기 제2 게이트 도전막(55), 제1 게이트 도전막(16), 제2 박막(53), 게이트 절연막(14′) 및 제1 박막(51)을 패터닝하여, 제1 박막 패턴(51b), 게이트 절연막 패턴(14b), 제2 박막 패턴(53b), 제1 게이트 도전막 패턴(16b) 및 제2 게이트 도전막 패턴(55b)으로 이루어지는 게이트 구조물(50b)을 형성한다.
계속해서, 도 2c에서 설명한 바와 동일한 방법으로, 이온 주입을 실시하여 상기 게이트 구조물(50b)과 인접하는 실리콘 기판(10) 표면 부위에 소스/드레인 영역(18b)을 형성한다. 이에 따라, 상기 게이트 구조물(50b)과 소스/드레인 영역(18b)을 포함하는 PMOS 트랜지스터를 완성한다.
그리고, 본 실시예에서는 소스/드레인 영역(18b)을 형성하기 위한 이온 주입에서 인(P)과 같은 p형 불순물을 선택한다. 따라서, 실시예 3의 n형 불순물이 도핑된 제2 박막 패턴(53a)과 제2 게이트 도전막 패턴(55a)과는 달리 본 실시예의 제2 박막 패턴(53b)과 제2 게이트 도전막 패턴(55b)에는 PMOS 트랜지스터로서 p형 불순물이 도핑된다.
특히, 본 실시예의 PMOS 트랜지스터에서, 상기 게이트 구조물(50b)로 포함되는 제1 박막 패턴(51b), 제2 박막 패턴(53b) 및 제2 게이트 도전막 패턴(55b) 각각은 선택적으로 부가할 수 있다.
이와 같이, 본 실시예에서는 제1 박막 패턴(51b), 제2 박막 패턴(53b), 제2 게이트 도전막 패턴(55b)을 선택적으로 부가할 수 있기 때문에, PMOS 트랜지스터의 구동시 보다 효율적으로 문턱 전압을 낮출 수 있고, 동시에 누설 전류의 발생을 억제할 수 있다.
실시예 5
도 9는 본 발명의 실시예 5에 따른 반도체 장치를 개략적으로 나타내는 단면도들이다. 본 실시예에서는, 실시예 1에서와 동일한 부재에 대하여는 동일한 참조 부호를 나타내고, 중복된 설명은 생략한다.
도 9를 참조하면, 반도체 기판(10)에는 NMOS 트랜지스터가 형성되어 있다. 상기 반도체 기판(10)에 대하여는 실시예 1에서 설명한 바와 동일하다. 또한, 반도체 기판(10)에는 트렌치 소자 분리막(12)이 형성되어 있다.
그리고, 형성된 NMOS 트랜지스터는 반도체 기판(10) 상에 형성된 게이트 구조물(67)과 상기 게이트 구조물(67)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 소스/드레인 영역(68)을 포함한다.
상기 게이트 구조물(67)은 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a) 및 게이트 스페이서(69)를 포함한다. 본 실시예에서의 게이트 절연막 패턴(64a) 및 게이트 도전막 패턴(66a) 각각은 실시예 1의 게이트 절연막 패턴(14a) 및 게이트 도전막 패턴(16b) 각각과 동일하다.
그렇지만, 본 실시예의 게이트 구조물(67)에는 상기 게이트 절연막 패턴 (64a)과 게이트 도전막 패턴(66a)의 양측벽 각각에 게이트 스페이서(69)가 형성되어 있다. 아울러, 본 실시예의 소스/드레인 영역(68)은 얕은 접합 영역(68a)과 깊은 접합 영역(68b)을 갖는다.
본 실시예에 따른 반도체 장치를 제조하기 위하여는, 먼저 도 2a에서 설명한 동일한 방법으로, 반도체 기판으로서 p형 웰(도시되지 않음)이 형성된 실리콘 기판(10)을 준비한다. 이어서, 실시예 1에서와 동일하게 트렌치 소자 분리막(12)을 형성하여, 상기 실리콘 기판(10)을 액티브 영역과 필드 영역으로 정의한다.
그리고, 실시예 1과 동일한 방법으로 상기 실리콘 기판(10) 상에 게이트 절연막과 게이트 도전막을 순차적으로 형성한 후, 상기 게이트 도전막과 게이트 절연막을 패터닝하여 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a)을 형성한다. 이어서, 제1 이온 주입을 실시하여 얕은 접합을 갖는 소스/드레인 영역(68a)을 형성한다. 상기 제1 이온 주입에서는 상기 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a)이 이온 주입 마스크의 역할을 하고, 저농도를 갖는 n형 불순물(n-)을 도핑한다.
그리고, 상기 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a)의 양측벽에 게이트 스페이서(69)를 형성한다. 구체적으로, 상기 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a)이 형성된 실리콘 기판(10) 상에 실리콘 질화물과 같은 절연 물질로 이루어진 박막(도시 안됨)을 형성한 후, 상기 박막을 전면 식각하여 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a)의 양측벽 각각에 상기 박막을 남김으로서 상기 박막에 의해 게이트 스페이서(69)가 형성된다. 이에 따라, 상기 실리콘 기판(10) 상에는 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a) 및 게이트 스페이서(69)를 포함하는 게이트 구조물(67)이 형성된다.
이어서, 제2 이온 주입을 실시하여 깊은 접합을 갖는 소스/드레인 영역(48b)을 형성한다. 상기 제2 이온 주입에서는 상기 게이트 스페이서(69)를 포함하는 게이트 구조물(67)이 이온 주입 마스크의 역할을 하고, 고농도를 갖는 n형 불순물(n+)을 도핑한다.
따라서, 본 실시예에서는 게이트 절연막 패턴(64a)과 게이트 도전막 패턴(66a) 및 게이트 스페이서(69)를 포함하는 게이트 구조물(67) 및 상기 게이트 구조물(67)과 인접하는 반도체 기판(10)의 표면 부위에 형성된 얕은 접합 영역(68a)과 깊은 접합 영역(68b)을 포함하는 소스/드레인 영역(68)을 갖는 NMOS 트랜지스터를 구현한다.
실시예 6
도 10은 본 발명의 실시예 6에 따른 반도체 장치를 개략적으로 나타내는 단면도이다. 본 실시예에서는 실시예 1 및 실시예 2에서와 동일한 부재에 대하여 중복된 설명은 생략한다.
도 10을 참조하면, 반도체 기판(100)에는 제1 트랜지스터로서 NMOS 트랜지스터가 형성되어 있고, 제2 트랜지스터로서 PMOS 트랜지스터가 형성되어 있다. 즉, 상기 반도체 기판(100)에는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 상보형 트랜지스터가 형성되어 있다. 상기 반도체 기판(100)에 대하여는 상기 NMOS 트랜지 스터가 형성되어 있는 NMOS 영역은 실시예 1에서 설명한 바와 동일하고, 상기 PMOS 트랜지스터가 형성되어 있는 PMOS 영역은 실시예 2에서 설명한 바와 동일하다. 또한, 상기 반도체 기판(100)에는 트렌치 소자 분리막(102)이 형성되어 있다.
그리고, 형성된 NMOS 트랜지스터는 반도체 기판(100) 상에 형성된 제1 게이트 구조물(107)과 상기 제1 게이트 구조물(107)과 인접하는 반도체 기판(100)의 표면에 형성된 제1 소스/드레인 영역(108)을 포함하고, 형성된 PMOS 트랜지스터는 반도체 기판(100) 상에 형성된 제2 게이트 구조물(117)과 상기 제2 게이트 구조물(117)과 인접하는 반도체 기판(100)의 표면에 형성된 제2 소스/드레인 영역(118)을 포함한다.
상기 제1 게이트 구조물(107)은 제1 게이트 절연막 패턴(104)과 제1 게이트 도전막 패턴(106)을 포함한다. 여기서, 상기 제1 게이트 절연막 패턴(104)과 제1 게이트 도전막 패턴(106) 각각은 실시예 1의 게이트 절연막 패턴(14a)과 게이트 도전막 패턴(16a) 각각과 동일하다. 그리고, 상기 제2 게이트 구조물(117)은 제2 게이트 절연막 패턴(114)과 제2 게이트 도전막 패턴(116)을 포함한다. 여기서, 상기 제2 게이트 절연막 패턴(114)과 제2 게이트 도전막 패턴(116) 각각은 실시예 2의 게이트 절연막 패턴(14b)과 게이트 도전막 패턴(16b) 각각과 동일하다.
도 11a 내지 도 11c는 도 10의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 11a를 참조하면, 반도체 기판으로서 실리콘 기판(100)을 준비한다. 상기 실리콘 기판(100)에는 NMOS 영역에 p형 불순물이 도핑된 p형 웰이 형성되어 있고, PMOS 영역에 n형 불순물을 도핑된 n형 웰이 형성되어 있다. 이어서, 트렌치 소자 분리막(102)을 형성하여 상기 실리콘 기판(100)을 액티브 영역과 필드 영역으로 정의한다.
그리고, 상기 실리콘 기판의 NMOS 영역에 실시예 1과 동일한 방법으로 제1 게이트 절연막 패턴(104)과 상기 제1 게이트 절연막 패턴(104) 상에 형성된 제1 게이트 도전막 패턴(106)을 포함하는 제1 게이트 구조물(107)을 형성한다.
도 11b를 참조하면, 상기 실리콘 기판(100)의 PMOS 영역에 실시예 2와 동일한 방법으로 제2 게이트 절연막 패턴(114)과 상기 제2 게이트 절연막 패턴(114) 상에 형성된 제2 게이트 도전막 패턴(116)을 포함하는 제2 게이트 구조물(117)을 형성한다.
도 11c를 참조하면, 제1 이온 주입을 실시하여 상기 실리콘 기판(100)의 NMOS 영역에 형성된 제1 게이트 구조물(107)과 인접하는 실리콘 기판(100)의 표면 부위에 n형 불순물로서 보론을 도핑시켜서, 실리콘 기판(100) 표면 부위에 제1 소스/드레인 영역(108)을 형성한다. 이때, 상기 제1 소스/드레인 영역(108)에 도핑된 n형 불순물은 고농도(n+)를 갖는다. 계속해서, 제2 이온 주입을 실시하여 상기 실리콘 기판(100)의 PMOS 영역에 형성된 제2 게이트 구조물(117)과 인접하는 실리콘 기판(100)의 표면 부위에 p형 불순물로서 인을 도핑시켜서, 실리콘 기판(100) 표면 부위에 제2 소스/드레인 영역(118)을 형성한다. 이때, 상기 제2 소스/드레인 영역(118)에 도핑된 p형 불순물은 고농도(p+)를 갖는다.
이에 따라, 상기 제1 게이트 구조물(107)과 제1 소스/드레인 영역(108)을 포 함하는 NMOS 트랜지스터와 상기 제2 게이트 구조물(117)과 제2 소스/드레인 영역(118)을 포함하는 PMOS 트랜지스터로 이루어진 상보형 모오스 트랜지스터를 완성한다.
본 실시예에서는 상기 NMOS 트랜지스터의 게이트 절연막 패턴(104)의 특성에 보다 적합한 고유전율을 갖는 물질을 선택하고, 상기 PMOS 트랜지스터의 게이트 절연막 패턴(114)의 특성에 보다 적합한 고유전율을 갖는 물질을 선택한다. 따라서, 본 실시예는 우수한 특성과 신뢰성을 갖는 상보형 모오스 트랜지스터의 구현이 가능하다.
실시예 7
도 12는 본 발명의 실시예 7에 따른 반도체 장치를 개략적으로 나타내는 단면도이다. 본 실시예에서는 실시예 1, 실시예 2 및 실시예 6에서와 동일한 부재에 대하여 중복된 설명은 생략한다.
도 12를 참조하면, 반도체 기판(130)에는 제1 트랜지스터로서 NMOS 트랜지스터가 형성되어 있고, 제2 트랜지스터로서 PMOS 트랜지스터가 형성되어 있다. 상기 반도체 기판(130)에 대하여는 상기 NMOS 트랜지스터가 형성되어 있는 NMOS 영역은 실시예 1에서 설명한 바와 동일하고, 상기 PMOS 트랜지스터가 형성되어 있는 PMOS 영역은 실시예 2에서 설명한 바와 동일하다. 또한, 상기 반도체 기판(100)에는 트렌치 소자 분리막(132)이 형성되어 있다.
그리고, 형성된 NMOS 트랜지스터는 반도체 기판(130) 상에 형성된 제1 게이 트 구조물(137)과 상기 제1 게이트 구조물(137)과 인접하는 반도체 기판(130)의 표면에 형성된 제1 소스/드레인 영역(138)을 포함하고, 형성된 PMOS 트랜지스터는 반도체 기판(130) 상에 형성된 제2 게이트 구조물(137)과 상기 제2 게이트 구조물(137)과 인접하는 반도체 기판(130)의 표면에 형성된 제2 소스/드레인 영역(148)을 포함한다.
상기 제1 게이트 구조물(137)은 제1 게이트 절연막 패턴(134b)과 제1 게이트 도전막 패턴(136b) 및 제3 게이트 도전막 패턴(150b)을 포함한다. 그리고, 상기 제2 게이트 구조물(147)은 제2 게이트 절연막 패턴(144b)과 제2 게이트 도전막 패턴(146c) 및 제4 게이트 도전막 패턴(156b)을 포함한다. 여기서, 상기 제1 게이트 절연막 패턴(134b)과 제1 게이트 도전막 패턴(136b) 각각은 실시예 1의 게이트 절연막 패턴(14a)과 게이트 도전막 패턴(16a) 각각과 유사하고, 상기 제2 게이트 절연막 패턴(144b)과 제2 게이트 도전막 패턴(146c) 각각은 실시예 2의 게이트 절연막 패턴(14b)과 게이트 도전막 패턴(16b) 각각과 유사하다.
도 13a 내지 도 13g는 도 12의 반도체 장치를 제조하는 방법을 개략적으로 나타내는 단면도들이다.
도 13a를 참조하면, 반도체 기판으로서 실리콘 기판(130)을 준비한다. 상기 실리콘 기판(130)은 실시예 6의 반도체 기판(100)과 동일하다. 이어서, 상기 실리콘 기판(130)에 트랜치 소자 분리막(132)을 형성하여 액티브 영역과 필드 영역을 정의한다.
그리고, 상기 실리콘 기판(130) 상에 제1 게이트 절연막(134)과 제1 게이트 도전막(136)을 형성한다. 상기 제1 게이트 절연막(134)은 실시예 1의 게이트 절연막(14)과 동일하고, 상기 제1 게이트 도전막(136)은 약 1,500Å의 두께를 갖도록 형성하는 것을 제외하고는 실시예 1의 게이트 도전막(16)과 동일하다. 이어서, 상기 실리콘 기판(130)의 PMOS 영역 상에 형성되어 있는 제1 게이트 도전막(136) 표면을 노출시키는 포토레지스트 패턴(135)을 형성한다.
도 13b를 참조하면, 상기 포토레지스트 패턴(135)을 식각 마스크로 사용한 식각을 실시하여 상기 노출된 제1 게이트 도전막(136)과 제1 게이트 절연막(134)을 순차적으로 제거한다. 상기 식각에서는 희석된 HF 용액을 사용한다. 그리고, 상기 포토레지스트 패턴(135)을 제거한다. 그 결과, 상기 실리콘 기판(130)의 NMOS 영역 상에는 예비-제1 게이트 절연막 패턴(134a)과 예비-제1 게이트 도전막 패턴(136a)이 형성된다.
계속해서, 상기 실리콘 기판(130)의 PMOS 영역과 상기 예비-제1 게이트 도전막 패턴(136a) 상에 제2 게이트 절연막(144)을 연속적으로 형성한다. 상기 제2 게이트 절연막(134)은 실시예 2의 게이트 절연막(14′)과 동일한 방법으로 형성한다.
도 13c를 참조하면, 상기 제2 게이트 절연막(144)이 형성되어 있는 결과물 상에 제2 게이트 도전막(146)을 형성한다. 상기 제2 게이트 도전막(146)은 약 1,500Å의 두께를 갖도록 형성하는 것을 제외하고는 실시예 1의 게이트 도전막(16)과 동일하다.
도 13d를 참조하면, 화학기계적 연마에 의해 상기 제2 게이트 도전막(146)의 일부를 제거한다. 그 결과, 일부가 제거됨으로서 두께가 낮아진 제2 게이트 도전막 (146a)을 얻는다.
도 13e를 참조하면, 상기 예비-제1 게이트 도전막 패턴(136a)의 표면을 노출될 때까지 에치백을 수행한다. 그 결과, 상기 실리콘 기판(130)의 NMOS 영역 상에는 예비-제1 게이트 절연막 패턴(134a)과 예비-제1 게이트 도전막 패턴(136b)이 형성되고, PMOS 영역 상에는 예비-제2 게이트 절연막 패턴(144a)과 예비-제2 게이트 도전막 패턴(146b)이 형성된다.
특히, 상기 화학기계적 연마와 에치백을 수행한 결과, 상기 예비-제1 게이트 도전막 패턴(136a)과 예비-제2 게이트 도전막 패턴(146b) 각각의 두께는 약 500 이다. 따라서, 상기 화학기계적 연마와 에치백을 수행한 후, 상기 NMOS 영역에는 약 500Å의 두께를 갖는 예비-제1 게이트 도전막 패턴(136a)이 형성되고, 상기 PMOS 영역에는 약 500Å의 두께를 갖는 예비-제2 게이트 도전막 패턴(146b)이 형성된다.
도 13f를 참조하면, 상기 예비-제1 게이트 도전막(136a)과 예비-제2 게이트 도전막 패턴(146b) 상에 제3 게이트 도전막(150)을 형성한다.
도 13g를 참조하면, 화학기계적 연마를 실시하여 상기 제3 게이트 도전막(150)의 일부를 제거함으로서 평탄한 표면을 갖는 제3 게이트 도전막(150a)을 형성한다. 특히, 상기 화학기계적 연마를 수행하여 획득하는 평탄한 표면을 갖는 제3 게이트 도전막(150a)은 약 450Å의 두께를 갖도록 공정을 조절한다.
계속해서, 제1 패터닝과 제1 불순물의 도핑을 순차적으로 수행하여 상기 실리콘 기판(130)의 NMOS 영역에 제1 게이트 구조물(137)과 제1 소스/드레인 영역 (138)을 포함하는 NMOS 트랜지스터를 형성한다. 그리고, 제2 패터닝과 제2 불순물의 도핑을 순차적으로 수행하여 상기 실리콘 기판(130)의 PMOS 영역에 제2 게이트 구조물(147)과 제2 소스/드레인 영역(148)을 포함하는 PMOS 트랜지스터를 형성한다. 제1 패터닝 및 제2 패터닝은 동시에 수행할 수도 있고, 별개의 공정으로 수행할 수도 있다. 동시에 수행할 때에는, 제1 불순물 및 제2 불순물 도핑 공정을 별도의 이온 주입 마스크를 형성하여 수행한다. 그 결과 도 12에 도시한 바와 같은 상보형 트랜지스터를 완성한다.
이와 같이, 본 실시예에 의하면, NMOS 및 PMOS 트랜지스터 각각에 적합한 게이트 절연막을 형성함으로써, 우수한 특성과 신뢰성을 갖는 상보형 모오스 트랜지스터의 구현이 가능하다.
실시예 8
도 14는 본 발명의 실시예 8에 따른 반도체 장치의 게이트 구조물을 나타내는 단면도이다. 도 19는 본 발명의 실시예들에서 설명하는 반도체 장치를 나타내는 평면도이다. 그리고, 도 19의 AA'선을 따라 자르면 도 14의 PMOS 구조물이 나타나고, 도 19의 CC'선을 따라 자르면 도 14의 NMOS 구조물이 나타난다. 또한, 본 실시예에서는 실시예 1, 실시예 2, 실시예 6 및 실시예 7에서와 동일한 부재에 대하여 동일한 참조부호로 나타내고, 더 이상의 중복된 설명은 생략한다.
도 14를 참조하면, 반도체 기판(130)은 절연 영역(132)을 포함한다. 상기 절연 영역(132)은 주로 트렌치 소자 분리막으로서 상기 반도체 장치의 PMOS 액티브 영역과 NMOS 액티브 영역으로 분리한다. 도 14의 좌측에 도시된 상기 NMOS 영역에는 n형 불순물이 도핑된 소스/드레인 영역(138)과 상기 소스/드레인 영역(138) 사이에 형성되는 채널 영역을 포함하는 트랜지스터가 있다. 상기 NMOS 영역에서의 게이트 구조물(137)은 상기 소스/드레인 영역(138) 사이의 채널 영역 상에 형성된다. 상기 게이트 구조물(137)은 제1 게이트 절연막(134b) 또는 게이트 유전막을 포함한다. 그리고, 금속 함유 폴리 실리콘(metal inserted polysilicon ; MIPS)으로 이루어지는 게이트 전극이 상기 게이트 절연막(134b) 상에 형성된다. 상기 게이트 전극은 금속(또는 금속 질화물)으로 이루어지는 게이트 도전막(135b)과, 제1 폴리 실리콘막(136b)과 제2 폴리 실리콘막(150b)인 도전성 폴리 실리콘으로 이루어지는 게이트 도전막을 포함한다. 또한, 상기 제1 폴리 실리콘막(136b)과 상기 제2 폴리 실리콘막(150b)은 상기 금속 게이트 도전막(135b)과 함께 전기적 경로를 형성한다.
유사하게, 도 14의 우측에 도시된 상기 PMOS 영역에는 p형 불순물이 도핑된 소스/드레인 영역(148)과 상기 소스/드레인 영역(148) 사이에 형성되는 채널 영역을 포함하는 트랜지스터가 있다. 상기 PMOS 영역에서의 게이트 구조물(147)은 상기 소스/드레인 영역(148) 사이의 채널 영역 상에 형성된다. 상기 게이트 구조물(147)은 제1 게이트 절연막(144b) 또는 게이트 유전막을 포함한다. 그리고, 상기 게이트 구조물(147)은 상기 게이트 절연막(144b) 상에 형성되는 다층 구조의 게이트 전극을 포함한다. 상기 PMOS 영역의 상기 게이트 전극은 금속(또는 금속 질화물)으로 이루어지는 게이트 도전막(145b)과, 도핑된 폴리 실리콘막들(146c, 156b)과 같은 두 개의 게이트 도전막들을 포함한다.
상기 n형의 불순물이 도핑된 소스/드레인 영역(138) 사이에 형성된 상기 게이트 구조물(137)에서, 상기 게이트 절연막(134b)은 상기 NMOS 영역의 도핑에 사용된 불순물에 근거하여 선택되는 제1 고유전 상수 물질을 사용하여 형성한다. 또한, 상기 PMOS 영역에서의 상기 게이트 구조물(147)에서, 상기 게이트 절연막(144b)은 상기 제1 고유전 상수 물질과는 서로 다른 제2 고유전 상수 물질을 사용하여 형성할 수 있다.
본 실시예에서, 상기 제1 고유전 상수 물질의 예로서는 하프늄, 지르코늄, 티타늄 등을 포함하는 금속 산화물을 들 수 있다. 특히, 상기 하프늄, 지르코늄, 티타늄 등은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 그리고, 상기 제2 고유전 상수 물질의 예로서는 알루미늄, 란탄, 이트륨 등을 포함하는 금속 산화물을 들 수 있다. 특히, 상기 알루미늄, 란탄, 이트륨 등은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 보다 구체적으로, 상기 제1 고유전 상수 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물 등을 들 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용한다. 아울러, 상기 제2 고유전 상수 물질은 알루미늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란탄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 들 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용한다.
언급한 바와 같이, 상기 게이트 구조물들(137, 147)은 금속(또는 금속 질화 물)의 게이트 도전막과 폴리 실리콘의 게이트 도전막으로 이루어지는 다층 박막 구조를 갖는다. 그러나, 본 실시예에서는 상기 게이트 구조물의 구조에 한정되지 않고, 도전성 전극 구조물과 같은 알려진 범위 내에서 다양한 변형이 가능하다.
도 15a 내지 도 15h는 도 14의 반도체 장치를 제조하는 방법을 나타내는 단면도이고, 도 15i는 도 14의 반도체 장치를 제조한 후, 후속 공정을 수행하는 방법을 나타내는 단면도이다. 그리고, 도 15a 내지 도 15h에서의 제조 방법을 간단하게 변형함으로서 이하에서 설명하는 도 16의 반도체 장치를 제조할 수 있음은 충분하게 이해할 수 있다.
도 15a를 참조하면, 반도체 기판(130)에 트렌치 소자 분리 영역(132)으로서 트렌치 소자 분리막을 형성한 후, 상기 반도체 기판(130) 상에 제1 게이트 절연막(134)을 형성한다. 상기 제1 게이트 절연막(134)은 화학기상증착 또는 원자층 적층을 수행하여 형성할 수 있다. 여기서, 상기 반도체 기판(130) 상에 실리콘 산화막, 실리콘 산질화막 등과 같은 인터페이스 박막(도시되지 않음)을 형성한 후, 상기 인터페이스 박막 상에 상기 제1 게이트 절연막(134)을 형성할 수도 있다. 그러므로, 상기 반도체 기판(130)과 상기 제1 게이트 절연막(134) 사이에 상기 인터페이스 박막이 개재되기도 한다. 그리고, 상기 제1 게이트 절연막(134) 상에 몰리브덴(Mo), 몰리브덴 질화물(MoN), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 알루미늄(Al), 알루미늄 질화물(AlN), 탄탈륨 실리콘 질화물(TaSiN) 등과 같은 물질로 이루어지는 제1 금속막(또는 금속 질화막)(135)을 형성한다. 특히, 상기 제1 금속막(135)은 약 200 미만이 두께를 갖도록 형성한다. 그리고, 상기 제1 금속막(또는 금속 질화막)(135)은 금속 함유 폴리 실리콘으로 이루어지는 게이트 전극이 아닌 도전성 폴리 실리콘으로 이루어지는 게이트 전극을 사용할 경우에는 그 생략이 가능하다. 계속해서, 상기 제1 금속막(135) 상에 도핑된 폴리 실리콘으로 이루어지거나 또는 폴리 실리콘과 금속 질화물 등으로 이루어지는 다층 구조물을 포함하는 제1 게이트 도전막(136)을 형성한다.
그리고, 상기 게이트 도전막(136) 상에 포토레지스트 패턴(605)을 형성한 후, 상기 포토레지스트 패턴(605)을 식각 마스크로 사용하여 건식 식각 또는 습식 식각을 수행한다. 상기 식각의 수행 결과, 도 15b에 도시된 바와 같이, 제1 게이트 도전막 패턴(136a), 제1 금속막 패턴(135a) 및 제1 게이트 절연막 패턴(134a)이 형성된다. 이어서, 상기 PMOS 영역의 반도체 기판(130)의 표면과 상기 제1 게이트 도전막 패턴(136a) 상에 제2 게이트 절연막(144)을 형성한다. 여기서, 상기 제2 게이트 절연막(144)은 상기 제1 게이트 절연막 패턴(134a)의 제1 고유전 상수 물질과는 다른 제2 고유전 상수 물질로 이루어진다. 계속해서, 상기 제1 금속막(135)과 동일한 물질 또는 다른 물질로 이루어지는 제2 금속막(또는 금속 질화막)(145)을 상기 제2 게이트 절연막(144)의 표면 상에 형성한다. 그리고, 상기 제2 금속막(145)의 경우에도 도전성 폴리 실리콘으로 이루어지는 게이트 전극을 사용할 경우에는 그 생략이 가능하다.
특히, 상기 제2 게이트 절연막(144)을 하프늄-실리콘-산화물로 이루어지는 경우, 상기 제2 게이트 절연막(144)을 형성하는 방법은 실시예 1의 하프늄-실리콘- 산화물로 이루어지는 게이트 절연막을 형성하는 방법과 동일하다. 또한, 상기 제2 게이트 절연막(144)이 하프늄-알루미늄-산화물로 이루어지는 경우, 상기 제2 게이트 절연막(144)을 형성하는 방법은 실시예 2의 하프늄-알루미늄-산화물로 이루어지는 게이트 절연막을 형성하는 방법과 동일하다.
도 15c를 참조하면, 상기 NMOS 영역과 상기 PMOS 영역 모두에 제2 게이트 도전막(146)을 형성한다. 상기 제2 게이트 도전막(146)은 도핑된 폴리 실리콘으로 이루어지거나 또는 폴리 실리콘과 금속 질화물로 이루어지는 다층 박막의 구조를 포함한다. 특히, 도 15c에 도시된 바와 같이, 상기 NMOS 영역과 PMOS 영역에서의 단차는 상기 NMOS 영역에 식각되지 않은 제1 게이트 절연막 패턴(134a), 제1 금속막 패턴(135a) 및 제1 게이트 도전막 패턴(136a)에 기인한다. 아울러, 본 실시예에서 상기 단차는 약 500Å 미만으로 조정되는 것이 바람직하다.
도 15d를 참조하면, 상기 제2 게이트 도전막(146)을 대상으로 화학기계적 연마 등과 같은 공정을 수행하여 상기 단차가 제거된 낮은 두께를 갖는 제2 게이트 도전막(146a)을 형성한다. 특히, 본 실시예에서는 화학기계적 연마보다는 식각을 수행하여 상기 제2 게이트 도전막(146)의 두께를 낮추는 것이 바람직하고, 상기 화학기계적 연마와 식각을 함께 수행하여 상기 제2 게이트 도전막(146)의 두께를 낮추는 것이 보다 바람직하다. 특히, 상기 화학기계적 연마를 수행하여 상기 NMOS 영역의 금속막(145)이 노출되지 않는 두께 정도를 갖도록 상기 제2 게이트 도전막(146a)을 남긴다.
도 15e를 참조하면, 게이트 구조물을 형성하기 위한 공정을 계속해서 수행한 다. 구체적으로, 전면 건식 식각을 수행하여 상기 PMOS 영역에는 제2 게이트 도전막 패턴(146b)을 형성하고, 상기 NMOS 영역에는 상기 금속막(145) 및 상기 제2 게이트 절연막(144)을 제거한다. 그 결과, 상기 PMOS 영역에는 상기 NMOS 영역에 대응하는 제2 게이트 절연막 패턴(144a)과 금속막 패턴(145a)이 형성된다.
이 경우, 본 실시예에서는 상기 제2 게이트 도전막 패턴(146b)을 약 500 미만의 두께를 갖도록 형성하는 것이 바람직하고, 상기 금속막들(135, 145)은 약 200 미만의 두께를 갖도록 형성하는 것이 바람직하다. 특히, 상기 금속막들(135, 145)의 경우에는 약 1 내지 50Å의 두께를 갖도록 형성하는 것이 보다 바람직하다.
상기 제1 고유전 상수 물질의 상기 제1 게이트 절연막(134a)은 하프늄, 지르코늄, 티타늄 또는 이들의 혼합물로 이루어지는 금속 산화물을 적층한 후, 질화 분위기에서 열처리하여 형성하고, 상기 제2 고유전 상수 물질의 상기 제2 게이트 절연막(144a)은 알루미늄, 란탄, 이트륨 또는 이들의 혼합물로 이루어지는 금속 산화물을 적층한 후, 질화 분위기에서 열처리하여 형성하는 것이 바람직하다.
도 15f를 참조하면, 상기 결과물 상에 도핑된 폴리 실리콘 등과 같은 물질로 이루어지는 제3 게이트 도전막(150)을 형성한다. 그리고, 상기 제3 게이트 도전막(150)을 화학기계적 연마와 같은 공정을 수행하여, 도 15g에 도시된 바와 같이, 상기 제3 게이트 도전막을 평탄한 표면을 갖는 제3 게이트 도전막 구조물(150a)로 형성한다. 특히, 본 실시예에서는 상기 게이트 도전막 구조물(150a)이 약 450Å의 두께를 갖도록 평탄화를 수행하는 것이 바람직하다. 상기 제3 게이트 도전막 구조물(150a)은 도핑된 폴리 실리콘, 금속, 금속 질화물 등을 사용하여 형성한다. 특히, 상기 금속 또는 금속 질화물의 예로서는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 하프늄(Hf), 지르코늄(Zr), 몰리브덴 질화물(MoN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 하프늄 질화물(HfN), 지르코늄 질화물(ZrN), 알루미늄 질화물(AlN), 탄탈륨 실리콘 질화물(TaSiN) 등을 들 수 있다. 본 실시예에서는 상기 NMOS 영역의 상기 제1 금속막 패턴(135a)의 두께가 상기 제1 게이트 도전막 패턴(136a)과 상기 제3 게이트 도전막 구조물(150a)의 전체 두께 또는 상기 제2 게이트 도전막 패턴(146b)과 상기 제3 게이트 도전물 구조물(150a)의 전체 두께에 비해 약 1/2 미만으로 형성되는 것이 바람직하다. 따라서, 상기 제3 게이트 도전막 구조물(150a)의 두께를 적절하게 조절함에 의해 상기 두께의 조절이 충분하게 가능하다. 이어서, 도 15g에 도시된 결과물을 패터닝하여 도 15h 및 도 1에 도시된 바와 같이 제1 게이트 구조물(137)과 제2 게이트 구조물(147)을 형성한다.
이어서, 상기 반도체 기판에 불순물을 도핑하여 상기 NMOS 영역에는 제1 소스/드레인 영역(138)을 형성하고, 상기 PMOS 영역에는 제2 소스/드레인 영역(148)을 형성한다. 그리고, 도 15i에 도시된 바와 같이, 상기 제1 게이트 구조물(137)의 양측벽과 상기 제2 게이트 구조물(147)의 양측벽 각각에 절연 물질로 이루어지는 스페이서(600)를 형성한다. 이어서, 상기 스페이서를 마스크로 사용하여 상기 반도체 기판에 불순물을 도핑시킨다. 그 결과, 상기 소스/드레인 영역들에는 엘디디(LDD) 구조가 형성된다.
실시예 9
도 16은 본 발명의 실시예 9에 따른 반도체 장치의 게이트 전극 구조물을 나타내는 단면도이다. 그리고, 실시예 8에서와 마찬가지로, 도 19의 AA'선을 따라 자르면 도 16의 PMOS 구조물이 나타나고, 도 19의 CC'선을 따라 자르면 도 16의 NMOS 구조물이 나타난다. 또한, 본 실시예에서는 실시예 8에서와 동일한 부재에 대하여 동일한 참조부호로 나타내고 중복된 설명은 생략한다.
도 16을 참조하면, 본 실시예에서는 NMOS 영역의 게이트 구조물(147)의 금속으로 이루어지는 게이트 도전막(136b) 상에 게이트 도전막(160b)을 형성하고, 또한 PMOS 영역의 게이트 구조물(147)의 금속층(145b) 상에 단일 박막의 게이트 도전막(160b)가 패터닝되어 형성되는 것을 제외하고는 실시예 8과 동일한 구성을 갖는다.
실시예 10
도 14 및 도 16에서는 각각의 NMOS 영역과 PMOS 영역에서의 게이트 구조는 별개의 구조를 갖는 것을 나타낸 반면에, 도 19의 평면도를 참조하면, 상기 별개의 구조로 보여지는 NMOS 영역과 PMOS 영역은 도 19의 BB'을 따라 자른 가로 방향을 확장하는 단일 게이트 구조물(520) 영역일 수도 있다. 상기 가로 방향으로 자름에 따라 나타나는 본 실시예에 대한 구조들을 도 17과 도 18을 참조하여 구체적으로 설명하면, 도 17은 도 14의 횡단면도와 일치하고, 도 16은 도 18의 횡단면도와 일치한다. 보다 구체적으로, 도 17은 왼쪽에는 NMOS 영역을, 오른쪽에는 PMOS 영역을 가지는 도 14와 일치하고, 도 14에서의 NMOS 영역과 PMOS 영역들 사이의 관계는 도 17에서의 참조 부호 300에서 나타나는 바와 같다. 그러나, 도 17에서의 참조 부호 305가 지적하는 것처럼 PMOS 구조는 일반적으로 기술된 바와 같이 도 14의 NMOS 구조의 박막들을 참고하여 배열할 수 있고 그 반대도 마찬가지이다. 도 17을 참조한 본 실시예에서는, 참조 부호 300으로 나타낸 바와 같이, NMOS와 PMOS 배열을 참고로 하여 설명한다. 마찬가지로, 도 18을 참조하면, 제1 불순물의 활성 영역과 제2 불순물의 활성 영역은 참조 부호 400이 나타내는 바와 같이 도 16의 제1 불순물 영역 및 제2 불순물 영역 각각과 일치하고, 참조 부호 405로 나타낸 바와 같은 선택적인 배열은 본 발명의 보다 구체적인 다른 실시예로 될 수도 있다. 그리고, 참조 부호 136b와 참조 부호 336b가 서로 대응되고, 도 14의 참조 부호와 도 17의 참조 부호는 서로 대응되고, 도 16의 참조 부호와 도 18의 참조 부호의 경우에도 마찬가지로 대응된다.
도 17을 참조하면, 트렌치 소자 분리막으로 이루어지는 절연 영역(332)을 포함하는 반도체 기판(330) 있고, 상기 절연 영역(332)의 양측에는 참조 부호 300 및 305에서의 NMOS 영역과 PMOS 영역으로 표시하는 제1 활성 영역인 제1 불순물 영역과 제2 활성 영역인 제2 불순물 영역이 형성된다. 그리고, 상기 반도체 기판(330)의 상기 제1 불순물 영역 상에 제1 게이트 절연막(334b)이 형성된다. 또한, 상기 제1 게이트 절연막(334b) 상에 제1 게이트 전극이 형성되는데, 도 17에 도시된 바와 같이, 상기 제1 게이트 전극은 금속막(또는 금속 질화막)(335b), 제1 폴리 실리콘막(336b) 및 제3 폴리 실리콘막(350b)을 포함한다. 따라서, 본 실시예에서의 상기 NMOS 영역에 형성되는 제1 게이트 구조물은 상기 제1 게이트 절연막(334b), 상 기 금속 질화막(335b) 및 상기 폴리 실리콘막들(336b, 350b)을 포함한다.
도 17의 우측에 위치하는 PMOS 영역에 형성되는 게이트 구조물에 대하여 설명한다. 상기 제1 게이트 절연막(334b)과는 다른 고유전 상수 물질로 이루어지는 제2 게이트 절연막(344b)이 상기 반도체 기판 상에 형성된다. 그리고, 상기 제2 게이트 절연막(344b) 상에 다층 박막 구조를 갖는 제2 게이트 전극이 형성된다. 특히, 상기 제2 게이트 전극은 금속막(또는 금속 질화막)(345b), 제2 폴리 실리콘막(346c) 및 제3 폴리 실리콘막(350b)을 포함한다. 따라서, 본 실시예에서의 상기 PMOS 영역에 형성되는 제2 게이트 구조물은 상기 제2 게이트 절연막(344b), 상기 금속 질화막(345b) 및 상기 폴리 실리콘막들(346c, 350b)을 포함한다.
계속해서, 도 19에 도시된 게이트 구조물(520)을 참조하여, 도 17에 도시된 게이트 구조물을 보다 상세하게 설명한다. 상기 게이트 구조물은 제1 및 제2 도핑된 활성 영역사이의 절연 영역(332)상부에 제1 및 불순물 영역과 제2 불순물 영역 사이로 연장되어 형성된다. 그리고, 상기 게이트 구조물은 상기 제1 불순물 영역과 상기 제2 불순물 영역(도 17의 참조 부호 300에서의 NMOS 영역과 PMOS 영역 사이 또는 참조 부호 305에서의 PMOS 영역과 NMOS 영역 사이) 사이의 절연 영역(332) 상부에 형성되는 펜스 구조물(370)을 포함한다. 상기 펜스 구조물(370)은 상기 반도체 기판(330)으로부터 상기 게이트 전극 쪽으로 연장되는 박막을 포함하고, 상기 게이트 절연막들(334b, 344b)과 같은 고유전 상수 물질로 이루어진다. 특히, 본 실시예에서의 상기 펜스 구조물(370)은 상기 제2 게이트 절연막(344B)의 고유전 상수 물질로 이루어진다. 또한, 도 14 및 도 17에 도시된 바와 같이, 상기 게이트 구조 물은 상기 제1 불순물 영역 상부의 NMOS 소자의 채널 영역으로부터 상기 제2 불순물 영역 상부의 PMOS 소자의 채널 영역으로 연장된다. 그리고, 도 17에 도시된 바와 같이, 상기 펜스 구조물(370)은 상기 절연 영역 상부에 형성되지만, 경우에 따라서 상기 펜스 구조물(370)은 상기 절연 영역 상부가 아니 다른 위치의 상기 NMOS 소자와 상기 PMOS 소자 사이에도 형성될 수 있다.
도 16에서의 정렬과 대응되는 도 18의 참조 부호 400의 경우에는 좌측에 NMOS 영역이 위치하고, 우측에 PMOS 영역이 위치한다. 그러나, 다른 실시예로서는 도 18의 참조 부호 405에서와 같이, 좌측에 PMOS 영역이 위치하고, 우측에 NMOS 영역이 위치할 수도 있다.
도 18을 참조하면, 상기 반도체 기판(430)의 NMOS 영역과 PMOS 영역 사이에 트렌치 소자 분리막과 같은 절연 영역(432)이 형성된다. 상기 NMOS 영역 상에 형성되는 게이트 구조물은 상기 반도체 기판(430) 상에 형성되는 제1 고유전 상수 물질로 이루어지는 제1 게이트 절연막(434b)과 상기 제1 게이트 절연막(434b) 상에 형성되는 제1 게이트 전극을 포함한다. 특히, 상기 게이트 전극은 상기 제1 게이트 절연막(434b) 상에 형성되는 다층 박막으로 이루어진다. 상기 게이트 전극은 금속막(또는 금속 질화막)(435b), 제1 도전성 폴리 실리콘막(436b) 및 제2 도전성 폴리 실리콘막(460b)을 포함한다. 그리고, PMOS 영역의 경우에는, 상기 반도체 기판(430) 상에 제2 고유전 상수 물질로 이루어지는 제2 게이트 절연막(444b) 및 상기 제2 게이트 절연막(444b) 상에 형성되는 다층 박막의 제2 게이트 전극을 포함한다. 특히, 도 18에 도시된 바와 같이, 상기 PMOS 영역의 상기 제2 게이트 전극은 금속 막(또는 금속 질화막)(445b) 및 상기 금속막(445b) 상에 형성되는 상기 제2 도전성 폴리 실리콘막(460b)을 포함한다. 그리고, 상기 절연 영역(432) 상부에 상기 반도체 기판(430)으로부터 떨어진 형태로 연장되도록 형성되는 펜스 구조물(470)을 포함한다. 상기 펜스 구조물(470)은 상기 제2 게이트 절연막(444b)에 의해 형성되는 고유전 상수 물질로 이루어지는 박막과 상기 금속막(또는 금속 질화막)(445b)에 의해 형성되는 금속 박막을 포함한다.
또한, 도 19에서는 활성 영역인 제1 불순물 영역과 제2 불순물 영역 사이에 연장된 게이트 구조물들을 갖는 반도체 장치를 나타낸다. 상기 게이트 구조물들(520)은 PMOS 소자 영역(505)과 NMOS 소자 영역(510) 사이에 연장된 형태로 형성된다. 그리고, 도 19에서 상기 NMOS 소자 영역(510)과 상기 PMOS 소자 영역(505)보다 더 밝게 보여지는 부분이 절연 영역(515)에 해당한다.
문턱 전압에 대한 평가
도 20은 본 발명의 실시예에 따른 방법에 의해 제조한 게이트 절연막을 갖는 반도체 장치 및 종래의 게이트 절연막을 갖는 반도체 장치에서의 문턱 전압을 측정한 결과를 나타내는 그래프이다.
도 20을 참조하면, 제1 샘플로서는 실시예 1과 동일한 원자층 적층과 질소 분위기의 열처리 및 패터닝을 수행하여 하프늄-실리콘-산화물 함유 고체 물질로 이루어지고, 질소가 첨가된 게이트 절연막 패턴(HfSiON)을 준비하였다. 그리고, 제2 샘플로서는 실시예 2와 동일한 원자층 적층과 질소 분위기의 열처리 및 패터닝을 수행하여 하프늄-알루미늄-산화물 함유 고체 물질로 이루어지고, 질소가 첨가된 게이트 절연막 패턴(HfAlON)을 포함하는 준비하였다. 또한, 제3 샘플로서는 종래의 방법에 의해 실리콘 산질화물로 이루어진 게이트 절연막 패턴(SiON)을 준비하였다.
상기 샘플들에 대한 문턱 전압을 측정한 결과, 제1 샘플은 PMOS 트랜지스터에서 약 - 0.9V를 나타내지만, NMOS 트랜지스터에서 약 - 0.3V를 나타냄을 알 수 있었다. 그리고, 상기 제2 샘플은 PMOS 트랜지스터 및 NMOS 트랜지스터 모두에서 약 - 0.6V를 나타냄을 알 수 있었다. 또한, 상기 제3 샘플은 PMOS 트랜지스터에서 약 - 0.3V를 나타내지만, NMOS 트랜지스터에서 약 - 0.35V를 나타냄을 알 수 있었다.(상기 문턱 전압은 약 10㎛의 폭과 약 1㎛의 길이를 갖는 범위 내에서 측정하였다)
상기 측정 결과, 고유전율을 갖는 물질의 종류에 따라 NMOS 트랜지스터와 PMOS 트랜지스터에서의 문턱 전압의 절대값이 서로 다르게 나타나는 것을 알 수 있다. 특히, NMOS 트랜지스터에서는 상기 제1 샘플이 상대적으로 양호한 문턱 전압을 나타내고, PMOS 트랜지스터에서는 상기 제2 샘플이 상대적으로 양호한 문턱 전압을 나타내는 것을 확인할 수 있다.
따라서, NMOS 트랜지스터의 게이트 절연막 패턴으로서는 하프늄-실리콘-산화물 함유 고체 물질로 형성하는 것이 바람직하고, PMOS 트랜지스터의 게이트 절연막 패턴으로서는 하프늄-알루미늄-산화물 함유 고체 물질로 형성하는 것이 바람직하다.
이동도(mobility) 특성에 대한 평가
도 21은 본 발명의 방법에 따라 제조한 샘플들과 종래의 방법에 따라 제조한 샘플에 대하여 NMOS 트랜지스터의 전계에 따른 Gm값을 나타내는 그래프이고, 도 22은 본 발명의 방법에 따라 제조한 샘플들과 종래의 방법에 따라 제조한 샘플에 대하여 PMOS 트랜지스터의 전계에 따른 Gm값을 나타내는 그래프이다.
도 21 및 도 22에서, CET(capacitance measured equivalent oxide thickness)는 커패시턴스로부터 계산된 등가 산화막의 두께를 나타내고, Vg는 게이트 전압을 나타내고, Vth는 문턱 전압을 나타낸다. 그리고, 제4 샘플, 제5 샘플 및 제6 샘플 각각은 상기 제1 샘플, 제2 샘플, 제3 샘플과 동일한 것을 사용하였다.
그리고, 이동도 특성을 살펴보기 위하여 상기 제4 샘플, 제5 샘플, 제6 샘플 각각에 대한 Gm(transconductance)을 측정하였다.(상기 Gm의 측정은 약 50㎛의 폭과 약 50㎛의 길이를 갖는 범위 내에서 측정하였다)
상기 측정 결과, 제4샘플의 경우, 제6샘플을 기준으로 NMOS 트랜지스터에서는 이동도가 약 70 내지 80%를 나타내고, PMOS 트랜지스터에서는 이동도가 약 80 내지 100%를 나타내는 것을 확인할 수 있었다. 그리고, 제5샘플의 경우, 제6샘플을 기준으로 NMOS 트랜지스터에서는 이동도가 약 50 내지 60%를 나타내고, PMOS 트랜지스터에서는 이동도가 약 80 내지 90%를 나타내는 것을 확인할 수 있었다.
NMOS 트랜지스터에서는 상기 제4 샘플이 상대적으로 양호한 이동도 특성을 나타내고, PMOS 트랜지스터에서는 상기 제5 샘플이 상대적으로 양호한 이동도 특성을 나타낸다. 이로부터, NMOS 트랜지스터의 게이트 절연막 패턴으로서는 하프늄-실 리콘-산화물 함유 고체 물질로 형성하는 것이 바람직하고, PMOS 트랜지스터의 게이트 절연막 패턴으로서 하프늄-알루미늄-산화물 함유 고체 물질로 형성하는 것이 바람직하다는 것을 확인할 수 있다.
BTI(bias temperature instability) 특성에 대한 평가
도 23은 본 발명의 방법에 따라 제조한 샘플들과 종래의 방법에 따라 제조한 샘플에 대하여 PMOS 트랜지스터의 시간에 따른 문턱 전압의 변화를 나타내는 그래프이고, 도 24는 본 발명의 방법에 따라 제조한 샘플들과 종래의 방법에 따라 제조한 샘플에 대하여 NMOS 트랜지스터의 시간에 따른 문턱 전압의 변화를 나타내는 그래프이다.
도 23 및 도 24에서, 제11 샘플과 제13 샘플은 제1 샘플과 동일하고, 제12 샘플과 제14 샘플은 제2 샘플과 동일하고, 15 샘플은 제3 샘플과 동일하다.
상기 BTI 특성을 살펴보기 위하여 상기 제11 내지 15 샘플 각각에 대한 문턱 전압의 변화(ΔVth)를 측정하였다. 특히, 약 125℃ 의 온도에서 상기 제11 내지 15 샘플들 각각에 약 10MV/cm의 전압을 가한 후, Id-Vg 곡선을 스위프(sweep)할 때 나타나는 문턱 전압의 변화를 측정하였다.
상기 측정 결과, 도 23에 도시된 바와 같이, PMOS 트랜지스터에서는 상기 제11 내지 14 샘플 모두가 상기 제15 샘플과 유사한 문턱 전압의 변화를 나타내고 있음을 확인할 수 있었다. 그러나, 도 24에 도시된 바와 같이, NMOS 트랜지스터에서는 상기 제11 샘플과 제13 샘플의 경우에는 상기 제15 샘플과 유사한 BTI 특성을 나타내고 있음을 확인할 수 있지만, 상기 제12 샘플과 제14 샘플의 경우 상기 제15 샘플에 비해 다소 심한 데그러데이션(degradation)을 나타냄을 확인할 수 있었다.
이에 따라, NMOS 트랜지스터의 게이트 절연막 패턴으로서는 하프늄-실리콘-산화물 함유 고체 물질로 형성하는 것이 바람직하고, PMOS 트랜지스터의 게이트 절연막 패턴으로서는 하프늄-알루미늄-산화물 함유 고체 물질로 형성하는 것이 바람직하다.
C-V 곡선에 대한 평가
도 25는 본 발명의 방법에 따라 제조한 샘플들에 대하여 NMOS 트랜지스터의 C-V 곡선을 나타내는 그래프이고, 도 26은 본 발명의 방법에 따라 제조한 샘플들에 대하여 PMOS 트랜지스터의 C-V 곡선을 나타내는 그래프이다.
도 25 및 도 26에서, 제21 샘플로서는 제1 샘플 상에 약 20 의 두께를 갖는 탄탈륨 질화막 패턴과 폴리 실리콘으로 이루어진 게이트 도전막 패턴이 순차적으로 적층된 형태를 갖도록 준비하였고, 제22 샘플은 제1 샘플 상에 단지 폴리 실리콘으로 이루어진 게이트 도전막 패턴이 적층된 형태를 갖도록 준비하였다. 그리고, 제23 샘플은 제2 샘플 상에 약 20Å의 두께를 갖는 탄탈륨 질화막 패턴과 폴리 실리콘으로 이루어진 게이트 도전막 패턴이 순차적으로 적층된 형태를 갖도록 준비하였고, 제24 샘플은 제2 샘플 상에 단지 폴리 실리콘으로 이루어진 게이트 도전막 패턴이 적층된 형태를 갖도록 준비하였다.
상기 제21 내지 제24 샘플 각각에 대한 C-V 곡선을 측정한 결과, 상기 제21 샘플이 제22 샘플에 비해 양호한 C-V 곡선을 갖는 것을 확인할 수 있고, 상기 제23 샘플이 제24 샘플에 비해 양호한 C-V 곡선을 갖는 것을 확인할 수 있다.
따라서, 고유전율을 갖는 게이트 절연막 패턴을 형성할 경우, 상기 게이트 절연막 패턴과 게이트 도전막 패턴 사이에는 탄탈륨 질화물과 같은 탄탈륨 함유 고체 물질로 이루어진 박막을 개재하는 것이 효율적이다.
이와 같이, 본 발명에 따른 반도체 장치는 NMOS 트랜지스터와 PMOS 트랜지스터 각각에 상대적으로 우수한 특성을 갖는 서로 다른 물질을 사용하여 형성한다. 그러므로, 누설 전류와 문턱 전압 등을 동시에 충분하게 감소시켜 신뢰성을 확보한 반도체 장치를 제조할 수 있다.
따라서, 본 발명은 NMOS 트랜지스터와 PMOS 트랜지스터 각각에 대한 최적의 동작 특성을 갖는 반도체 장치를 제공하는 효과를 갖는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (70)

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  11. 기판상에 형성되고, 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 제1 게이트 절연막 패턴과 상기 제1 게이트 절연막 패턴 상에 형성되는 제1 게이트 도전막 패턴을 포함하는 제1 게이트 구조물과, 상기 제1 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, n형 불순물이 도핑된 소스/드레인 영역을 포함하는 제1 트랜지스터; 및
    상기 기판상에 형성되고, 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 제2 게이트 절연막 패턴과 상기 제2 게이트 절연막 패턴 상에 형성되는 제2 게이트 도전막 패턴을 포함하는 제2 게이트 구조물과, 상기 제2 게이트 구조물과 인접하는 기판의 표면 부위에 배치되어 있고, p형 불순물이 도핑된 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함하는 반도체 장치.
  12. 제11 항에 있어서, 상기 제1 게이트 도전막 패턴과 상기 제2 게이트 도전막 패턴 각각은 폴리 실리콘으로 이루어진 것을 특징으로 하는 반도체 장치.
  13. 제11 항에 있어서, 상기 제1 게이트 절연막 패턴과 제2 게이트 절연막 패턴 각각은 질소를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제11 항에 있어서, 상기 기판과 제1 게이트 절연막 패턴 사이에 형성되고, 실리콘 함유 고체 물질을 포함하는 제1 박막 패턴 및 상기 기판과 제2 게이트 절연막 패턴 사이에 형성되고, 실리콘 함유 고체 물질을 포함하는 제2 박막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제11 항에 있어서, 상기 제1 게이트 절연막 패턴과 제1 게이트 도전막 패턴 사이에 형성되고, 탄탈륨 함유 고체 물질을 포함하는 제3 박막 패턴 및 상기 제2 게이트 절연막 패턴과 제2 게이트 도전막 패턴 사이에 형성되고, 탄탈륨 함유 고체 물질을 포함하는 제4 박막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제11 항에 있어서, 상기 제1 게이트 도전막 패턴 상에 형성되고, 폴리 실리콘, 금속막 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 제3 게이트 도전막 패턴 및 상기 제2 게이트 도전막 패턴 상에 형성되고, 폴리 실리콘, 금속막 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 제4 게이트 도전막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
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  48. 제1 영역과 제2 영역을 갖는 기판을 마련하는 단계;
    상기 기판 상에 하프늄-실리콘-산화물 함유 고체 물질을 포함하는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제1 게이트 도전막을 형성하는 단계;
    상기 기판의 제2 영역 상에 형성된 제1 게이트 도전막과 제1 게이트 절연막을 제거하여 상기 기판의 제1 영역 상에 예비-제1 게이트 절연막 패턴과 예비-제2 게이트 도전막 패턴을 형성하는 단계;
    상기 기판의 제2 영역 표면과 상기 예비-제1 게이트 도전막 패턴의 측벽 및 표면 상에 하프늄-알루미늄-산화물 함유 고체 물질을 포함하는 제2 게이트 절연막을 연속적으로 형성하는 단계;
    상기 제2 게이트 절연막 상에 제2 게이트 도전막을 형성하는 단계;
    상기 예비-제1 게이트 도전막 패턴의 표면이 노출될 때까지 상기 제2 게이트 도전막 및 상기 예비-제1 게이트 도전막 패턴 상에 형성된 제2 게이트 절연막을 제거하여 상기 기판의 제2 영역 상에 예비-제2 게이트 절연막 패턴과 예비-제2 게이트 도전막 패턴을 형성하는 단계;
    상기 예비-제1 게이트 도전막 패턴과 예비-제1 게이트 절연막 패턴을 패터닝하여 제1 게이트 도전막 패턴과 제1 게이트 절연막 패턴을 포함하는 제1 게이트 구조물을 형성하는 단계;
    상기 예비-제2 게이트 도전막 패턴과 예비-제2 게이트 절연막 패턴을 패터닝하여 제2 게이트 도전막 패턴과 제2 게이트 절연막 패턴을 포함하는 제2 구조물을 형성하는 단계;
    상기 제1 게이트 구조물과 인접하는 기판의 제1 영역 표면 부위에 n형 불순물을 도핑하여 제1 소스/드레인 영역을 형성함으로서 상기 기판의 제1 영역에 제1 트랜지스터를 형성하는 단계; 및
    상기 제2 게이트 구조물과 인접하는 기판의 제2 영역 표면 부위에 p형 불순물을 도핑하여 제2 소스/드레인 영역을 형성함으로서 상기 기판의 제2 영역에 제2 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  49. 제48 항에 있어서, 상기 제1 게이트 절연막과 제2 게이트 절연막 각각은 화학기상증착 또는 원자층 적층에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제48 항에 있어서, 상기 제1 게이트 절연막을 형성하기 이전에, 상기 기판 상에 실리콘 함유 고체 물질을 포함하는 제1 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제48 항에 있어서, 상기 제1 게이트 절연막을 형성한 이후에, N2, NO, N2O, O2 및 NH3로 구성되는 그룹으로터 선택되는 어느 하나를 사용한 열처리에 의해 상기 제1 게이트 절연막에 질소를 첨가시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제48 항에 있어서, 상기 제2 게이트 절연막을 형성한 이후에, N2, NO, N2O, O2 및 NH3로 구성되는 그룹으로터 선택되는 어느 하나를 사용한 열처리에 의해 상기 제2 게이트 절연막에 질소를 첨가시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제48 항에 있어서, 상기 제1 게이트 절연막을 형성한 이후에, 상기 제1 게이트 절연막 상에 탄탈륨 함유 고체 물질을 포함하는 제3 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제48 항에 있어서, 상기 제2 게이트 절연막을 형성한 이후에, 상기 제2 게이트 절연막 상에 탄탈륨 함유 고체 물질을 포함하는 제4 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제48 항에 있어서, 상기 예비-제2 게이트 절연막 패턴과 예비-제2 게이트 도전막 패턴을 형성한 이후에, 상기 예비-제1 게이트 도전막 패턴과 예비-제2 게이트 도전막 패턴 상에 제3 게이트 도전막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제48 항에 있어서, 상기 제2 게이트 절연막을 형성하기 이전에, 상기 기판의 제2 영역 상에 실리콘 함유 고체 물질을 포함하는 제2 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제56 항에 있어서, 상기 제2 박막은 실리콘 질화물 및 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제50 항에 있어서, 상기 제1 박막은 실리콘 질화물 및 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제53 항에 있어서, 상기 탄탈륨 함유 고체 물질은 탄탈륨 및 탄탈륨 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제54 항에 있어서, 상기 탄탈륨 함유 고체 물질은 탄탈륨 및 탄탈륨 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제14 항에 있어서, 상기 실리콘 함유 고체 물질은 실리콘 질화물 및 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  62. 제15 항에 있어서, 상기 탄탈륨 함유 고체 물질은 탄탈륨 및 탄탈륨 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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