CN1992274B - 高性能cmos电路及其制造方法 - Google Patents

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Abstract

本发明涉及互补金属-氧化物-半导体(CMOS)电路，其每个包含至少第一和第二栅极叠层。第一栅极叠层位于半导体衬底中的第一器件区域(例如，n-FET器件区域)上，且从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。第二栅极叠层位于半导体衬底中的第二器件区域(例如，p-FET器件区域)上，其从底部至顶部包括至少，栅极介质层和含硅栅极导体。第一和第二栅极叠层可以通过本发明各种方法以集成方式形成在半导体衬底上。

Description

高性能CMOS电路及其制造方法
技术领域
本发明总体涉及半导体器件，例如高性能互补金属-氧化物-半导体(CMOS)电路，其每个包含至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)。更具体，本发明涉及CMOS电路，其每个包含至少一个具有栅极介质层和金属栅极导体的n-FET栅极叠层，和至少一个具有栅极介质层和含硅栅极导体的p-FET栅极叠层，以及涉及用于形成该CMOS电路的方法。
背景技术
在标准CMOS技术中，n-FET器件使用As(或其它施主)掺杂的n-型多晶硅层作为栅极电极，其沉积在半导体氧化物或半导体氧氮化物栅极介质层的顶部。通过该n-掺杂的多晶硅层施加栅极电压以在栅极介质层下面的p-型硅中形成反型沟道。类似，p-FET器件使用硼(或其它施主)掺杂的p-型多晶硅层作为栅极电极，其也沉积在半导体氧化物或半导体氧氮化物栅极介质层的顶部。通过p-掺杂的多晶硅层施加栅极电压以在栅极介质层下面的n-型硅中形成反型沟道。
然而，多晶硅栅极电极的限制抑制了CMOS器件性能的进一步增益。将需要在未来制造出器件逻辑电路，以使用替换材料用于栅极电极。
具体地说，金属材料示出为有潜力的栅极电极材料，用于获得器件性能的进一步增益。
然而，已经证明将金属栅极电极集成到CMOS电路中是有很有挑战性的。具体是，为了完全实现替换常规栅极结构(即，包括p-掺杂的和n-掺杂的多晶硅栅极电极)，CMOS电路的n-FET和p-FET器件必须包括不同的金属，且必须同时集成功函数等于p-掺杂和n-掺杂的多晶硅栅极电极的互补金属，以在CMOS电路中分别形成n-FET和p-FET栅极结构。与前段制程(FEOL)逻辑电路集成相关的构图、热聚集约束以及材料相互作用对于多个备选金属材料存在问题。
随着工业中正努力发现用于p-FET和n-FET栅极结构的金属方案，需要一种包含异质n-FET和p-FET栅极结构的CMOS电路，用于获得CMOS器件性能的连续增益。
发明内容
本发明的一个方面涉及半导体器件，包括：半导体衬底，其包含彼此相邻的至少第一和第二器件区域；
第一栅极叠层，其位于第一器件区域上，其中所述第一栅极叠层从底部至顶部包括至少，包括介电常数(k)大于等于二氧化硅的介质材料的栅极介质层、金属栅极导体、和含硅栅极导体；以及
第二栅极叠层，其位于第二器件区域上，其中所述第二栅极叠层从底部至顶部包括至少，栅极介质层和含硅栅极导体。
本文所用术语“金属的”指主要由包含至少一种单质形式、合金形式、或化合物形式的金属的导电材料形成的结构或部件。该导电材料的实例包括，但不限于：单质金属、金属合金、金属氮化物、金属硅化物等。优选，第一栅极叠层的所述金属栅极导体包括包含IVB或VB族金属的金属氮化物或金属硅氮化物。更优选，金属栅极导体包括TiN、TaN、或具有Ti-La-N和Ta-La-N三元合金的叠层。
优选，但是不是必需的，第一栅极叠层的所述栅极介质层包括选自于如下的基于铪的介质材料：氧化铪、硅化铪、铪硅氧氮化物、氧化铪和氧化锆的混合物、及其的多层。
第一栅极叠层的所述金属栅极导体包括包含IVB或VB族金属的金属氮化物或金属硅氮化物。更优选，金属栅极导体包括TiN、TaN、Ti-RE-N三元合金(RE指稀土金属)、Ta-RE-N三元合金、Ti-AE-N三元合金(AE指碱土金属)、Ta-AE-N三元合金或包括其混合物的叠层。
第一和第二栅极叠层的含硅栅极导体优选包括多晶硅。
上述的第一和第二栅极叠层构成本发明半导体器件的基本异质栅极结构。该第一和第二栅极叠层可以包括一个或多个附加的层，以用于进一步改善本发明中的器件性能或可制造性。
例如，所述第一栅极叠层还可以包括位于所述栅极介质层下面的界面层和位于所述含硅栅极导体的上面的附加的含硅栅极导体，且所述第二栅极叠层还可以包括位于所述含硅栅极导体的上面的附加的含硅栅极导体。
再例如，所述第一栅极介质叠层还可以包括导电氧阻挡层，其位于所述金属栅极导体的上面和所述含硅栅极导体的下面。
再例如，所述第一栅极介质叠层还可以包括位于所述栅极介质层的下面的界面层，和位于所述栅极介质层上面或其中和所述金属栅极导体的下面的含稀土金属或含碱土金属层。如果第一栅极介质叠层包括含稀土金属层，含稀土金属层优选包括至少一种稀土金属的氧化物或氮化物。可选的是，如果第一栅极介质叠层包括含碱土金属层，含碱土金属层优选包括化合物具有分子式MxAy的化合物，其中M是至少一种碱土金属，A是O、S、或卤化物中的一种，以及x为1或2且y为1、2或3。
另一方面，本发明涉及用于形成具有基本异质栅极结构(即没有任何附加层)的半导体器件的方法，包括：
在半导体衬底的第二器件区域上选择性形成第一栅极介质层和含硅栅极导体；
在所述第二器件区域上选择性形成保护覆层；
在半导体衬底的第一器件区域上选择性形成第二栅极介质层和金属栅极导体，其中所述第二栅极介质层包括介电常数(k)大于等于二氧化硅的介质材料；
从所述第二器件区域移除所述保护覆层；
在所述第一和第二器件区域上沉积含硅层；以及
构图所述含硅层、金属栅极导体、第二栅极介质层、含硅栅极导体、和第一栅极介质层，以形成第一和第二栅极叠层。
另一方面，本发明涉及用于形成具有基本异质栅极结构(即没有任何附加层)的半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一栅极介质层、金属栅极导体和含硅栅极导体，其中所述第一栅极介质层包括介电常数(k)大于等于二氧化硅的介质材料；
在所述第一和第二器件区域上形成第二栅极介质层；
在所述第一和第二器件区域上沉积含硅层；
平面化所述含硅层、第二栅极介质层和含硅栅极导体，从而从所述第一器件区域移除所述含硅层和所述第二栅极介质层的部分，以暴露所述第一器件区域中的含硅栅极导体的上表面，其中所述暴露的第一器件区域中的含硅栅极导体基本与所述第二器件区域中的含硅层的未移除部分共面；以及
构图所述暴露的含硅栅极导体、金属栅极导体、第一栅极介质层和含硅层和第二栅极介质层的未移除部分，以形成第一和第二栅极叠层。
另一方面，本发明涉及用于形成具有基本异质栅极结构(即没有任何附加层)的半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一栅极介质层、金属栅极导体和含硅栅极导体，其中所述第一栅极介质层包括介电常数(k)大于等于二氧化硅的介质材料；
在第一和第二器件区域上形成第二栅极介质层；
在所述第一和第二器件区域上沉积含硅层；
选择性蚀刻含硅层，以从所述第一器件区域移除所述含硅层的部分；
选择性蚀刻第二栅极介质层，以从所述第一器件区域移除所述第二栅极介质层的部分，从而暴露所述含硅栅极导体的上表面；以及
构图所述暴露的含硅栅极导体、金属栅极导体、第一栅极介质层和所述含硅层和第二栅极介质层的未移除部分，以形成第一和第二栅极叠层。
在另一方面，本发明涉及用于形成半导体器件的方法，而该半导体器件的第一栅极叠层还包括位于栅极介质层下面的界面层和位于含硅栅极导体上面的附加的含硅栅极导体，且第二栅极叠层还包括位于含硅栅极导体上面的附加的含硅栅极导体。该方法具体包括以下步骤：
在半导体衬底的第二器件区域上选择性形成第一栅极介质层和含硅栅极导体；
在第一和第二器件区域上形成界面层、第二介质层、金属层、和含硅层；
从第二器件区域选择性移除所述界面层、第二介质层、金属层、和含硅层，从而暴露所述第二器件区域中的含硅栅极导体的上表面；
在所述第一和第二器件区域上形成附加的含硅层；
以及构图所述附加的含硅层、含硅层、金属层、第二介质层、界面层、含硅栅极导体和第一栅极介质层，以形成第一和第二栅极叠层。
另一方面，本发明涉及用于形成半导体器件的方法，而该半导体器件的第一栅极叠层还包括位于金属栅极导体的上面的和含硅栅极导体的下面的导电氧阻挡层。该方法具体包括以下步骤：
在半导体衬底的第一器件区域上选择性形成第一介质层、金属栅极导体和导电氧扩散阻挡层；
氧化所述第二器件区域中的半导体衬底的暴露上表面，以形成第二栅极介质层，其中所述导电氧扩散阻挡层保护所述第一器件区域不被氧化；
在所述第一和第二器件区域上沉积含硅层；以及
构图含硅层、导电氧扩散阻挡层、金属栅极导体、第一栅极介质层、和第二栅极介质层，以形成第一和第二栅极叠层。
另一方面，本发明涉及用于形成具有基本异质栅极结构(即没有任何附加层)的半导体器件的方法，包括：在半导体衬底的第一器件区域上选择性形成第一介质层、金属栅极导体和绝缘氧扩散阻挡层；
氧化第二器件区域中的半导体衬底的暴露上表面，以形成第二栅极介质层，其中所述绝缘氧扩散阻挡层保护所述第一器件区域不被氧化；
从所述第一器件区域移除所述绝缘氧扩散阻挡层，以暴露所述金属栅极导体的上表面；
在所述第一和第二器件区域上沉积含硅层；以及
构图所述含硅层、金属栅极导体、第一栅极介质层、和第二栅极介质层，以形成第一和第二栅极叠层。
另一方面，本发明涉及用于形成半导体器件方法，而该半导体器件的第一栅极叠层包括基于铪的高k(即，介电常数大于二氧化硅)栅极介质层，还包括位于高k栅极介质层下面的界面层，以及含稀土金属或含碱土金属层，其位于高k栅极介质层的上面或其中和金属栅极导体下面。该方法具体包括以下步骤：
在半导体衬底的第一器件区域上选择性形成界面层和铪层；
氧化铪层，以在所述第一器件区域中形成包括氧化铪的高k栅极介质层，其中第二器件区域中的半导体衬底的上表面被同时氧化，以在所述第二器件区域中形成栅极介质层；
在第一器件区域上选择性形成含稀土金属或含碱土金属层；
在第一和第二器件区域上沉积金属层；
从所述第二器件区域选择性移除金属层，从而暴露所述第二器件区域中的栅极介质层的上表面；
在所述第一和第二器件区域上沉积含硅层；以及
构图所述含硅层、金属层、含稀土金属或含碱土金属层、高k栅极介质层、界面层、和栅极介质层，以形成第一和第二栅极叠层。
通过下面的公开和所附权利要求书，本发明的其它方面、特征和优点将更加显而易见。
附图说明
图1示出根据本发明一个实施例的彼此相邻的构图的n-FET栅极叠层和构图的p-FET栅极叠层的截面图。具体为，构图的n-FET栅极叠层从底部至顶部包括，高k栅极介质、金属栅极导体、和多晶硅栅极导体。构图的p-FET栅极叠层从底部至顶部包括，栅极介质和多晶硅栅极导体；
图2A-2I示出根据本发明一个实施例的用于形成图1中构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图，其中，首先在p-FET器件区域中形成栅极介质和多晶硅栅极导体，然后当在n-FET器件区域沉积高k介质和金属期间，用保护覆层覆盖p-FET器件区域；
图3A-3E示出根据本发明一个实施例的用于形成图1中构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图，使用“金属优先”方法，其中首先在n-FET器件区域中形成高k栅极介质层、金属栅极导体、和含硅栅极导体，然后通过沉积和平面化，在p-FET器件区域中形成栅极介质层和含硅栅极导体；
图4A-4E示出根据本发明一个实施例的用于形成图1中构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图，使用“金属优先”方法，其中首先在n-FET器件区域中形成高k栅极介质层、金属栅极导体、和含硅栅极导体，然后通过沉积和选择性蚀刻，在p-FET器件区域中形成栅极介质层和含硅栅极导体；
图5示出根据本发明一个实施例的彼此相邻的构图的n-FET栅极叠层和构图的p-FET栅极叠层的截面图。具体为，构图的n-FET栅极叠层从底部至顶部包括，界面层、高k栅极介质层、金属栅极导体、第一多晶硅栅极导体、第二多晶硅栅极导体、和覆层。构图的p-FET栅极叠层从底部至顶部包括，半导体氧化物或半导体氧氮化物栅极介质、第一多晶硅栅极导体、第二多晶硅栅极导体、和覆层；
图6A-6H示出用于形成图5的构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图；
图7示出根据本发明一个实施例的彼此相邻的构图的n-FET栅极叠层和构图的p-FET栅极叠层的截面图。具体为，构图的n-FET栅极叠层从底部至顶部包括，高k栅极介质、金属栅极导体、氧扩散阻挡层、和多晶硅栅极导体。构图的p-FET栅极叠层从底部至顶部包括，半导体氧化物或半导体氧氮化物栅极介质和多晶硅栅极导体；
图8A-8G示出用于形成图7的构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图；
图9示出根据本发明一个实施例的彼此相邻的n-FET栅极结构和p-FET栅极结构的截面图。具体为，n-FET栅极结构从底部至顶部包括，未构图的界面层、未构图的HfO2层、未构图的含RE或含AE层、金属栅极导体、和多晶硅栅极导体。p-FET栅极结构从底部至顶部包括，未构图的半导体氧化物或半导体氧氮化物栅极介质和多晶硅栅极导体；
图10A-10J示出用于形成图9的n-FET和p-FET栅极结构和使用各栅极结构进一步形成n-FET和p-FET的示例性处理步骤的截面图。
具体实施方式
在下面的描述中，给出了多个具体细节，例如特定结构、部件、材料、尺寸、处理步骤和技术，以提供对本发明的完全理解。然而，本领域技术人员可以理解，本发明可以实施为不具有这些具体细节。另外，本发明没有具体描述熟知的结构或处理步骤，以免使本发明不清楚。
可以理解，当描述作为层、区域或衬底的元件在另一元件的“上方”时，所述元件可以直接在所述另一元件的上面，或者中间可以存在中间元件。相比之下，当描述元件在另一元件的“直接上方”时，则不存在中间元件。另外可以理解，当描述元件在另一元件的“下方”时，所述元件可以直接在所述另一元件的下面，或者中间可以存在中间元件。相比之下，当描述元件在另一元件的“直接下方”时，则不存在中间元件。
本发明提供了改善的半导体器件，例如，CMOS电路，其包含用于n-FET和p-FET栅极结构的集成的异质(或混合)栅极结构。具体是，本发明CMOS电路中的n-FET栅极叠层从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。另一方面，该CMOS电路中的p-FET栅极叠层从底部至顶部包括，常规栅极介质层和常规含硅栅极导体。优选，但是不是必需的，n-FET栅极叠层的栅极介质层包括介电常数大于二氧化硅的高k栅极介质材料。可选的是，n-FET栅极叠层的栅极介质层可以包括介电常数等于二氧化硅的栅极介质材料。
一方面，该异质或混合栅极结构提供金属栅极的带状边缘n-FET栅极叠层，其具有大约14
Figure 061E70739_0
的反型厚度(Tinv)和高电子迁移率，用于相比于Tiny大约为18
Figure 061E70739_1
的多晶硅栅极的常规n-FET栅极叠层，实现性能提高的CMOS电路。另一方面，该异质或混合栅极结构提供常规多晶硅栅极的p-FET栅极叠层，从而克服通常与包含金属栅极的p-FET栅极叠层有关的空位和热不稳定性问题。
另外，由于通过使用具有混合晶体取向的衬底的衬底工程(即，2003年6月17日提交的美国专利申请10/250,241“HIGH PERFORMANCECMOS SOI DEVICES ON HYBRID CRYSTAL-ORIENTEDSUBSTRATES”中所述的HOT技术，其在2004年12月23日公开为美国专利申请公开2004/0256700；以及2004年9月2日提交的美国专利申请10/932,982“ULTRA-THIN SILICON-ON-INSULATOR AND STRAINED-SILICON-DIRECT-ON-INSULATOR WITH HYBRID CRYSTALORIENTAITONS”，其在2005年3月3日公开为美国专利申请公开2005/0045995，其内容在此引用作为参考)可以改善p-FET性能，本发明提出的异质或混合栅极结构尤其有用于当结合具有合适的混合晶体取向的衬底使用时改善器件性能。
图1示出本发明示例性CMOS电路10，其包括具有彼此相邻的至少一个n-FET器件区域和至少一个p-FET器件区域的半导体衬底12。第一栅极叠层，即，n-FET栅极叠层，位于n-FET器件区域中的半导体衬底12上，且从底部至顶部包括，栅极介质层14(其优选为高k栅极介质层)、金属栅极导体16、和含硅栅极导体18。第二栅极叠层，即，p-FET栅极叠层，位于p-FET器件区域中的半导体衬底12上，且从底部至顶部包括，栅极介质层20和含硅栅极导体22。
注意，在图1中，其中没有按比例绘制，在半导体衬底12上仅示出一个n-FET栅极叠层和一个p-FET栅极叠层。虽然示出了该实施例，但本发明并不限于任何具体数目的n-FET和p-FET栅极叠层。另外，除了n-FET和p-FET以外，本发明半导体器件还可以包含其它逻辑电路元件，例如电阻器、二极管、平面电容器、变容二极管等。
本发明中所用的半导体衬底12包括任何半导体材料，其包括但不限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底12还可以包括有机半导体或分层半导体，例如Si/SiGe，绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。在本发明的一些实施例中，优选半导体衬底12包括含Si半导体材料，即，包括硅的半导体材料。
半导体衬底12可以是掺杂的、未掺杂的或包含掺杂的和未掺杂的区域。半导体12还可以包括第一掺杂(n-或p-)区域和第二掺杂(p-或n-)区域。为了清楚，在本发明附图中不具体示出掺杂的区域。第一掺杂区域和第二掺杂区域可以相同，或它们可以具有不同导电性和/或掺杂浓度。所述掺杂的区域称为“阱”，并可以用于限定各种器件区域。
在本发明尤其优选的实施例中，半导体衬底12是混合衬底，其包括至少一个电子迁移率加强的区域(例如，n-FET器件区域)，和另一个空穴迁移率加强的区域(例如，p-FET器件区域)。通过在电子迁移率加强区域制造n-FET、以及在空穴迁移率加强区域制造p-FET，n-FET和p-FET器件区域中的各个电荷载体(即，电子或空穴)的迁移率可以同时加强，从而改善CMOS器件性能。
更具体为，半导体衬底12是混合衬底，其包括不同晶体取向的不同区域(这里称为混合晶体取向衬底)。该混合晶体取向衬底的功能基于各向异性载体在半导体晶体中的迁移率。具体是，带电载体，例如电子和空穴的迁移率随着半导体衬底晶体的取向而变化。例如，在硅衬底中，空穴在(110)表面的迁移率比在(100)表面强，但是电子在(100)硅表面的迁移率比(110)表面强。从而，通过在具有(100)表面晶体取向的器件区域制造n-FET，和在具有(110)表面晶体取向的不同器件区域中制造p-FET，n-FET和p-FET器件区域中各个带电载体(即，电子或空穴)的迁移率都得到了加强。在其它半导体材料中，例如其它IV族半导体材料以及III-V和II-VI族化合物，也存在该载体迁移率各向异性，从而混合晶体取向技术(通常称为HOT技术)容易用于包括所述其它半导体材料的衬底。混合晶体取向衬底可以例如如下的方法形成，所述方法包括接合晶片、选择性蚀刻和再生长半导体层，例如，如美国专利申请10/250,241和10/932,982中所述，其整体内容在此引用作为参考。
在半导体衬底12中通常提供至少一个隔离区域(未示出)，以将相邻的n-FET和p-FET器件区域彼此隔离。隔离区域可以为槽隔离区域或场氧化物隔离区域。槽隔离区域利用本领域技术人员熟知的常规槽隔离工艺形成。例如，通过光刻、蚀刻和使用槽介质填充槽可以形成槽隔离区域。可选地是，可在槽填充前在槽中形成衬层，可在槽填充之后进行稠化步骤，以及在槽填充后还可以进行平面化工艺。可以利用所谓的局部对硅进行氧化的工艺形成场氧化物。
n-FET栅极叠层的栅极介质层14优选，但是不是必需的，包括介电常数大于或等于二氧化硅(大约4.0)的高k栅极介质材料。更优选，栅极介质层14包括介电常数大于大约10.0的基于铪的高k介质材料。该基于铪的介质材料可以选自于氧化铪(HfO2)、硅化铪(HfSiOx)、铪硅氧氮化物(HfSiON)、氧化铪和氧化锆(ZrO2)的混合物，或其多层。更优选，n-FET栅极叠层的栅极介质层14包括氧化铪或氮化铪。在一些实施例中，基于铪的栅极介质层14可以由介电常数(k)大于或等于大约4.0、更通常为大于或等于大约7.0的其它介质材料代替，或与上述其它介质材料结合使用。其它介质材料可以是，例如，本领域技术人员熟知的半导体氧化物、半导体氧氮化物、金属氧化物或混合金属氧化物，它们可以利用任何下文描述的用于形成栅极介质层14的技术形成。
可以通过沉积工艺在半导体衬底12的表面上形成基于铪的栅极介质层14，所述沉积工艺例如为，化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其它类似沉积工艺。还可以利用上述工艺的任何组合形成基于铪的栅极介质层14。
基于铪的栅极介质层14的物理厚度可以变化，但是通常，层14的厚度为大约0.5至大约10nm，厚度为大约0.5至大约3nm更优选。
金属栅极导体16优选包括金属材料，例如包含IVB或VB族金属的金属氮化物或金属硅氮化物。更具体为，金属栅极导体16包括选自于如下的金属：Ti、Zr、Hf、V、Nb、或Ta，Ti或Ta尤其优选。例如，金属栅极导体16优选包括TiN或TaN。此外，本发明的金属栅极导体16可以包括Ti-AE-N(“AE”代表碱土金属)三元合金、Ta-AE-N三元合金、Ti-RE-N(“RE”代表稀土金属)三元合金、Ta-RE-N三元合金、或包含其混合物的叠层。
金属栅极导体16可以包括单个金属层，或可以包括具有不同金属组分的多个金属层。优选，金属栅极导体16在位于第一金属层(未示出)和含硅栅极导体18之间的一个器件区域中还包括功函数限定金属层(未示出)。“功函数限定金属”表示可以用于调节或设置栅极叠层的功函数的金属层。对于n-型功函数，功函数限定金属包括元素周期表的IIIB、IVB或VB族中的至少一种元素(元素命名基于CAS版本)。这里还考虑镧系元素中的元素(例如La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu)。可以用于对导电电极提供n-型功函数的示例性金属实例包括，但不限于：Sc、Y、La、Zr、Hf、V、Nb、Ta、Ti和镧系元素。优选，用于提供n-型功函数偏移的功函数限定金属是镧系元素族中的一种。对于p-型功函数，功函数限定金属包括元素周期表中VIB、VIIB和VIII族的至少一种元素(元素命名基于CAS版本)。可以用于对导电电极提供p-型功函数的示例性金属实例包括，但不限于：Re、Fe、Ru、Co、Rh、lr、Ni、Pd、和Pt。优选，用于提供p-型功函数偏移的功函数限定金属是Re、Ru或Pt之一。
可以使用常规沉积工艺容易地形成金属栅极导体16，所述工艺例如CVD、PVD、ALD、溅射或蒸发。金属导体16的物理厚度可以变化，但是通常，金属导体16的厚度为大约0.5至大约200nm，厚度为大约5至大约80nm更加优选。
p-FET栅极叠层的栅极介质层20优选包括常规栅极介质材料，例如半导体氧化物、半导体氧氮化物、金属氧化物，例如Al2O3、AlON、AIN、和其组合和多层。如上所述，还可以使用高k介质材料来形成栅极介质层20。栅极介质层20可以通过例如热生长工艺形成，例如，氧化或氧氮化。可选的是，栅极介质层20可以通过沉积工艺形成，例如CVD、PVD、ALD、蒸发、反应溅射、化学溶液沉积、或任何其它合适的沉积工艺。栅极介质层20还可以利用上面工艺的任何组合形成。栅极介质层20的物理厚度可以变化，但是通常，栅极介质层20的厚度为从大约0.5至大约10nm，厚度为从大约0.5至大约3nm更加优选。
n-FET和p-FET栅极叠层的硅栅极导体18和22可以包括多晶体或无定形形式的Si或SiGe合金，其中多晶Si或SiGe更加优选。该硅栅极导体18和22可以通过利用已知沉积工艺沉积一个或多个含Si材料覆层而形成，所述工艺例如CVD、PVD、或蒸发。含Si材料层可以是掺杂的或未掺杂的。如果是掺杂的，其可以使用现场掺杂沉积工艺来形成。可选的是，掺杂的含Si层可以通过沉积、离子注入、和退火而形成。离子注入和退火可以在随后的构图材料叠层的蚀刻步骤之前或之后发生。掺杂含Si层将偏移形成的栅极导体的功函数。含Si栅极导体18和22的厚度，即高度可以根据使用的沉积工艺变化。通常，含Si栅极导体18和22每个都具有从大约20至大约180nm的垂直厚度，厚度为从大约40至大约150nm更加优选。
图1示出的CMOS电路10可以通过本发明各种方法以集成方式容易地形成，其将通过参考附图2A-4E所示的示例性处理步骤在下文更详细地描述。
具体为，图2A-2I示出根据本发明一个实施例的用于形成图1的n-FET和p-FET栅极叠层的示例性处理步骤，通过，首先在p-FET器件区域中形成半导体氧化物或半导体氧氮化物栅极介质和多晶硅栅极导体，然后当在n-FET器件区域沉积高k介质和金属期间，用保护覆层覆盖p-FET器件区域。
首先参考图2A，其示出半导体衬底12，其包含n-FET器件区域和p-FET器件区域，其彼此相邻，且优选通过浅槽隔离区域(未示出)彼此隔离。在p-FET器件区域上、而不在n-FET器件区域上选择性形成栅极介质层20和含硅栅极导体20。具体为，优选通过热氧化物沉积工艺，首先在n-FET和p-FET器件区域(未示出)上形成覆盖栅极介质层20，然后在n-FET和p-FET器件区域(未示出)上沉积覆盖含硅层22。然后通过一个或多个选择性蚀刻步骤，将层20和22的部分从n-FET器件区域选择性移除(未示出)，所述步骤例如为软/硬掩模反应离子蚀刻(RIE)、使用稀释氢氟酸(DHF)蚀刻溶液的湿法蚀刻、或任何其它合适的技术。
然后如图2B所示，用光致抗蚀剂材料74选择性覆盖n-FET器件区域，然后在p-FET器件区域的含硅栅极导体22上形成保护性材料层76，如图2C所示。保护性材料层76包括至少一种硅烷减活化剂，其选择性地接合含硅栅极导体22，以形成用于抑制材料在含硅栅极导体22上的生长或沉积的保护性涂层。可以用于本发明的合适的硅烷减活化剂包括选自于如下的硅烷物质：氯硅烷类、有机官能团硅烷、和烷基硅烷。硅烷减活化剂的具体实例包括，但不限于：二甲基二乙酰氧基硅烷、联二氨基二甲基硅烷、二甲基二氯硅烷、二甲基氨基三甲基硅烷、三氯甲基硅烷、十八烷基三氯硅烷等。
随后从n-FET器件区域移除光致抗蚀剂材料74，并在n-FET器件区域上沉积栅极介质层14(优选，但是不是必需的，介电常数大于二氧化硅的高k栅极介质层)，如图2D所示。可以在n-FET器件区域顶部或代替高k栅极介质层14形成含稀土金属(含RE)和/或含碱土金属层(含AE)层(未示出)。随后，在n-FET器件区域上形成金属层16，如图2E所示。保护性材料层76改变p-FET器件区域中的含硅栅极导体22的表面形态，从而防止在p-FET器件区域中沉积高k栅极介质层14、含RE/AE层(未示出)、和金属层16。
当在n-FET器件区域上沉积金属层16之后，从p-FET器件区域移除保护性材料层76，如图2F所示，然后在n-FET和p-FET器件区域上沉积覆盖含硅层78，如图2G所示。
然后通过光刻和蚀刻构图覆盖含硅层78、金属层16、高k栅极介质层14、含硅栅极导体22、和栅极介质20，从而提供两个或更多个构图的栅极叠层，一个用于n-FET和一个用于p-FET。具体为，通过栅极层光刻分别在n-FET和p-FET器件区域上形成构图的多导体(PC)抗蚀剂80和82，如图2H所示。然后利用一个或多个干蚀刻步骤，将该PC抗蚀剂80和82中的图形转移至覆盖含硅层78、金属层16、高k栅极介质层14、含硅栅极导体22、和栅极介质20，以形成如图21所示的构图的n-FET和p-FET栅极叠层。可以用于在本发明中形成构图的栅极叠层的合适的干蚀刻工艺包括，但是不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。在完成蚀刻之后移除构图的PC抗蚀剂80和82，从而形成图1所示的构图的n-FET和p-FET栅极叠层。
图3A-3E示出根据本发明一个实施例的用于形成图1中构图的n-FET和p-FET栅极叠层的示例性处理步骤的截面图，使用“金属优先”方法，其中首先在n-FET器件区域中形成高k栅极介质层、金属栅极导体、和含硅栅极导体，然后通过沉积和平面化，在p-FET器件区域中形成栅极介质层和含硅栅极导体。
具体为，图3A示出半导体衬底12，其包含n-FET器件区域和p-FET器件区域，其彼此相邻，且通过浅槽隔离区域9隔离。在n-FET和p-FET器件区域上形成高k栅极介质层14、金属栅极导体层16、和含硅层84，如图3A所示。随后，通过构图技术从p-FET器件区域选择性移除高k栅极介质层14、金属栅极导体层16、和含硅层84的部分，然后在n-FET和p-FET器件区域上沉积栅极介质层84，如图3B所示。优选利用光刻工艺进行构图，其中选择性阻挡n-FET器件区域，同时从p-FET器件区域移除分层叠层。
接着，在n-FET和p-FET器件区域沉积覆盖含硅层86，如图3C所示，并且然后进行平面化步骤，例如化学机械抛光步骤，以平面化整个结构，并从n-FET器件区域移除含硅层86和栅极介质层84的部分。从而，在平面化的n-FET器件区域中暴露第一含硅层82的上表面，并且暴露的含硅层82与第二器件区域中的含硅层86的未移除部分基本共面，如图3D所示。
随后，在n-FET器件区域中的含硅层82和第二器件区域中的含硅层86的未移除部分上形成介质硬掩模层88，以及通过常规光刻技术在介质硬掩模层88的上表面上沉积构图的光致抗蚀剂结构90和92。然后利用一个或多个干蚀刻步骤，将光致抗蚀剂结构90和92中的图形转移至介质掩模层88、含硅栅极导体层82、金属栅极导体层16、高k栅极介质层14、含硅层86、和栅极介质层84，以形成图3E所示的构图的n-FET和p-FET栅极叠层。可以用于本发明中以形成构图的栅极叠层的合适的干蚀刻工艺包括，但是不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。
n-FET器件区域中的第一图形栅极叠层从而从底部至顶部包括，高k栅极介质层14、金属栅极导体16、含硅栅极导体18、和构图的介质硬掩模88A，如图3E所示。p-FET器件区域中的第二构图的栅极叠层从而从底部至顶部包括，栅极介质层20、含硅栅极导体22、和构图的介质硬掩模88B，如图3E所示。可以随后从构图的栅极叠层移除构图的介质硬掩模88A和88B。
图4A-4E示出用于形成图1的构图的n-FET和p-FET栅极叠层的示例性处理步骤，其类似于图3A-3E示出的工艺也使用“金属优先”方法，不同之处在于，通过一个或多个蚀刻步骤从n-FET器件区域移除随后形成的含硅层86和栅极介质层84，来代替上述平面化步骤。
具体为，图4A示出在沉积覆盖含硅层86之后(即，图3C所示步骤之后)，通过光致抗蚀剂材料90选择性覆盖p-FET器件区域。然后进行一个或多个选择性蚀刻步骤以从未被光致抗蚀剂材料90覆盖的区域(即，n-FET器件区域和STI区域9)移除含硅层86和栅极介质层84的部分，如图4B所示。
优选，首先进行硅蚀刻步骤(未示出)以选择性从n-FET器件区域和STI区域9移除含硅层86的部分。该硅蚀刻步骤停止于且暴露n-FET器件区域和STI区域9中的下面的栅极介质层84的部分。随后，从p-FET器件区域移除光致抗蚀剂材料90，然后进行氧化物剥离步骤以从n-FET器件区域和STI区域9移除栅极介质层84的暴露部分。p-FET器件区域中的栅极介质层84的剩余部分被含硅层86的剩余部分覆盖，从而不被氧化物剥离而移除。
因为p-FET器件区域中的光致抗蚀剂材料90从n-FET器件区域中的含硅栅极导体层82略微偏移，因此选择性蚀刻导致在p-FET器件区域中的含硅层86的剩余部分和n-FET器件区域中的含硅栅极导体层82之间产生缝或槽92，如图4B所示。缝或槽92优选位于STI区域9上。
接着，在n-FET和p-FET器件区域上沉积覆盖含硅层94，如图4C所示。该覆盖含硅层94填充缝或槽92，且形成结合p-FET器件区域中的含硅层86和n-FET器件区域中的含硅栅极导体层82的连续含硅结构层94。因为缝或槽92位于STI区域9上，如上所述，STI区域9用于从半导体衬底12的n-FET和p-FET器件区域电隔离连续含硅结构层94。
然后通过光刻和蚀刻构图连续含硅结构层94、金属层16、高k栅极介质层14、和栅极介质84的剩余部分，从而提供两个或更多个构图的栅极叠层，一个用于n-FET和一个用于p-FET。具体为，通过栅极层光刻在n-FET和p-FET器件区域上分别形成如图4D所示的构图的多导体(PC)抗蚀剂96和98，然后利用一个或多个干和/或湿法蚀刻步骤，将PC抗蚀剂96和98中的图形转移至连续含硅结构层94、金属层16、高k栅极介质层14、和栅极介质84，而形成如图4D所示的构图的n-FET和p-FET栅极叠层。可用于本发明以形成构图的栅极叠层的合适的干蚀刻工艺包括，但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。合适的湿法蚀刻工艺使用一个或多个蚀刻溶液，其可以与具体结构层反应以除去该层。
然后，在完成蚀刻之后移除构图的PC抗蚀剂96和98，从而获得通过STI区域9隔离的分别位于n-FET和p-FET器件区域中的构图的n-FET和p-FET栅极叠层，如图4E所示。注意，在一个或多个蚀刻步骤期间，在STI区域9中形成槽100。
图5示出根据本发明一个实施例的半导体衬底12上的彼此相邻的构图的n-FET栅极叠层和构图的p-FET栅极叠层的截面图。具体为，构图的n-FET栅极叠层从底部至顶部包括，界面层13、高k栅极介质层14、金属栅极导体16、第一多晶硅栅极导体18A、和第二多晶硅栅极导体18B。构图的p-FET栅极叠层从底部至顶部包括，半导体氧化物或半导体氧氮化物栅极介质层20、第一多晶硅栅极导体22A、和第二多晶硅栅极导体22B。该如图5所示的构图的n-FET和p-FET栅极叠层可以容易地通过包含至少图6A-6H所示的示例性处理步骤的方法形成。如上所述通过两个单独的处理步骤形成的n-FET栅极叠层的第一和第二多晶硅栅极导体18A和18B，可以包括性质相同或不同的多晶硅材料。
具体为，图6A示出在n-FET和p-FET器件区域上形成覆盖栅极介质层20和覆盖含硅栅极导体层22。然后在p-FET器件区域上选择性形成光致抗蚀剂材料30，如图6B所示。然后通过一个或多个选择性蚀刻步骤，从n-FET器件区域选择性移除层20和22的部分(如图6C所示)，所述蚀刻步骤例如软/硬掩模反应离子蚀刻(RIE)、DHF湿法蚀刻、或任何其它合适的技术。
随后，在n-FET和p-FET器件区域上沉积界面层13、高k介质层14、金属栅极导体层16、和含硅材料层18A，如图6D所示。
通过化学氧化，在半导体衬底12的表面上可选地形成界面层13。可选的界面层13利用本领域技术人员熟知的常规湿法化学工艺技术形成。可选的是，界面层13可以通过热氧化、氧氮化或通过气相沉积形成。当衬底12是含Si半导体时，界面层13包括通过湿法工艺生长或热生长的化学氧化物，或沉积的氧化硅、氧氮化硅或氮化的氧化硅。当衬底12不是含Si半导体时，界面层13可以包括半导电氧化物、半导电氧氮化物或氮化的半导电氧化物或任何其它界面介质，例如，一种具有低界面捕获密度的半导电材料。界面层13的厚度通常为从大约0.4至大约1.2nm，厚度为从大约0.6至大约1nm更加优选。然而，界面层13的厚度可能在更高温度的处理之后而不同，这在CMOS制造期间通常要求。
在本发明的具体实施例中，界面层13是通过湿法化学氧化步骤形成的半导体氧化物层，其厚度为从大约0.6至大约1.0nm。湿法化学氧化步骤包括，用65℃的氢氧化铵、过氧化氢和水(以1∶1∶5的比例)的混合物处理清洁的半导体表面。可选的是，还可以通过在臭氧化水溶液中处理半导体表面来形成界面层13，其中臭氧浓度为大约2/百万(ppm)至大约40ppm。
随后，通过光致抗蚀剂材料32选择性覆盖n-FET器件区域，如图6E所示。光致抗蚀剂材料32然后用作掩模，用于通过一个或多个选择性蚀刻步骤，从p-FET器件区域选择性除去含硅栅极导体层18A、金属栅极导体层16、高k栅极介质层14、和界面层13的部分，如图6F所示，所述蚀刻步骤例如软/硬掩模反应离子蚀刻(RIE)、湿法蚀刻、或任何其它合适的技术。
接着，在n-FET和p-FET器件区域上形成覆盖含硅材料层34和介质硬掩模层36，如图6G所示。
然后通过光刻和蚀刻构图覆盖含硅材料层34、含硅栅极导体层18A、金属栅极导体层16、高k栅极介质层14、界面层13、含硅栅极导体22、栅极介质层20、和介质硬掩模36，从而提供两个或更多个构图的栅极叠层，一个用于n-FET和一个用于p-FET，如图5所示。光刻步骤包括将光致抗蚀剂(未示出)施加至介质硬掩模层36的上表面，将光致抗蚀剂暴露到希望的辐射图形、以及利用常规抗蚀剂显影剂显影暴露的光致抗蚀剂。然后将光致抗蚀剂中的图形转移至介质掩模层36，形成构图的介质硬掩模19和23，如图6H所示。然后利用一个或多个干和/或湿法蚀刻步骤，移除构图的光致抗蚀剂，且随后将硬掩模19和23中的图形转移至下面的层，以形成如图5所示的构图的n-FET和p-FET栅极叠层。可以用于本发明以形成构图的栅极叠层的合适的干蚀刻工艺包括，但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。在构图之后，从构图的栅极叠层移除硬掩模19和23。
图7是根据本发明一个实施例的彼此相邻的构图的n-FET栅极叠层和构图的p-FET栅极叠层的截面图。具体为，构图的n-FET栅极叠层从底部至顶部包，高k栅极介质14、金属栅极导体16、导电氧扩散阻挡层17、和多晶硅栅极导体18。构图的p-FET栅极叠层从底部至顶部包括，半导体氧化物或半导体氧氮化物栅极介质20和多晶硅栅极导体22。
导电氧扩散阻挡层17用于从用于在p-FET器件区域中形成栅极介质20的苛刻的热氧化处理条件保护n-FET栅极叠层。该导电氧扩散阻挡层17优选包括无定形氧阻挡材料，例如TaSiN或HfSiN，其可以防止氧扩散并有效地从热氧化条件保护n-FET栅极叠层。
图8A-8G示出用于形成图7的构图的n-FET和p-FET栅极叠层的示例性处理步骤。
具体为，图8A示出在n-FET和p-FET器件区域上形成覆盖高k栅极介质层14、覆盖金属栅极导体层16、和覆盖导电氧扩散阻挡层17。接着，在导电氧扩散阻挡层17上形成光致抗蚀剂材料42，以选择性覆盖n-FET器件区域，如图8B所示。然后进行选择性蚀刻，以从p-FET器件区域移除高k栅极介质层14、金属栅极导体层16、和导电氧扩散阻挡层17的部分，从而暴露p-FET器件区域中的半导体衬底12的上表面，如图8C所示。
然后进行热氧化，以在p-FET器件区域中形成栅极介质层20，而通过导电氧扩散阻挡层17保护n-FET器件区域不被热氧化。优选，热氧化工艺包括快速热氧化(RTO)步骤或快速热氮化(RTNH3)/再氧化步骤。
随后，在n-FET和p-FET器件区域上沉积覆盖含硅材料层44，如图8E所示。然后通过光刻和蚀刻构图覆盖含硅材料层44、导电氧扩散阻挡层17、金属栅极导体层16、高k栅极介质层14、和栅极介质20，从而提供两个或更多个构图的栅极叠层，一个用于n-FET和一个用于p-FET。具体为，通过栅极层光刻在n-FET和p-FET器件区域上分别形成构图的多导体(PC)抗蚀剂46A和46B，如图8F所示，并利用一个或多个干和/或湿法蚀刻步骤，将PC抗蚀剂46A和46B中的图形转移至连续含硅材料层44、金属栅极导体层16、高k栅极介质层14、和栅极介质20，而形成如图8G所示的构图的n-FET和p-FET栅极叠层。可用于本发明以形成构图的栅极叠层的合适的干蚀刻工艺包括，但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。合适的湿法蚀刻工艺使用一个或多个可以与具体结构层反应的蚀刻溶液以用于除去该层。
然后，在蚀刻完成之后移除构图的PC抗蚀剂46A和46B，从而形成如图7所示的构图的n-FET和p-FET栅极叠层。
虽然图8A-8G示出使用导电氧扩散阻挡层17形成构图的n-FET和p-FET栅极叠层，其随后保持在并变成最终的n-FET栅极结构的部分，但是，应注意，绝缘氧扩散阻挡层(未示出)，其包含可防止氧扩散的绝缘材料，也可以用于在上述热氧化工艺期间保护n-FET栅极叠层。在热氧化工艺之后移除该绝缘氧扩散阻挡层。从而，通过该可选工艺形成的最终的n-FET栅极结构不包含任何氧扩散阻挡层，且与图1所示的n-FET栅极叠层具有基本相同结构。
图9示出根据本发明一个实施例的彼此相邻的n-FET栅极结构和p-FET栅极结构。具体为，n-FET栅极结构位于通过p-阱8A限定的n-FET器件区域上，而p-FET栅极结构位于通过n-阱8B限定的p-FET器件区域上，其通过STI区域9彼此隔离。n-FET栅极结构从底部至顶部包括，未构图的界面层13、未构图HfO2栅极介质层14、未构图的含RE或含AE层15、金属栅极导体16、和多晶硅栅极导体18。p-FET栅极结构从底部至顶部包括，未构图的半导体氧化物或半导体氧氮化物栅极介质层20和多晶硅栅极导体22。
在本发明一个实施例中，层15是含RE(即，含稀土金属)层，其包括选自于元素周期表IIIB族的至少一种元素的氧化物或氮化物，所述元素例如为，La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu、或其混合物。优选，含RE层16包括以下元素的氧化物：La、Ce、Y、Sm、Er和/或Tb，其中尤其优选La2O3或LaN。含RE层16利用常规沉积工艺形成，所述工艺包括，例如，蒸发、分子束沉积、MOCVD、ALD、PVD、和其它合适的工艺。含RE层15的厚度通常为从大约0.1nm至大约3.0nm，厚度为从大约0.3nm至大约1.6nm更加优选。
作为具体实例，含RE层15通过如下形成：将整个器件结构置于分子束沉积室的预真空锁(load-lock)中，然后将该室泵抽至10-5至10-8Torr。在这些步骤之后，插入器件结构，而不破坏生长室中的真空，其中通过将稀土金属和氧或氮的原子/分子束射至结构表面上，来沉积例如氧化La的含RE层15。具体为，因为低压室，释放的原子/分子物质是束状的，且在到达结构之前不会散开。使用的衬底温度为大约300℃。在沉积La2O3的情况下，La蒸发单元保持在1400°至1700℃的温度，并使用1至3sccm分子氧的流速。可选的是，还可以使用原子或激发态氧，这可以通过使氧通过在50至600瓦特范围激发的无线电频率源来形成。在沉积期间，室内气压可为1×10-5至8×10-5Torr，且氧化La生长速率可以为0.1至2nm/分钟，更优选为0.5至1.5nm。
在本发明可选实施例中，层15是含AE(即，含碱土金属)层，其包括具有分子式MxAy的化合物，其中M为碱土金属(例如，Be、Mg、Ca、Sr、和/或Ba)，A是O、S或卤化物中的一个，x为1或2，以及y是1、2、或3。注意，本发明考虑这样的含AE化合物，其包括碱土金属混合物和/或例如-OCl-2的阴离子的混合物。可以用于本发明的含AE化合物的实例包括，但不限于：MgO、MgS、MgF2、MgCl2、MgBr2、Mgl2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2、和BaI2。在本发明一个优选实施例中，含AE化合物包含Mg。MgO是用于本发明的尤其优选的含AE材料。利用常规沉积工艺形成含AE层15，所述工艺包括，例如，从靶的溅射、在氧等离子体条件下反应溅射碱土金属、电镀、蒸发、分子束沉积、MOCVD、ALD、PVD和其它类似沉积工艺。含AE材料15的沉积厚度通常为大约0.1nm至大约3.0nm，厚度为大约0.3nm至大约1.6nm更加优选。
图10A-10I示出用于形成图9的n-FET和p-FET栅极结构的示例性处理步骤的截面图，以及图10J还示出使用图10I所示的各栅极结构的形成的完成的n-FET和p-FET器件。
具体为，图10A示出在n-FET和p-FET器件区域上形成界面层13和铪层48。在n-FET器件区域上选择性形成介质硬掩模50。使用硬掩模50进行一个或多个选择性蚀刻步骤，以从p-FET器件区域选择性移除界面层13和铪层48的部分，从而暴露p-FET器件区域中的半导体衬底12的上表面，如图10B所示。然后移除硬掩模50，然后进行快速热氧化/氮化步骤，其在n-FET器件区域上形成HfO2栅极介质层14，以及在p-FET器件区域上形成半导体氧化物或半导体氧氮化物栅极介质层20，如图10C所示。
随后，在n-FET器件区域上选择性沉积含RE或含AE层15，如图10D所示。然后在n-FET和p-FET器件区域上形成覆盖金属栅极导体层16，如图10E所示。
随后，在n-FET器件区域上沉积构图的硬掩模52，以允许从p-FET器件区域选择性蚀刻覆盖金属栅极导体层16，如图10F和10G所示。在选择性蚀刻之后移除构图的硬掩模52，且在n-FET和p-FET器件区域上沉积覆盖含硅材料层53，如图10H所示。
然后通过光刻和蚀刻构图覆盖含硅材料层53和金属栅极导体层16，从而获得如图10I所示的n-FET和p-FET栅极结构。具体为，通过栅极层光刻，在n-FET和p-FET器件区域上分别形成构图的多导体(PC)抗蚀剂(未示出)，且利用一个或多个干蚀刻步骤，将PC抗蚀剂中的图形转移至连续含硅材料层44和金属栅极导体层16，形成图10I所示的n-FET和p-FET栅极结构。可以用于本发明以形成构图的栅极叠层的合适的干蚀刻工艺包括，但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。
可以然后进行常规互补金属氧化物半导体(CMOS)处理步骤，以通过使用图10I所示的n-FET和p-FET栅极结构形成完成的n-FET和p-FET器件。该常规CMOS处理步骤可以包括前段制程(FEOL)和后段制程(BEOL)步骤，其通常用于形成源极/漏极注入区、延伸和晕圈注入区、金属硅化物接触、和侧壁隔板。完成的n-FET优选包括源极和漏极注入区54、源极/漏极金属硅化物接触70、栅极金属硅化物接触66、和侧壁隔板58和60，如图10J所示。完成的p-FET优选包括源极和漏极注入区56、源极/漏极金属硅化物接触72、栅极金属硅化物接触68、和侧壁隔板62和64，如图10J所示。
尽管图1-10J示意示出根据本发明具体实施例的若干示例性半导体器件结构和可以用于形成该器件结构的示例性处理步骤，但是显然，本领域技术人员可以容易地修改该器件结构以及处理步骤，以用于与上述一致地适应具体应用要求。例如，尽管上述示出CMOS电路包括具有金属栅极导体和高k栅极介质的n-FET栅极叠层和具有常规多晶硅栅极导体和半导体氧化物或半导体氧氮化物栅极介质的p-FET栅极叠层，显然，如果需要，本领域技术人员可以容易将该CMOS电路修改为，提供具有金属栅极导体和高k栅极介质的p-FET栅极叠层和具有常规多晶硅栅极导体和半导体氧化物或半导体氧氮化物栅极介质的n-FET栅极叠层。从而应认识到，本发明并不限于上述具体实施例，而有效延伸到任何其它修改、变化、应用和实施，因此，所有这些其它修改、变化、应用、和实施都被认为在本发明的精神和范围内。

Claims (7)

1.一种用于形成半导体器件的方法，包括：
在半导体衬底的第二器件区域上选择性形成第二栅极介质层和含硅栅极导体；
在第二器件区域中的所述含硅栅极导体上选择性形成保护覆层；
在所述半导体衬底的第一器件区域上选择性形成第一栅极介质层和金属栅极导体，其中所述第一栅极介质层包括介电常数大于等于二氧化硅的介质材料；
从所述第二器件区域移除所述保护覆层；
在所述第一器件区域中的所述金属栅极导体上和所述第二器件区域中的所述含硅栅极导体上沉积含硅层；以及
构图所述含硅层、金属栅极导体、第一栅极介质层、含硅栅极导体、和第二栅极介质层，以形成第一和第二栅极叠层。
2.一种用于形成半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一栅极介质层、金属栅极导体和含硅栅极导体，其中所述第一栅极介质层包括介电常数大于等于二氧化硅的介质材料；
在所述第一器件区域中的所述含硅栅极导体上和第二器件区域中的所述半导体衬底上形成第二栅极介质层；
在所述第一和第二器件区域中的所述第二栅极介质层上沉积含硅层；
平面化所述含硅层、第二栅极介质层和含硅栅极导体，从而从所述第一器件区域移除所述含硅层和所述第二栅极介质层的部分，以暴露所述第一器件区域中的含硅栅极导体的上表面，其中所述暴露的第一器件区域中的含硅栅极导体与所述第二器件区域中的含硅层的未移除部分基本共面；以及
构图所述暴露的含硅栅极导体、金属栅极导体、第一栅极介质层和含硅层和第二栅极介质层的未移除部分，以形成第一和第二栅极叠层。
3.一种用于形成半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一栅极介质层、金属栅极导体和含硅栅极导体，其中所述第一栅极介质层包括介电常数大于等于二氧化硅的介质材料；
在所述第一器件区域中的所述含硅栅极导体上和第二器件区域中的所述半导体衬底上形成第二栅极介质层；
在所述第一和第二器件区域中的所述第二栅极介质层上沉积含硅层；
选择性蚀刻所述含硅层，以从所述第一器件区域移除所述含硅层的部分；
选择性蚀刻所述第二栅极介质层，以从所述第一器件区域移除所述第二栅极介质层的部分，从而暴露所述含硅栅极导体的上表面；以及
构图所述暴露的含硅栅极导体、金属栅极导体、第一栅极介质层、和所述含硅层和第二栅极介质层的未移除部分，以形成第一和第二栅极叠层。
4.一种用于形成半导体器件的方法，包括：
在半导体衬底的第二器件区域上选择性形成第二栅极介质层和含硅栅极导体；
在所述第一器件区域中的所述半导体衬底上和第二器件区域中的所述含硅栅极导体上从底部至顶部依次形成界面层、第一栅极介质层、金属层、和含硅层；
从所述第二器件区域选择性移除所述界面层、第一栅极介质层、金属层、和含硅层，从而暴露所述第二器件区域中的含硅栅极导体的上表面；
在所述第一器件区域中的所述含硅层上和所述第二器件区域中的所述含硅栅极导体上形成附加的含硅层；以及
构图所述附加的含硅层、含硅层、金属层、第一栅极介质层、界面层、含硅栅极导体和第二栅极介质层，以形成第一和第二栅极叠层。
5.一种用于形成半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一介质层、金属栅极导体和导电氧扩散阻挡层；
氧化第二器件区域中的半导体衬底的暴露的上表面，以形成第二栅极介质层，其中所述导电氧扩散阻挡层保护所述第一器件区域不被氧化；
在所述第一器件区域中的所述导电氧扩散阻挡层上和所述第二器件区域中的所述第二栅极介质层上沉积含硅层；以及
构图所述含硅层、导电氧扩散阻挡层、金属栅极导体、第一栅极介质层、和第二栅极介质层，以形成第一和第二栅极叠层。
6.一种用于形成半导体器件的方法，包括：
在半导体衬底的第一器件区域上选择性形成第一介质层、金属栅极导体和绝缘氧扩散阻挡层；
氧化第二器件区域中的半导体衬底的暴露的上表面，以形成第二栅极介质层，其中所述绝缘氧扩散阻挡层保护所述第一器件区域不被氧化；
从所述第一器件区域移除所述绝缘氧扩散阻挡层，以暴露所述金属栅极导体的上表面；
在所述第一器件区域中的所述金属栅极导体上和所述第二器件区域中的所述第二栅极介质层上沉积含硅层；以及
构图所述含硅层、金属栅极导体、第一栅极介质层、和第二栅极介质层，以形成第一和第二栅极叠层。
7.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底的第一器件区域上选择性形成界面层和铪层；
氧化所述铪层，以在所述第一器件区域中形成包括氧化铪的高K栅极介质层，其中第二器件区域中的半导体衬底的上表面被同时氧化，以形成所述第二器件区域中的所述第二栅极介质层；
在所述第一器件区域中的所述高k栅极介质层上选择性形成含稀土金属或含碱土金属层；
在所述第一器件区域中的所述含稀土金属或含碱土金属层上和所述第二器件区域中的所述第二栅极介质层上沉积金属层；
从所述第二器件区域选择性移除所述金属层，从而暴露所述第二器件区域中的所述第二栅极介质层的上表面；
在所述第一器件区域中的所述金属层上和所述第二器件区域中的所述栅极介质层上沉积含硅层；以及
构图所述含硅层、金属层、含稀土金属或含碱土金属层、高k栅极介质层、界面层、和所述第一和第二栅极介质层，以形成第一和第二栅极叠层。
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