KR20050045737A - 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 - Google Patents

이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명 반도체 소자는 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 제1 트랜지스터를 구성하기 위하여 제1 도전형 채널 영역 위에는 HfO2막을 가지는 제1 게이트 절연막이 형성되어 있다. 제2 트랜지스터를 구성하기 위하여 제2 도전형 채널 영역 위에는 Al2O3막을 가지는 제2 게이트 절연막이 형성되어 있다. 이 구조를 제조하기 위하여, 반도체 기판의 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하고 이를 어닐링한다. 어닐링된 제1 고유전막 위에 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 어닐링된 제1 고유전막이 노출되도록 제2 고유전막을 선택적으로 제거한다. 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.

Description

이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법{Semiconductor device having different gate dielectric layers and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 CMOS(Complementary Metal-Oxide-Semiconductor) 트랜지스터에서 채널 타입에 따라 이종(異種)의 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 MOSFET (MOS Field Effect Transistor) 피쳐 사이즈 (feature sizes)가 감소됨에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라, 게이트와 채널과의 사이에서의 커패시턴스를 증가시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다. 그러나, 지금까지 대표적으로 사용되어 온 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되며, 게이트 절연막의 신뢰성을 확보하기 어렵다. 즉, 실리콘 산화막의 두께를 너무 낮추면 다이렉트 터널링(direct tunneling) 전류가 증가되어 게이트와 채널 영역간의 누설 전류가 증가하게 되고 전력 소모도 증가하게 된다. 따라서, 실리콘 산화막 또는 실리콘 산화질화막으로 게이트 절연막을 구성하는 경우에는 이들의 두께를 낮추는 데 한계가 있다.
상기와 같은 문제를 극복하기 위하여, 기존의 실리콘 산화막 또는 실리콘 산화질화막을 대체할 수 있는 것으로서 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막에 관한 연구가 활발히 이루어지고 있다 (예를 들면, 미합중국 특허 제6,559,051 B1호, 미합중국 특허 제6,621,114 B1호, 및 미합중국 특허 공개 제2001-0023120 A1호 참조).
그러나, MOSFET 반도체 소자의 게이트 절연막으로서 고유전막을 사용하는 경우 다수의 벌크 트랩(bulk trap)과 반도체 기판과 게이트 절연막과의 인터페이스(interface)에서의 인터페이스 트랩으로 인하여 게이트 유전막 아래의 반도체 기판에 형성되는 채널 영역에서 전자 이동도가 감소하고, 기존의 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막에 비하여 한계 전압(threshold voltage, Vt) 값이 비정상적으로 높아지는 문제가 있다. 고유전막으로 이루어지는 게이트 절연막을 채용하는 데 있어서 채널 이온 주입 등과 같은 채널 엔지니어링을 통하여 원하는 수준의 Vt 값을 얻기 위한 다양한 시도가 이루어져 왔으나 이들 방법에서는 DIBL (Drain Induced Barrier Lowering) 및 BVDS (Breakdown Voltage between Drain and Source)가 커지는 등 또 다른 문제점을 수반하게 된다. 또한, n-채널 MOSFET와 p-채널 MOSFET가 결합되어 있는 CMOS 트랜지스터에서는, n-채널 MOS(NMOS) 트랜지스터 및 p-채널 MOS(PMOS) 트랜지스터 각각에서 게이트 절연막을 구성하는 고유전 물질에 따라 서로 다른 Vt 값이 측정된다. 따라서, 채널 엔지니어링에만 의존하여 Vt 값을 조절하는 데 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고유전막을 게이트 절연막으로 사용함으로써 게이트 절연막의 신뢰성을 확보하면서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 고유전막을 게이트 절연막으로 사용하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 반도체 기판에 형성된 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 상기 반도체 기판에 형성된 상기 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터를 구성하기 위하여 상기 제1 도전형 채널 영역 위에는 HfO2막을 가지는 제1 게이트 절연막이 형성되어 있다. 상기 제2 트랜지스터를 구성하기 위하여 상기 제2 도전형 채널 영역 위에는 Al2O3막을 가지는 제2 게이트 절연막이 형성되어 있다. 바람직하게는, 상기 제1 도전형은 n형이고, 제2 도전형은 p형이다.
상기 제1 게이트 절연막은 상기 제1 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제1 인터페이스층과, 상기 제1 인터페이스층 위에 형성된 금속 산화물로 이루어지는 제1 고유전막을 포함한다. 여기서, 상기 제1 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 제1 고유전막은 HfO2막 만으로 구성될 수도 있고, HfO2막과, HfO2막과는 다른 성분의 제1 금속 산화물층과의 적층 구조로 이루어질 수도 있다. 예를 들면, 상기 제1 금속 산화물층은 Al2O3막이다. 또한, 상기 제1 고유전막은 Hf 및 Al을 포함하는 합금 산화물층을 더 포함할 수도 있다.
상기 제2 게이트 절연막은 상기 제2 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제2 인터페이스층과, 상기 제2 인터페이스층 위에 형성된 금속 산화물로 이루어지는 제2 고유전막을 포함한다. 상기 제2 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제2 고유전막은 Al2O3막 만으로 구성될 수도 있고, Al2O3막과, Al2O3막과는 다른 성분의 제2 금속 산화물층과의 적층 구조로 이루어질 수도 있다. 예를 들면, 상기 제2 금속 산화물층은 HfO2막이다. 또한, 상기 제2 고유전막은 Hf 및 Al을 포함하는 합금 산화물층을 더 포함할 수도 있다. 상기 제2 게이트 절연막을 구성하는 Al2O3막으로서 질화된 Al2O3막을 적용할 수도 있다.
또한, 상기 목적을 달성하기 위하여 본 발명의 제2 양태에 따른 반도체 소자는 저유전 물질로 이루어지는 제1 인터페이스층과 그 위에 형성된 제1 고유전막으로 구성되는 제1 게이트 절연막을 가지는 NMOS 트랜지스터를 포함한다. 또한, 저유전 물질로 이루어지는 제2 인터페이스층과, 그 위에 형성되고 상기 제1 고유전막과는 다른 조성의 제2 고유전막으로 구성되는 제2 게이트 절연막을 가지는 PMOS 트랜지스터를 포함한다. 바람직하게는, 상기 제1 고유전막은 HfO2막으로 이루어지고, 상기 제2 고유전막은 Al2O3막으로 이루어진다.
상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 제2 게이트 절연막이 상기 제1 게이트 절연막보다 더 큰 두께를 가질 수도 있고, 상기 제1 게이트 절연막이 상기 제2 게이트 절연막보다 더 큰 두께를 가질 수도 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성한다. 상기 제1 고유전막을 어닐링한다. 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거한다. 상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.
상기 제1 고유전막을 형성하기 전에, 상기 반도체 기판상의 제1 MOS 영역 및 제2 MOS 영역에 저유전 물질로 이루어지는 인터페이스층을 형성하는 단계를 더 포함할 수 있다. 상기 인터페이스층은 15Å 이하의 두께로 형성된다.
상기 제1 MOS 영역 및 제2 MOS 영역이 각각 NMOS 영역 및 PMOS 영역일 때 상기 선택된 하나의 영역이 NMOS 영역인 경우, 상기 제1 고유전막은 HfO2막으로 이루어지고, 상기 제2 고유전막은 Al2O3막으로 이루어진다. 상기 선택된 하나의 영역이 PMOS 영역인 경우에는 상기 제1 고유전막은 Al2O3막으로 이루어지고, 상기 제2 고유전막은 HfO2막으로 이루어진다.
상기 제1 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행하는 것이 바람직하다. 이 때, 상기 어닐링은 750 ∼ 1050℃의 온도하에서 행해진다.
상기 제1 고유전막 및 제2 고유전막은 각각 50Å 이하의 두께로 형성되는 것이 바람직하다.
상기 제2 고유전막을 선택적으로 제거하는 단계는 상기 어닐링된 제1 고유전막과 상기 제2 고유전막과의 식각 선택비 차이를 이용하여 습식 식각 방법에 의하여 행해진다. 여기서, 상기 제2 고유전막을 선택적으로 제거하기 위하여 HF를 함유하는 세정액을 사용할 수 있다.
상기 제2 고유전막을 선택적으로 제거한 후 상기 도전층을 형성하기 전에, 상기 제2 고유전막을 어닐링하는 단계를 더 포함할 수 있다. 상기 제2 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행해지고, 어닐링 온도는 750 ∼ 1050℃로 한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 NMOS 영역과 PMOS 영역을 가지는 반도체 기판을 준비한다. 상기 NMOS 영역 위에 HfO2막을 포함하는 제1 게이트 절연막을 형성한다. 상기 PMOS 영역 위에 Al2O3막을 포함하는 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 게이트 형성용 도전층을 형성한다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 더 크거나 더 작은 두께로 형성될 수도 있고, 서로 동일한 두께로 형성될 수도 있다.
본 발명에 의하면, NMOS 트랜지스터는 HfO2막을 포함하는 게이트 절연막을 구비하고 PMOS 트랜지스터에서는 Al2O3막을 포함하는 게이트 절연막을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. 따라서, 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 게이트 절연막의 신뢰성을 확보할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 부품 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 예를 들면 실리콘 기판을 준비한다. 상기 반도체 기판(100)은 n채널 MOS 트랜지스터가 형성될 NMOS 영역 (도면에는 “NMOS”로 표시함)과 p채널 MOS 트랜지스터가 형성될 PMOS 영역 (도면에는 “PMOS”로 표시함)을 구비한다.
상기 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에 인터페이스층(110)을 15Å 이하의 두께로 형성한다. 상기 인터페이스층(110)은 상기 반도체 기판(100)과 후속 공정에서 상기 인터페이스층(110) 위에 형성되는 고유전막과의 사이에서의 불량한 계면 발생을 방지하기 위하여 형성하는 것으로서, 상기 인터페이스층(110)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막 (k는 약 4), 또는 실리콘 산화질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4 ∼ 8)으로 이루어질 수 있다. 또는, 상기 인터페이스층(110)은 실리케이트막으로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
상기 인터페이스층(110)을 형성하기 위한 하나의 방법으로서 예를 들면 상기 반도체 기판(100)을 오존 가스 또는 오존수를 이용하여 세정하는 방법을 이용할 수 있다.
상기 NMOS 영역 및 PMOS 영역상의 상기 인터페이스층(110) 위에 제1 고유전막인 HfO2막(120)을 형성한다. 상기 HfO2막(120)은 형성하고자 하는 소자의 종류에 따라 약 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 HfO2막(120)은 약 5 ∼ 50Å, 바람직하게는 0.2 ∼ 50Å의 두께로 형성된다.
상기 HfO2막(120)은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성될 수 있다. 상기 HfO2막(120)을 CVD 방법으로 형성하는 경우, 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2, O3, 또는 산소 라디칼과 같은 O 소스 물질을 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다. 상기 HfO2막(120)을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3또는 O2 플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2막(120)을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다.
도 1b를 참조하면, N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(122) 하에서 상기 HfO2막(120)을 어닐링하여 상기 HfO2막(120)을 치밀화시킨다. 상기 어닐링시의 가스 분위기(122)는 질소 원자를 포함하는 것이 바람직하다. 질소 원자를 포함하는 가스 분위기(122) 하에서 상기 HfO2막(120)을 어닐링함으로써 상기 HfO2막(120)은 질화처리된다. 그러나, 본 발명은 이에 한정되지 않으며, 경우에 따라 상기 HfO2막(120)을 치밀화하기 위하여 진공 분위기 하에서 어닐링할 수도 있다.
상기 HfO2막(120)의 어닐링은 약 750 ∼ 1050℃의 온도하에서 행하는 것이 바람직하다. 상기 HfO2막(120)을 어닐링함으로써 상기 HfO2막(120)의 습식 세정액, 특히 불소(F)를 함유하는 세정액에 대한 식각율이 급격히 낮아지게 된다. 상기 어닐링을 750℃ 이하의 온도에서 행하면 상기 HfO2막(120)의 식각율을 충분히 낮출 수 없으므로 바람직하지 않다. 또한, 상기 어닐링을 너무 높은 온도에서 행하면 상기 HfO2막(120)의 결정화가 일어나 결정화된 막을 통한 누설 전류가 증가하는 현상이 발생될 수 있다. 따라서, 상기 어닐링 온도는 약 750 ∼ 1050℃의 온도 범위 내에서 행하여지는 것이 바람직하다.
도 1c를 참조하면, 상기 열처리된 상기 HfO2막(120) 위에 제2 고유전막인 Al2O3막(130)을 형성한다. 상기 Al2O3막(130)은 형성하고자 하는 소자의 종류에 따라 약 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 Al2O3막(130)은 약 5 ∼ 50Å, 바람직하게는 0.2 ∼ 50Å의 두께로 형성된다.
상기 Al2O3막(130)은 CVD 또는 ALD 방법으로 형성될 수 있으나, ALD 방법으로 형성하는 것이 더 바람직하다. 상기 Al2O3막(130)을 ALD 방법으로 형성하는 경우, 상기 Al2O3막(130)을 형성하기 위하여 제 1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징 공정을 반복한다. 상기 Al2O3막(130) 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2 또는 플라즈마 N2O, 플라즈마 O2 등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 특히, 상기 제2 반응물로서 O3를 사용하는 경우에는 후속의 어닐링 단계를 생략, 또는 후속 어닐링시의 열처리량(thermal budget)을 최소화할 수 있다.
상기와 같이 Al2O3막(130)이 형성된 후, 상기 반도체 기판(100)의 NMOS 영역에서 상기 Al2O3막(130)을 노출시키도록 상기 PMOS 영역에서만 상기 Al2O3막(130)을 덮는 포토레지스트 패턴(132)을 형성한다.
도 1d를 참조하면, 상기 포토레지스트 패턴(132)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 Al2O3막(130)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 Al2O3막(130) 아래에 형성되어 있는 상기 HfO2막(120)은 도 1b를 참조하여 설명한 바와 같은 어닐링 단계를 통하여 치밀화되어 상기 세정액에 대한 식각율이 현저하게 낮아져 있으므로 상기 Al2O3막(130)은 상기 HfO2막(120)에 대하여 큰 식각 선택비 차이를 가지고 선택적으로 제거될 수 있으며, 상기 Al2O3막(130)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 HfO2막(120)이 노출된다.
도 1e를 참조하면, 상기 포토레지스트 패턴(132)을 애싱 및 스트립 공정을 거쳐 제거한다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 HfO2막(120)이 노출되어 있고, PMOS 영역에서는 상기 Al2O3막(130)이 노출되어 있게 된다. 이와 같은 상태에서 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(134) 하에서 상기 HfO2막(120) 및 Al2O3막(130)의 표면을 어닐링한다. 상기 어닐링시의 가스 분위기(134)는 질소 원자를 포함하는 것이 바람직하다. 상기 어닐링은 약 750 ∼ 1050℃의 온도하에서 행하는 것이 바람직하다. 상기 어닐링을 750℃ 미만의 온도에서 행하면 어닐링시의 분위기 가스가 충분히 활성화되기 어려워 고유전막들을 치밀화시킬 수 없다. 또한, 상기 어닐링을 너무 높은 온도에서 행하면 누설 전류 특성이 열화될 수 있다.
상기 어닐링에 의하여 PMOS 영역에서는 상기 Al2O3막(130)이 치밀화되어 PMOS 트랜지스터에서 발생될 수 있는 붕소(B)와 같은 불순물 침투 현상을 방지할 수 있는 능력이 향상될 수 있고, 상기 HfO2막(120)과 상기 Al2O3막(130)과의 사이의 급격한 계면 변화가 제거될 수 있다. 즉, 상기 HfO2막(120)과 상기 Al2O3막(130)과의 사이에 Hf 및 Al을 포함하는 합금 산화물층(도시 생략)이 형성됨으로써 급격한 계면 변화가 형성되지 않게 된다. 또한, NMOS 영역에서는 상기 가스 분위기(134)에서의 어닐링의 효과로서 도 1d를 참조하여 설명한 습식 식각 공정시 발생될 수 있는 상기 HfO2막(120)의 세정액에 의한 표면 손상이 큐어링(curing)될 수 있다. 또한, 상기 어닐링시의 열처리 온도에 따라 상기 HfO2막(120)과 상기 인터페이스층(110)과의 반응에 의하여 Hf-실리케이트층(도시 생략)이 형성되어 상기 HfO2막(120)과 상기 인터페이스층(110)과의 급격한 계면 변화가 제거될 수도 있다.
본 발명에서는 상기한 어닐링 방법에만 한정되는 것은 아니며, 특히 PMOS 트랜지스터에서의 불순물 침투 현상을 방지하기 위하여 상기 가스 분위기(134)에서의 어닐링 방법 대신 질소 분위기하에서 플라즈마 처리하여 고유전막들을 질화시키고 이어서 이들을 진공 분위기 또는 산소 함유 분위기하에서 열처리하는 방법을 적용할 수도 있다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 인터페이스층(110) 및 HfO2막(120)으로 이루어지는 제1 게이트 절연막(102A)이 형성되고, PMOS 영역에서는 상기 인터페이스층(110), HfO2막(120) 및 Al2O3막(130)으로 이루어지는 제2 게이트 절연막(102B)이 형성된다. 또한, NMOS 영역에 형성된 제1 게이트 절연막(102A) 보다 PMOS 영역에 형성된 제2 게이트 절연막(102B)이 더 큰 두께를 가진다. 즉, 동일한 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에서 서로 다른 구조 및 두께를 가지는 이종의 게이트 절연막을 가지는 결과물이 얻어진다.
도 1f를 참조하면, 상기 제1 게이트 절연막(102A) 및 제2 게이트 절연막(102B)이 형성된 결과물상에 각각 게이트를 형성하기 위하여 먼저 비도전성 폴리실리콘층(140)을 형성한다.
도 1g를 참조하면, 상기 비도전성 폴리실리콘층(140)에 대하여 NMOS 영역에서는 n형 불순물(142), 예를 들면 인(P) 또는 비소(As)로 도핑하고, PMOS 영역에서는 p형 불순물(144), 예를 들면 붕소(B)로 도핑하여 도전층(140a) 즉 도전성 폴리실리콘층을 형성한다. 이와 같이, 상기 도전층(140a)을 형성하기 위하여 상기 비도전성 폴리실리콘층(140)을 먼저 형성한 후 이를 불순물로 도핑하는 방법을 적용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서의 전기적 특성을 향상시킬 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
도 1h를 참조하면, 상기 도전층(140a)과 그 아래의 상기 제1 게이트 절연막(102A) 및 제2 게이트 절연막(102B)을 각각 패터닝하여 NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 게이트 패턴(152)을 형성하고, PMOS 영역에는 p형 채널 영역(106) 위에 PMOS 트랜지스터 형성을 위한 게이트 패턴(154)을 형성한다. 그 후, 상기 반도체 기판(100)의 NMOS 영역 및 PMOS 영역에 각각 소스/드레인 영역(도시 생략)을 형성하여 NMOS 트랜지스터 및 PMOS 트랜지스터를 완성한다.
상기 설명한 제1 실시예에 따른 방법으로부터 얻어진 반도체 소자에 있어서, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(102A)은 저유전 물질로 구성되는 인터페이스층(110)과 그 위에 형성된 금속 산화물 고유전막인 HfO2막(120)으로 이루어지고, PMOS 트랜지스터를 구성하는 제2 게이트 절연막(102B)은 저유전 물질로 구성되는 인터페이스층(110)과 그 위에 형성된 2종의 금속 산화물 고유전막인 HfO2막(120) 및 Al2O3막(130)으로 이루어진다. 이와 같은 구조에 있어서, NMOS 트랜지스터에서는 게이트 절연막을 HfO2막(120)으로 구성함으로써 NMOS 트랜지스터에서의 Vt 값을 낮출 수 있으며, PMOS 트랜지스터에서는 게이트 절연막을 Al2O3막(130)으로 구성함으로써, PMOS 트랜지스터에서의 Vt 값을 고유전막을 채용하지 않는 트랜지스터, 예를 들면 실리콘 산화질화막을 게이트 절연막을 사용하는 트랜지스터와 대략 동일한 수준으로 유지할 수 있다. 또한, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(102A) 보다 PMOS 트랜지스터를 구성하는 제2 게이트 절연막(102B)이 더 큰 두께를 가진다. 이와 같이 형성함으로써, PMOS 트랜지스터에서 주로 발생되기 쉬운 문제점으로 지적되었던 붕소(B)과 같은 불순물 침투(penetration)를 방지하는 데 유리하다.
도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 도 1a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(200)상의 NMOS 영역 및 PMOS 영역에 제1 인터페이스층(210)을 형성한 후, 그 위에 제1 고유전막인 HfO2막(220)을 형성한다.
그 후, 상기 반도체 기판(200)의 PMOS 영역에서 상기 HfO2막(220)을 노출시키도록 상기 NMOS 영역에서만 상기 HfO2막(220)을 덮는 포토레지스트 패턴(222)을 형성한다.
도 2b를 참조하면, 상기 포토레지스트 패턴(222)을 식각 마스크로 하여 PMOS 영역에서 노출되어 있는 상기 HfO2막(220)을 습식 또는 건식 식각 방법으로 제거한다. 습식 식각 방법을 이용하는 경우에는 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액을 사용한다. 상기 세정액으로서 예를 들면 200:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 HfO2막(220)이 제거됨에 따라 그 아래에 노출되는 상기 제1 인터페이스층(210)도 같이 제거되어 PMOS 영역에서는 상기 반도체 기판(200)의 상면이 노출된다.
상기 포토레지스트 패턴(222)이 NMOS 영역을 덮고 있는 상태에서 도 1a를 참조하여 설명한 바와 같은 방법으로 PMOS 영역에서 상기 반도체 기판(200)의 상면에 제2 인터페이스층(230)을 형성한다.
상기 포토레지스트 패턴(222)을 제거한 후, 도 1b를 참조하여 설명한 바와 같은 방법으로 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(232) 또는 진공 분위기하에서 상기 HfO2막(220)을 어닐링하여 상기 HfO2막(220)을 치밀화시킨다. 상기 어닐링에 의하여 식각 공정시 받았던 상기 HfO2막(220)의 표면 손상이 큐어링될 수 있다.
도 2c를 참조하면, 상기 열처리된 상기 HfO2막(220) 위에 제2 고유전막인 Al2O3막(240)을 형성한다. 상기 Al2O3막(240) 형성을 위한 자세한 사항은 도 1c를 참조하여 설명한 부분을 참조한다.
도 2d를 참조하면, 상기 반도체 기판(200)의 NMOS 영역 및 PMOS 영역에서 상기 Al2O3막(240)이 노출되어 있는 상태에서 도 1e를 참조하여 설명한 바와 같은 방법으로 상기 Al2O3막(240)을 어닐링한다. 상기 어닐링은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(242) 하에서 행해진다. 또는, 상기 가스 분위기(242)에서의 어닐링 방법 대신 질소 분위기하에서 플라즈마 처리하여 상기 Al2O3막(240)을 질화시키고 이어서 이들을 진공 분위기 또는 산소 함유 분위기하에서 열처리하는 방법을 적용할 수도 있다.
상기 어닐링에 의하여 PMOS 영역에서는 상기 Al2O3막(130)과 상기 제2 인터페이스층(230)과의 사이에서 급격한 계면 변화가 제거될 수 있으며, 상기 Al2O3막(130)이 치밀화되어 PMOS 트랜지스터에서 발생될 수 있는 붕소와 같은 불순물 침투 현상을 방지할 수 있는 능력이 향상될 수 있다. 또한, NMOS 영역에서는 상기 HfO2막(220)과 상기 제1 인터페이스층(110)과의 사이에서 급격한 계면 변화가 제거될 수도 있으며, 또한 상기 HfO2막(220)과 상기 Al2O3막(240)과의 사이에서도 Hf 및 Al을 포함하는 합금 산화물층(도시 생략)이 형성됨으로써 급격한 계면 변화가 제거될 수 있다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(200)의 NMOS 영역에서는 상기 제1 인터페이스층(210), HfO2막(220) 및 Al2O3막(240)으로 이루어지는 제1 게이트 절연막(202A)이 형성되고, PMOS 영역에서는 상기 제2 인터페이스층(230) 및 Al2O3막(240)으로 이루어지는 제2 게이트 절연막(202B)이 형성된다. 또한, NMOS 영역에 형성된 제1 게이트 절연막(202A)이 PMOS 영역에 형성된 제2 게이트 절연막(202B) 보다 더 큰 두께를 가진다.
도 2e를 참조하면, 도 1f 및 도 1g를 참조하여 설명한 바와 같은 방법으로 상기 NMOS 영역의 제1 게이트 절연막(202A) 및 PMOS 영역의 제2 게이트 절연막(202B) 위에 도전층(250)을 형성한다.
상기 설명한 제2 실시예에 따른 방법으로부터 얻어진 반도체 소자에 있어서, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(202A)은 저유전 물질로 구성되는 제1 인터페이스층(210)과 그 위에 형성된 2종의 금속 산화물 고유전막인 HfO2막(220) 및 Al2O3막(240)으로 이루어진다. 또한, PMOS 트랜지스터를 구성하는 제2 게이트 절연막(202B)은 저유전 물질로 구성되는 제2 인터페이스층(230)과 그 위에 형성된 금속 산화물 고유전막인 Al2O3막(240)으로 이루어진다. 이와 같은 구조에 있어서, NMOS 트랜지스터에서는 게이트 절연막이 HfO2막(220)을 포함함으로써 NMOS 트랜지스터에서의 Vt 값을 낮출 수 있으며, PMOS 트랜지스터에서는 게이트 절연막을 Al2O3막(240)으로 구성함으로써 PMOS 트랜지스터에서의 Vt 값을 원하는 수준으로 유지할 수 있다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(300)의 NMOS 영역에는 제1 인터페이스층(310), HfO2막(320) 및 Al2O3막(340)이 차례로 적층되어 있고 PMOS 영역에는 제2 인터페이스층(330) 및 Al2O3막(340)이 차례로 적층되어 있는 구조를 형성한 후, 상기 반도체 기판(300)의 NMOS 영역에서 상기 Al2O3막(340)을 노출시키도록 상기 PMOS 영역에서만 상기 Al2O3막(134)을 덮는 포토레지스트 패턴(342)을 형성한다.
도 3b를 참조하면, 상기 포토레지스트 패턴(342)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 Al2O3막(340)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 Al2O3막(340) 아래에 형성되어 있는 상기 HfO2막(320)은 전술한 바와 같은 어닐링 단계를 통하여 치밀화되어 상기 세정액에 대한 식각율이 현저하게 낮아져 있으므로 상기 Al2O3막(340)은 상기 HfO2막(320)에 대하여 큰 식각 선택비 차이를 가지고 선택적으로 제거될 수 있으며, 상기 Al2O3막(340)이 제거된 후 상기 반도체 기판(300)의 NMOS 영역에서는 상기 HfO2막(320)이 노출된다.
그 후, 상기 포토레지스트 패턴(342)을 제거하고 나면, 상기 반도체 기판(300)의 NMOS 영역에서는 상기 HfO2막(320)이 노출되어 있고, PMOS 영역에서는 상기 Al2O3막(340)이 노출되어 있게 된다. 이와 같은 상태에서 도 1e를 참조하여 설명한 바와 같은 가스 분위기(344) 하에서 상기 HfO2막(320) 및 Al2O3막(340)의 표면을 어닐링한다. 상기 어닐링에 의하여 PMOS 영역에서는 상기 Al2O3막(340)이 치밀화되고, 상기 제2 인터페이스층(330)과 상기 Al2O3막(340)과의 사이의 급격한 계면 변화가 제거될 수 있다. 또한, NMOS 영역에서는 상기 HfO2막(320)의 습식 식각 공정시 받았던 표면 손상이 큐어링될 수 있고, 상기 HfO2막(320)과 상기 제1 인터페이스층(310)과의 사이에서 급격한 계면 변화가 제거될 수 있다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(300)의 NMOS 영역에서는 상기 제1 인터페이스층(310) 및 HfO2막(320)으로 이루어지는 제1 게이트 절연막(302A)이 형성되고, PMOS 영역에서는 상기 제2 인터페이스층(330) 및 Al2O3막(340)으로 이루어지는 제2 게이트 절연막(302B)이 형성된다.
도 3c를 참조하면, 도 1f 및 도 1g를 참조하여 설명한 바와 같은 방법으로 상기 NMOS 영역의 제1 게이트 절연막(302A) 및 PMOS 영역의 제2 게이트 절연막(302B) 위에 도전층(350)을 형성한다.
상기 설명한 제3 실시예에 따른 방법으로부터 얻어진 반도체 소자에 있어서, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(302A)은 저유전 물질로 구성되는 제1 인터페이스층(310)과 그 위에 형성된 금속 산화물 고유전막인 HfO2막(320)으로 이루어지고, PMOS 트랜지스터를 구성하는 제2 게이트 절연막(302B)은 저유전 물질로 구성되는 제2 인터페이스층(330)과 그 위에 형성된 금속 산화물 고유전막인 Al2O3막(340)으로 이루어진다. 이와 같은 구조에 있어서, NMOS 트랜지스터에서는 게이트 절연막이 HfO2막(320)을 포함함으로써 NMOS 트랜지스터에서의 Vt 값을 낮출 수 있으며, PMOS 트랜지스터에서는 게이트 절연막을 Al2O3막(340)으로 구성함으로써 PMOS 트랜지스터에서의 Vt 값을 원하는 수준으로 유지할 수 있다.
도 4a 내지 도 4f는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제4 실시예는 제1 실시예와 대체로 비슷하나, 단지 인터페이스층(410) 위에 형성되는 고유전막중 Al2O3막(420)이 HfO2막(430) 보다 먼저 형성된다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 4a를 참조하면, 상기 반도체 기판(400)상의 NMOS 영역 및 PMOS 영역에 인터페이스층(410)을 형성하고, 그 위에 Al2O3막(420)을 형성한다. 상기 인터페이스층(410)을 형성하는 방법에 대하여는 도 1a를 참조하여 설명하는 내용을 참조하고, 상기 Al2O3막(420)을 형성하는 방법에 대하여는 도 1c를 참조하여 설명하는 내용을 참조한다.
도 4b를 참조하면, 도 1e를 참조하여 설명한 바와 같은 방법으로 상기 Al2O3막(420)을 어닐링한다. 이 때, 상기 가스 분위기(134)와 동일한 가스 분위기(422)를 이용할 수 있다.
도 4c를 참조하면, 도 1a를 참조하여 설명한 사항을 참조하여 상기 Al2O3막(420) 위에 HfO2막(430)을 형성한 후, 상기 반도체 기판(400)의 PMOS 영역에서 상기 HfO2막(430)을 노출시키도록 상기 NMOS 영역에서만 상기 Al2O3막(420)을 덮는 포토레지스트 패턴(432)을 형성한다.
도 4d를 참조하면, 상기 포토레지스트 패턴(432)을 식각 마스크로 하여 PMOS 영역에서 노출되어 있는 상기 HfO2막(430)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 이 때, 상기 HfO2막(430) 아래에 형성되어 있는 Al2O3막(420)은 도 4b를 참조하여 설명한 바와 같은 어닐링 단계를 통하여 치밀화되어 상기 세정액에 대한 식각율이 현저하게 낮아져 있으므로 상기 HfO2막(430)은 상기 Al2O3막(420)에 대하여 큰 식각 선택비 차이를 가지고 선택적으로 제거될 수 있으며, 상기 HfO2막(430)이 제거된 후 상기 반도체 기판(400)의 PMOS 영역에서는 상기 Al2O3막(420)이 노출된다.
도 4e를 참조하면, 상기 포토레지스트 패턴(432)을 제거한 후, NMOS 영역에서는 상기 HfO2막(430)이 노출되어 있고, PMOS 영역에서는 상기 Al2O3막(420)이 노출되어 있는 상태에서 이들 노출된 막을 도 1e에서의 가스 분위기(134)와 동일한 가스 분위기(434) 하에서 어닐링한다. 또는, 상기 어닐링 대신 질소 분위기하에서 플라즈마 처리하여 고유전막들을 질화시키고 이어서 이들을 진공 분위기 또는 산소 함유 분위기하에서 열처리하는 방법을 적용할 수도 있다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(400)의 NMOS 영역에서는 상기 인터페이스층(410), Al2O3막(420) 및 HfO2막(430)이 차례로 적층된 제1 게이트 절연막(402A)이 형성되고, PMOS 영역에서는 상기 인터페이스층(410) 및 Al2O3막(420)으로 이루어지는 제2 게이트 절연막(402B)이 형성된다.
도 4f를 참조하면, 도 1f 및 도 1g를 참조하여 설명한 바와 같은 방법으로 NMOS 영역의 제1 게이트 절연막(402A) 및 PMOS 영역의 제2 게이트 절연막(402B) 위에 도전층(440)을 형성한다.
도 5a 내지 도 5e는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제5 실시예는 제2 실시예와 대체로 비슷하나, 단지 제1 인터페이스층(510) 또는 제2 인터페이스층(530) 위에 형성되는 고유전막중 Al2O3막(520)이 HfO2막(540) 보다 먼저 형성된다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 5a를 참조하면, 도 4a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(500)상의 NMOS 영역 및 PMOS 영역에 제1 인터페이스층(510)을 형성한 후, 그 위에 제1 고유전막인 Al2O3막(520)을 형성한다.
그 후, 상기 반도체 기판(500)의 NMOS 영역에서 상기 Al2O3막(520)을 노출시키도록 상기 PMOS 영역에서만 상기 Al2O3막(520)을 덮는 포토레지스트 패턴(522)을 형성한다.
도 5b를 참조하면, 상기 포토레지스트 패턴(522)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 Al2O3막(520)을 습식 또는 건식 식각 방법으로 제거한다. 습식 식각 방법을 이용하는 경우에는 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액을 사용한다. 상기 세정액으로서 예를 들면 200:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 Al2O3막(520)이 제거됨에 따라 그 아래에 노출되는 상기 제1 인터페이스층(510)도 같이 제거되어 NMOS 영역에서는 상기 반도체 기판(500)의 상면이 노출된다.
상기 포토레지스트 패턴(522)이 PMOS 영역을 덮고 있는 상태에서 도 1a를 참조하여 설명한 바와 같은 방법으로 NMOS 영역에서 상기 반도체 기판(500)의 상면에 제2 인터페이스층(530)을 형성한다.
상기 포토레지스트 패턴(522)을 제거한 후, 도 1b를 참조하여 설명한 가스 분위기(122)와 동일한 가스 분위기(532)로 상기 Al2O3막(532)을 어닐링한다.
도 5c를 참조하면, 상기 열처리된 Al2O3막(520) 위에 제2 고유전막인 HfO2막(540)을 형성한다.
도 5d를 참조하면, 상기 반도체 기판(500)의 NMOS 영역 및 PMOS 영역에서 상기 HfO2막(540)이 노출되어 있는 상태에서 상기 HfO2막(540)을 어닐링한다. 상기 어닐링시에는 도 1d를 참조하여 설명한 가스 분위기(242)와 동일한 가스 분위기(542)를 사용할 수 있다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(500)의 NMOS 영역에서는 상기 제2 인터페이스층(530) 및 HfO2막(540)으로 이루어지는 제1 게이트 절연막(502A)이 형성되고, PMOS 영역에서는 상기 제1 인터페이스층(510), Al2O3막(520) 및 HfO2막(540)으로 이루어지는 제2 게이트 절연막(502B)이 형성된다. 또한, NMOS 영역에 형성된 제1 게이트 절연막(502A) 보다 PMOS 영역에 형성된 제2 게이트 절연막(502B)이 더 큰 두께를 가진다.
도 5e를 참조하면, 도 1f 및 도 1g를 참조하여 설명한 바와 같은 방법으로 상기 NMOS 영역의 제1 게이트 절연막(502A) 및 PMOS 영역의 제2 게이트 절연막(502B) 위에 도전층(550)을 형성한다.
도 6a 내지 도 6c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제6 실시예는 제3 실시예와 대체로 비슷하나, 단지 제1 인터페이스층(610) 또는 제2 인터페이스층(630) 위에 형성되는 고유전막중 Al2O3막(620)이 HfO2막(640) 보다 먼저 형성된다. 이에 대하여 보다 상세히 설명하면 다음과 같다.
도 6a를 참조하면, 도 5a 내지 도 5c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(600)의 PMOS 영역에는 제1 인터페이스층(610), Al2O3막(620) 및 HfO2막(640)이 차례로 적층되어 있고 NMOS 영역에는 제2 인터페이스층(630) 및 HfO2막(640)이 차례로 적층되어 있는 구조를 형성한 후, 상기 반도체 기판(600)의 PMOS 영역에서 상기 HfO2막(640)을 노출시키도록 상기 NMOS 영역에서만 상기 HfO2막(640)을 덮는 포토레지스트 패턴(642)을 형성한다.
도 6b를 참조하면, 상기 포토레지스트 패턴(642)을 식각 마스크로 하여 PMOS 영역에서 노출되어 있는 상기 HfO2막(640)을 습식 식각하여 제거한 후, 상기 포토레지스트 패턴(642)을 제거하여, 상기 반도체 기판(600)의 NMOS 영역에서는 상기 HfO2막(640)을 노출시키고, PMOS 영역에서는 상기 Al2O3막(620)을 노출시킨다. 이와 같은 상태에서 도 1e를 참조하여 설명한 바와 같은 가스 분위기(134)와 동일한 가스 분위기(644)로 상기 HfO2막(640) 및 Al2O3막(620)의 표면을 어닐링한다.
상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(600)의 NMOS 영역에서는 상기 제2 인터페이스층(630) 및 HfO2막(640)으로 이루어지는 제1 게이트 절연막(602A)이 형성되고, PMOS 영역에서는 상기 제1 인터페이스층(610) 및 Al2O3막(620)으로 이루어지는 제2 게이트 절연막(602B)이 형성되어, 제3 실시예에서와 동일한 구조가 얻어진다.
도 6c를 참조하면, 도 1f 및 도 1g를 참조하여 설명한 바와 같은 방법으로 상기 NMOS 영역의 제1 게이트 절연막(602A) 및 PMOS 영역의 제2 게이트 절연막(602B) 위에 도전층(650)을 형성한다.
상기 설명한 제6 실시예에 따른 방법으로부터 얻어진 반도체 소자에 있어서, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(602A)은 저유전 물질로 구성되는 제2 인터페이스층(630)과 그 위에 형성된 금속 산화물 고유전막인 HfO2막(640)으로 이루어지고, PMOS 트랜지스터를 구성하는 제2 게이트 절연막(602B)은 저유전 물질로 구성되는 제1 인터페이스층(610)과 그 위에 형성된 금속 산화물 고유전막인 Al2O3막(620)으로 이루어진다. 이와 같은 구조에 있어서, NMOS 트랜지스터에서는 게이트 절연막이 HfO2막(640)을 포함함으로써 NMOS 트랜지스터에서의 Vt 값을 낮출 수 있으며, PMOS 트랜지스터에서는 게이트 절연막을 Al2O3막(620)으로 구성함으로써 PMOS 트랜지스터에서의 Vt 값을 원하는 수준으로 유지할 수 있다.
도 7은 다양한 조성의 고유전막을 게이트 절연막으로 사용하여 동일한 채널 이온 주입 조건 하에서 제조된 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 한계 전압(Vt) 분포를 나타낸 그래프이다.
도 7에 나타난 바와 같이, HfON (질화된 HfO2막)의 경우에는 NMOS 트랜지스터에서의 Vt 값이 약 +0.5V를 나타내나, PMOS 트랜지스터에서의 Vt 값은 약 -1.1V를 나타냄을 알 수 있다. 반면, HfAlON (질화된 Hf-Al 산화물)의 경우에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 약 0.8V의 Vt 값을 나타낸다. HfAlO(Hf-Al 산화물)의 경우에는 NMOS 트랜지스터에서의 Vt 값이 약 +1.1V이나, PMOS 트랜지스터에서의 Vt 값은 약 -0.7V를 나타냄을 알 수 있다.
상기와 같은 결과로부터, 고유전막 마다 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vt 절대값이 서로 다르게 나타나는 것을 알 수 있으며, 도 7의 테스트된 재료 중 HfON의 경우에는 NMOS 트랜지스터의 게이트 절연막을 구성하기에 가장 적합하고, HfAlO의 경우에는 PMOS 트랜지스터의 게이트 절연막을 구성하기에 가장 적합한 것을 알 수 있다.
도 8은 Al2O3막을 게이트 절연막으로 사용하여 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브(curve)이다. 도 8에는 대조용으로서 저유전막인 실리콘 산화질화막(SiON)을 게이트 절연막으로 하여 동일한 조건하에서 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브가 함께 나타나 있다. 여기서, Al2O3게이트 절연막을 가지는 NMOS트랜지스터 및 SiON 게이트 절연막을 가지는 NMOS 트랜지스터 각각의 경우에 있어서, n형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성하였다.
도 8에서, Al2O3게이트 절연막을 구비한 NMOS 트랜지스터의 Vt는 SiON의 경우에 비하여 약 1.0V 큰 값을 보이고 있다.
도 9는 Al2O3막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브이다. 도 9에는 대조용으로서 저유전막인 실리콘 산화질화막(SiON)을 게이트 절연막으로 하여 동일한 조건하에서 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브가 함께 나타나 있다. 여기서, Al2O3게이트 절연막을 가지는 PMOS트랜지스터 및 SiON 게이트 절연막을 가지는 PMOS 트랜지스터 각각의 경우에 있어서, p형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성하였다.
도 9에서, Al2O3게이트 절연막을 가지는 PMOS트랜지스터의 경우의 Vt는 SiON의 경우와 거의 동일한 수준임을 알 수 있다.
도 8 및 도 9의 결과로부터, Al2O3 게이트 절연막은 NMOS 트랜지스터에서 보다는 PMOS 트랜지스터에서 우수한 Vt 값을 나타내는 것을 알 수 있다.
도 7 내지 도 9에서의 평가 결과, 종래 기술에서의 Vt 조절의 어려움을 극복하고, 고유전막 마다 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vt의 절대값이 서로 다르게 나타나는 현상을 개선하기 위하여는 본 발명에서와 같이 고유전막을 게이트 절연막으로 채용하는 데 있어서 CMOS 소자를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에 대하여 최적의 Vt 값을 제공할 수 있는 게이트 절연막을 독립적으로 채용하는 이종의 게이트 유전막 구조의 CMOS 소자를 제조하는 것이 매우 합리적이다.
도 10은 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 게이트를 형성하기 위한 도전층에서의 불순물 타입이 Vt 특성에 미치는 영향을 평가하기 위한 C-V 커브이다.
도 10의 평가를 위하여, n형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성한 것을 제외하고 도 9의 평가를 위하여 사용된 조건과 동일한 조건에서 PMOS 트랜지스터를 제조하였다.
도 10에서는 도 9에서 p형 불순물을 적용한 PMOS 트랜지스터에서의 C-V 커브에 비해 Vfb (flatband voltage)가 양(positive)의 방향으로 시프트(shift)되어 있는 것을 알 수 있다. 이와 같은 결과로부터, 트랜지스터의 채널 타입과 동일한 타입의 불순물로 도핑된 게이트를 형성하는 경우가 바람직한 Vt 특성을 보이는 것을 알 수 있다.
또한, 본 발명자들은 폴리실리콘으로 이루어지는 게이트용 도전층을 형성하는 데 있어서 폴리실리콘층에 불순물을 도핑하는 방법에 따른 차이를 평가하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에 대하여 게이트 형성용 폴리실리콘층의 증착 초기부터 인시튜(in-situ)로 불순물을 도핑한 경우와 폴리실리콘층 증착이 완료된 후 이온주입한 경우 각각에 대하여 Vfb 시프트량 및 Gm(transconductance)를 측정하였다. 여기서, NMOS 트랜지스터의 게이트 형성을 위한 불순물로서 인(P)을 사용하고, PMOS 트랜지스터의 게이트 형성을 위한 불순물로서 붕소(B)를 사용하였다. 그 결과, 동일한 NMOS 트랜지스터를 구성하는 게이트임에도 불구하고 게이트용 도전층의 도핑 방법에 따라 Vfb 시프트량에 차이가 있는 것을 발견하였다. 즉, 인시튜로 불순물을 도핑한 경우에는 폴리실리콘층의 증착 초기부터 불순물이 게이트 절연막으로 확산하게 되어, 폴리실리콘층의 증착 완료후 이온주입한 경우에 비하여 더 큰 Vfb 시프트량을 나타내며 그에 따라 SiON 게이트 절연막의 경우에 대한 Vt 시프트량이 더 커졌다. Gm도 폴리실리콘층의 증착 완료후 이온주입한 경우가 인시튜로 도핑한 경우에 비하여 더 우수한 값을 나타내었다. 따라서 도전성 폴리실리콘으로 게이트를 형성하는 경우에는 비도전성 폴리실리콘층을 먼저 형성한 후 불순물을 이온주입하는 방법으로 도전층을 형성하는 것이 유리하다.
즉, 고유전막을 MOS 트랜지스터의 게이트 절연막으로 적용하는 데 있어서 Vt 값을 가능한 낮추기 위하여는 게이트 전극으로부터 확산되는 불순물의 양을 최소화할 필요가 있으며, 불순물의 영향을 받더라도 고유전막 마다 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vfb 시프트량 또는 Vt 시프트량의 차이가 발생한다는 사실로부터 본 발명에서와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 최적의 결과를 얻을 수 있도록 이종의 게이트 절연막을 채용함으로써 목표로 하는 Vt 값을 용이하게 달성할 수 있다.
도 11 및 도 12는 각각 본 발명에서 게이트 절연막을 구성하는 데 사용되는 고유전막의 습식 식각 특성을 평가한 그래프들로서, 도 11은 HfO2막의 습식 식각 특성을 나타낸 것이고, 도 12는 Al2O3막의 습식 식각 특성을 나타낸 것이다. 여기서, 습식 식각을 위한 세정액으로서 200:1로 희석된 묽은 HF 수용액을 사용하였으며, 식각은 90초 동안 행하였다.
도 11에서, HfO2막은 증착 직후의 상태에서 식각 속도가 약 15Å/min인 반면, 850℃의 온도로 30초 동안 어닐링한 후에는 약 1Å/min으로 식각 속도가 감소하였다. 그리고, 도 12에서 Al2O3막의 식각 속도도 마찬가지로 증착 직후의 상태에서 식각 속도가 약 220 ∼ 250Å/min이나, 어닐링 온도를 증가시킴에 따라 식각 속도가 급격히 감소하여 830℃ 이상의 어닐링 조건에서는 거의 식각되지 않는 것을 알 수 있다.
도 11 및 도 12의 결과로부터, HfO2막 및 Al2O3막은 증착 직후 및 어닐링한 후 각각의 경우에 있어서 HF 수용액에 대한 식각 선택비는 적어도 200:1 이상 크게 될 수 있다는 것을 알 수 있다. 따라서, HfO2막 및 Al2O3막 중 어느 하나의 막을 선택적으로 제거하기 위하여 어닐링 조건을 적용하는 경우 높은 식각 선택비 차이로 인하여 원하는 막을 효과적으로 제거할 수 있다.
본 발명에 따른 반도체 소자는 고유전막을 트랜지스터의 게이트 절연막으로 채용하는 CMOS 소자를 구성하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt를 얻을 수 있도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각 독립적으로 이종의 고유전막을 채용한다. 즉, NMOS 트랜지스터는 HfO2막을 포함하는 게이트 절연막을 구비하고 PMOS 트랜지스터에서는 Al2O3막을 포함하는 게이트 절연막을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. 또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각의 게이트 절연막을 이종의 고유전막으로 형성하는 데 있어서, 고유전막의 후속 열처리에 따라 세정액에 대한 식각 속도 차이를 나타내는 현상을 이용하여 원하는 막질을 선택적으로 제거함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 조성이 다른 게이트 절연막을 용이하게 제조할 수 있으며, 필요에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터에서 서로 다른 두께를 가지는 게이트 절연막을 형성함으로써 트랜지스터에서의 Vt 콘트롤 뿐 만 아니라 트랜지스터 타입에 따른 전기적 특성 열화를 방지할 수도 있다.
상기한 바와 같이, 본 발명에 따르면 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 게이트 절연막의 신뢰성을 확보할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7은 다양한 조성의 고유전막을 게이트 절연막으로 사용하여 제조된 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 한계 전압 분포를 나타낸 그래프이다.
도 8은 Al2O3고유전막을 게이트 절연막으로 사용하여 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브를 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프이다.
도 9는 Al2O3고유전막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브를 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프이다.
도 10은 Al2O3고유전막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 게이트 형성용 도전층에서의 불순물 타입이 Vt 특성에 미치는 영향을 평가하기 위한 C-V 커브로서, 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프이다.
도 11은 본 발명에 따른 반도체 소자의 게이트 절연막을 구성하는 데 사용되는 HfO2 고유전막의 습식 식각 특성을 평가한 그래프이다.
도 12는 본 발명에 따른 반도체 소자의 게이트 절연막을 구성하는 데 사용되는 Al2O3 고유전막의 습식 식각 특성을 평가한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102A: 제1 게이트 절연막, 102B: 제2 게이트 절연막, 104: n형 채널 영역, 106: p형 채널 영역, 110: 인터페이스층, 120: HfO2막, 122: 가스 분위기, 130: Al2O3막, 132: 포토레지스트 패턴, 134: 가스 분위기, 140: 비도전성 폴리실리콘층, 140a: 도전층, 142: n형 불순물, 144: p형 불순물, 152: 게이트 패턴, 154: 게이트 패턴.

Claims (84)

  1. 반도체 기판에 형성된 제1 도전형 채널 영역을 가지는 제1 트랜지스터와,
    상기 반도체 기판에 형성된 상기 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터와,
    상기 제1 트랜지스터를 구성하기 위하여 상기 제1 도전형 채널 영역 위에 형성되어 있는 HfO2막을 가지는 제1 게이트 절연막과,
    상기 제2 트랜지스터를 구성하기 위하여 상기 제2 도전형 채널 영역 위에 형성되어 있는 Al2O3막을 가지는 제2 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 제2 도전형은 p형인 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막은
    상기 제1 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제1 인터페이스층과,
    상기 제1 인터페이스층 위에 형성된 금속 산화물로 이루어지는 제1 고유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 고유전막은 HfO2막 만으로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제3항에 있어서,
    상기 제1 고유전막은 HfO2막과, HfO2막과는 다른 성분의 제1 금속 산화물층과의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 금속 산화물층은 Al2O3막인 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 고유전막은 Hf 및 Al을 포함하는 합금 산화물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제3항에 있어서,
    상기 제1 인터페이스층은 15Å 이하의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  10. 제3항에 있어서,
    상기 HfO2막은 50Å 이하의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  11. 제2항에 있어서,
    상기 제2 게이트 절연막은
    상기 제2 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제2 인터페이스층과,
    상기 제2 인터페이스층 위에 형성된 금속 산화물로 이루어지는 제2 고유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서,
    상기 제2 고유전막은 Al2O3막 만으로 구성되는 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서,
    상기 제2 고유전막은 Al2O3막과, Al2O3막과는 다른 성분의 제2 금속 산화물층과의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제2 금속 산화물층은 HfO2막인 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제2 고유전막은 Hf 및 Al을 포함하는 합금 산화물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제11항에 있어서,
    상기 제2 인터페이스층은 15Å 이하의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  18. 제11항에 있어서,
    상기 Al2O3막은 50Å 이하의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  19. 제1항에 있어서,
    상기 제1 게이트 절연막을 구성하는 HfO2막은 질화된 HfO2막인 것을 특징으로 하는 반도체 소자.
  20. 제1항에 있어서,
    상기 제2 게이트 절연막을 구성하는 Al2O3막은 질화된 Al2O3막인 것을 특징으로 하는 반도체 소자.
  21. 저유전 물질로 이루어지는 제1 인터페이스층과, 그 위에 형성된 제1 고유전막으로 구성되는 제1 게이트 절연막을 가지는 NMOS 트랜지스터와,
    저유전 물질로 이루어지는 제2 인터페이스층과, 그 위에 형성되고 상기 제1 고유전막과는 다른 조성의 제2 고유전막으로 구성되는 제2 게이트 절연막을 가지는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서,
    상기 제1 인터페이스층 및 제2 인터페이스층은 각각 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자.
  23. 제21항에 있어서,
    상기 제1 고유전막은 HfO2막으로 이루어지고, 상기 제2 고유전막은 Al2O3막으로 이루어진 것을 특징으로 하는 반도체 소자.
  24. 제23항에 있어서,
    상기 제1 고유전막은 HfO2막과는 다른 성분의 제1 금속 산화물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  25. 제24항에 있어서,
    상기 제1 금속 산화물층은 Al2O3막인 것을 특징으로 하는 반도체 소자.
  26. 제23항에 있어서,
    상기 제2 고유전막은 Al2O3막과는 다른 성분의 제2 금속 산화물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  27. 제26항에 있어서,
    상기 제2 금속 산화물층은 HfO2막인 것을 특징으로 하는 반도체 소자.
  28. 제21항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께를 가지는 것을 특징으로 하는 반도체 소자.
  29. 제28항에 있어서,
    상기 제2 게이트 절연막이 상기 제1 게이트 절연막보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 소자.
  30. 제28항에 있어서,
    상기 제1 게이트 절연막이 상기 제2 게이트 절연막보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 소자.
  31. 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하는 단계와,
    상기 제1 고유전막을 어닐링하는 단계와,
    상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거하는 단계와,
    상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제31항에 있어서,
    상기 제1 고유전막을 형성하기 전에, 상기 반도체 기판상의 제1 MOS 영역 및 제2 MOS 영역에 저유전 물질로 이루어지는 인터페이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제32항에 있어서,
    상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제32항에 있어서,
    상기 인터페이스층은 15Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제31항에 있어서,
    상기 제1 MOS 영역 및 제2 MOS 영역은 각각 NMOS 영역 및 PMOS 영역이고,
    상기 선택된 하나의 영역은 NMOS 영역이고,
    상기 제1 고유전막은 HfO2막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서,
    상기 제1 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제35항에 있어서,
    상기 제1 고유전막을 어닐링하는 단계는 750 ∼ 1050℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제35항에 있어서,
    상기 제1 고유전막은 50Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제35항에 있어서,
    상기 제2 고유전막은 Al2O3막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제31항에 있어서,
    상기 제1 MOS 영역 및 제2 MOS 영역은 각각 NMOS 영역 및 PMOS 영역이고,
    상기 선택된 하나의 영역은 PMOS 영역이고,
    상기 제1 고유전막은 Al2O3막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제40항에 있어서,
    상기 제1 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제40항에 있어서,
    상기 제1 고유전막을 어닐링하는 단계는 750 ∼ 1050℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제40항에 있어서,
    상기 제1 고유전막은 50Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제40항에 있어서,
    상기 제2 고유전막은 HfO2막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 제31항에 있어서,
    상기 제2 고유전막은 50Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제31항에 있어서,
    상기 제2 고유전막을 선택적으로 제거하는 단계는 상기 어닐링된 제1 고유전막과 상기 제2 고유전막과의 식각 선택비 차이를 이용하여 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제46항에 있어서,
    상기 제2 고유전막을 선택적으로 제거하는 단계는 HF를 함유하는 세정액을 사용하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  48. 제31항에 있어서,
    상기 제2 고유전막을 선택적으로 제거한 후 상기 도전층을 형성하기 전에, 상기 제2 고유전막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  49. 제48항에 있어서,
    상기 제2 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  50. 제48항에 있어서,
    상기 제2 고유전막을 어닐링하는 단계는 750 ∼ 1050℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  51. 제31항에 있어서,
    상기 도전층을 형성하는 단계는 상기 제1 고유전막 및 제2 고유전막 위에 비도전성 폴리실리콘층을 형성한 후 상기 비도전성 폴리실리콘층을 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  52. NMOS 영역과 PMOS 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 NMOS 영역 위에 HfO2막을 포함하는 제1 게이트 절연막을 형성하는 단계와,
    상기 PMOS 영역 위에 Al2O3막을 포함하는 제2 게이트 절연막을 형성하는 단계와,
    상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 게이트 형성용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  53. 제52항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계는
    상기 반도체 기판의 상면 중 적어도 NMOS 영역 위에 저유전 물질로 이루어지는 제1 인터페이스층을 형성하는 단계와,
    상기 제1 인터페이스층 위에 HfO2막을 형성하는 단계와,
    상기 HfO2막을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  54. 제53항에 있어서,
    상기 제1 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  55. 제53항에 있어서,
    상기 HfO2막은 CVD 또는 ALD 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  56. 제53항에 있어서,
    상기 HfO2막을 어닐링하기 전에, 상기 NMOS 영역에만 상기 HfO2막이 남도록 상기 HfO2막 중 상기 PMOS 영역에 있는 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  57. 제56항에 있어서,
    상기 HfO2막 중 상기 PMOS 영역에 있는 부분을 제거하는 단계는 HF를 함유하는 세정액을 이용한 습식 식각 방법으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  58. 제53항에 있어서,
    상기 HfO2막은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  59. 제53항에 있어서,
    상기 HfO2막은 750 ∼ 1050℃의 온도하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  60. 제52항에 있어서,
    상기 제2 게이트 절연막을 형성하는 단계는
    상기 반도체 기판의 상면 중 적어도 PMOS 영역 위에 저유전 물질로 이루어지는 제2 인터페이스층을 형성하는 단계와,
    상기 제2 인터페이스층 위에 Al2O3막을 형성하는 단계와,
    상기 Al2O3막을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  61. 제60항에 있어서,
    상기 제2 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  62. 제60항에 있어서,
    상기 Al2O3막은 CVD 또는 ALD 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  63. 제60항에 있어서,
    상기 Al2O3막을 어닐링하기 전에, 상기 PMOS 영역에만 상기 Al2O3막이 남도록 상기 Al2O3막 중 상기 NMOS 영역에 있는 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  64. 제63항에 있어서,
    상기 Al2O3막 중 상기 NMOS 영역에 있는 부분을 제거하는 단계는 HF를 함유하는 세정액을 이용한 습식 식각 방법으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  65. 제60항에 있어서,
    상기 Al2O3막은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  66. 제60항에 있어서,
    상기 Al2O3막은 750 ∼ 1050℃의 온도하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  67. 제52항에 있어서,
    상기 제1 게이트 절연막을 형성하는 단계 후에 상기 제2 게이트 절연막을 형성하는 단계를 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  68. 제52항에 있어서,
    상기 제2 게이트 절연막을 형성하는 단계 후에 상기 제1 게이트 절연막을 형성하는 단계를 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  69. 제52항에 있어서,
    상기 도전층을 형성하는 단계는 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 비도전성 폴리실리콘층을 형성한 후 상기 비도전성 폴리실리콘층을 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  70. 제56항에 있어서,
    상기 NMOS 영역에만 상기 HfO2막이 남아 있는 상태에서 상기 반도체 기판의 상면 중 상기 NMOS 영역 및 PMOS 영역 위에 Al2O3막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  71. 제70항에 있어서,
    상기 Al2O3막을 형성하기 전에 상기 반도체 기판의 상면 중 상기 PMOS 영역에만 제3 인터페이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  72. 제71항에 있어서,
    상기 제3 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  73. 제70항에 있어서,
    상기 Al2O3막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  74. 제73항에 있어서,
    상기 Al2O3막은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  75. 제73항에 있어서,
    상기 Al2O3막은 750 ∼ 1050℃의 온도하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  76. 제63항에 있어서,
    상기 PMOS 영역에만 상기 Al2O3막이 남아 있는 상태에서 상기 반도체 기판의 상면 중 상기 NMOS 영역 및 PMOS 영역 위에 HfO2막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  77. 제76항에 있어서,
    상기 HfO2막을 형성하기 전에 상기 반도체 기판의 상면 중 상기 NMOS 영역에만 제4 인터페이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  78. 제77항에 있어서,
    상기 제4 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들이 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  79. 제76항에 있어서,
    상기 HfO2막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  80. 제79항에 있어서,
    상기 HfO2막은 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  81. 제79항에 있어서,
    상기 HfO2막은 750 ∼ 1050℃의 온도하에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  82. 제52항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 더 큰 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  83. 제52항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막 보다 더 큰 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  84. 제52항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 동일한 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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US10/930,943 US20050098839A1 (en) 2003-11-12 2004-09-01 Semiconductor devices having different gate dielectrics and methods for manufacturing the same
TW093133624A TWI258811B (en) 2003-11-12 2004-11-04 Semiconductor devices having different gate dielectrics and methods for manufacturing the same
DE602004009740T DE602004009740T2 (de) 2003-11-12 2004-11-10 Halbleiterbauelemente mit Transistoren und Herstellungsverfahren dazu
EP04026648A EP1531496B1 (en) 2003-11-12 2004-11-10 Semiconductor devices having transistors and method for manufacturing the same
CNB2004101023308A CN100442517C (zh) 2003-11-12 2004-11-12 具有不同栅极介质的半导体器件及其制造方法
JP2004329176A JP4939744B2 (ja) 2003-11-12 2004-11-12 異種のゲート絶縁膜を有する半導体素子及びその製造方法
US11/432,717 US20070023842A1 (en) 2003-11-12 2006-05-12 Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
US11/723,705 US7586159B2 (en) 2003-11-12 2007-03-21 Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US11/946,153 US7952118B2 (en) 2003-11-12 2007-11-28 Semiconductor device having different metal gate structures
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706244B1 (ko) * 2005-04-07 2007-04-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100712523B1 (ko) * 2005-08-08 2007-04-30 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
KR100717809B1 (ko) * 2005-06-30 2007-05-11 주식회사 하이닉스반도체 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법
KR100741983B1 (ko) * 2004-07-05 2007-07-23 삼성전자주식회사 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법
KR100762238B1 (ko) * 2006-03-21 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 이의 형성 방법
KR100814372B1 (ko) * 2007-01-24 2008-03-18 삼성전자주식회사 반도체 장치의 제조 방법
KR100824947B1 (ko) * 2005-07-14 2008-04-28 키몬다 아게 집적 반도체 구조물 및 그 제조방법
KR100827435B1 (ko) * 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
US7586159B2 (en) 2003-11-12 2009-09-08 Samsung Electronics Co., Ltd. Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US7605067B2 (en) 2006-10-12 2009-10-20 Samsung Electronics Co., Ltd. Method of manufacturing non-volatile memory device
US7972950B2 (en) 2009-02-09 2011-07-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having dual gate
KR101154791B1 (ko) * 2007-10-30 2012-06-18 인터내셔널 비지네스 머신즈 코포레이션 고 유전율 금속 게이트 스택을 사용하여 다중 Ｖｔ 소자를 사용 가능하게 하는 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US20050242387A1 (en) * 2004-04-29 2005-11-03 Micron Technology, Inc. Flash memory device having a graded composition, high dielectric constant gate insulator
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US7592678B2 (en) * 2004-06-17 2009-09-22 Infineon Technologies Ag CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
KR100604908B1 (ko) * 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7344934B2 (en) * 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
JP4372024B2 (ja) * 2005-02-14 2009-11-25 株式会社東芝 Ｃｍｏｓ半導体装置
US7160781B2 (en) 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US7226830B2 (en) * 2005-04-29 2007-06-05 Texas Instruments Incorporated Semiconductor CMOS devices and methods with NMOS high-k dielectric formed prior to core PMOS dielectric formation
US8188551B2 (en) * 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US20070093004A1 (en) * 2005-10-25 2007-04-26 Park Sang H Method of manufacturing thin film transistor including ZnO thin layer
US7462538B2 (en) 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US20070252223A1 (en) * 2005-12-05 2007-11-01 Massachusetts Institute Of Technology Insulated gate devices and method of making same
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
KR100762239B1 (ko) * 2006-05-03 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 ｐｍｏｓ 트랜지스터, 이를 포함하는 반도체소자와 그의 제조 방법
US20080050898A1 (en) * 2006-08-23 2008-02-28 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US20080070367A1 (en) * 2006-09-14 2008-03-20 Sangwoo Pae Methods to create dual-gate dielectrics in transistors using high-K dielectric
US7531399B2 (en) * 2006-09-15 2009-05-12 Taiwan Semiconductor Manufacturing Company Semiconductor devices and methods with bilayer dielectrics
KR20080046438A (ko) * 2006-11-22 2008-05-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20080237694A1 (en) * 2007-03-27 2008-10-02 Michael Specht Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
US7659156B2 (en) * 2007-04-18 2010-02-09 Freescale Semiconductor, Inc. Method to selectively modulate gate work function through selective Ge condensation and high-K dielectric layer
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8283261B2 (en) 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
KR100909967B1 (ko) * 2007-06-08 2009-07-29 삼성전자주식회사 반도체 소자의 제조방법
KR20090019131A (ko) * 2007-08-20 2009-02-25 주식회사 하이닉스반도체 반도체 메모리 소자의 유전체막 형성 방법
US7732872B2 (en) * 2007-10-25 2010-06-08 International Business Machines Corporation Integration scheme for multiple metal gate work function structures
JP2009141168A (ja) * 2007-12-07 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US20090152621A1 (en) * 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
EP2083441A1 (en) * 2008-01-23 2009-07-29 Interuniversitair Microelektronica Centrum vzw Semiconductor device and method for fabricating the same
JP5104373B2 (ja) * 2008-02-14 2012-12-19 日本ゼオン株式会社 位相差板の製造方法
EP2093796A1 (en) * 2008-02-20 2009-08-26 Imec Semiconductor device and method for fabricating the same
US8592922B2 (en) 2008-06-09 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device and a method of manufacturing the same
DE102008035805B4 (de) * 2008-07-31 2013-01-31 Advanced Micro Devices, Inc. Herstellung von Gatedielektrika in PMOS- und NMOS-Transistoren
US7816243B2 (en) * 2009-02-18 2010-10-19 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US20100213555A1 (en) * 2009-02-23 2010-08-26 Advanced Micro Devices, Inc. Metal oxide semiconductor devices having capping layers and methods for fabricating the same
US8222688B1 (en) 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
US8710578B2 (en) 2009-04-24 2014-04-29 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
JP5375362B2 (ja) * 2009-06-24 2013-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
US8440520B2 (en) * 2011-08-23 2013-05-14 Tokyo Electron Limited Diffused cap layers for modifying high-k gate dielectrics and interface layers
US8633118B2 (en) 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8865538B2 (en) 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US8865581B2 (en) 2012-10-19 2014-10-21 Tokyo Electron Limited Hybrid gate last integration scheme for multi-layer high-k gate stacks
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11038034B2 (en) * 2019-04-25 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method and related apparatus for integrating electronic memory in an integrated chip

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6841439B1 (en) * 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
US6064102A (en) * 1997-12-17 2000-05-16 Advanced Micro Devices, Inc. Semiconductor device having gate electrodes with different gate insulators and fabrication thereof
US6261978B1 (en) * 1999-02-22 2001-07-17 Motorola, Inc. Process for forming semiconductor device with thick and thin films
JP2002134739A (ja) 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100500013B1 (ko) * 2001-04-02 2005-07-12 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
KR100379621B1 (ko) * 2001-07-10 2003-04-10 광주과학기술원 Ｍｏｓ 트랜지스터 게이트 절연막 및 그 제조방법
JP3759711B2 (ja) 2001-11-09 2006-03-29 富士通株式会社 磁気ディスクシステム
US6495422B1 (en) * 2001-11-09 2002-12-17 Taiwan Semiconductor Manfacturing Company Methods of forming high-k gate dielectrics and I/O gate oxides for advanced logic application
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
JP2003309188A (ja) 2002-04-15 2003-10-31 Nec Corp 半導体装置およびその製造方法
US6670248B1 (en) * 2002-08-07 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Triple gate oxide process with high-k gate dielectric
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US6696327B1 (en) * 2003-03-18 2004-02-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6809370B1 (en) * 2003-07-31 2004-10-26 Texas Instruments Incorporated High-k gate dielectric with uniform nitrogen profile and methods for making the same
US6872613B1 (en) * 2003-09-04 2005-03-29 Advanced Micro Devices, Inc. Method for integrating metals having different work functions to form CMOS gates having a high-k gate dielectric and related structure
TWI228789B (en) * 2004-01-20 2005-03-01 Ind Tech Res Inst Method for producing dielectric layer of high-k gate in MOST
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7586159B2 (en) 2003-11-12 2009-09-08 Samsung Electronics Co., Ltd. Semiconductor devices having different gate dielectrics and methods for manufacturing the same
KR100741983B1 (ko) * 2004-07-05 2007-07-23 삼성전자주식회사 고유전율의 게이트 절연막을 갖는 반도체 장치 및 그 제조방법
KR100706244B1 (ko) * 2005-04-07 2007-04-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7892958B2 (en) 2005-04-07 2011-02-22 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having transistors with different gate structures
US7531881B2 (en) 2005-04-07 2009-05-12 Samsung Electronics Co., Ltd. Semiconductor devices having transistors with different gate structures and methods of fabricating the same
KR100717809B1 (ko) * 2005-06-30 2007-05-11 주식회사 하이닉스반도체 듀얼폴리실리콘게이트를 구비한 반도체소자의 제조 방법
KR100824947B1 (ko) * 2005-07-14 2008-04-28 키몬다 아게 집적 반도체 구조물 및 그 제조방법
KR100712523B1 (ko) * 2005-08-08 2007-04-30 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
KR100827435B1 (ko) * 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
KR100762238B1 (ko) * 2006-03-21 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 이의 형성 방법
US7605067B2 (en) 2006-10-12 2009-10-20 Samsung Electronics Co., Ltd. Method of manufacturing non-volatile memory device
KR100814372B1 (ko) * 2007-01-24 2008-03-18 삼성전자주식회사 반도체 장치의 제조 방법
KR101154791B1 (ko) * 2007-10-30 2012-06-18 인터내셔널 비지네스 머신즈 코포레이션 고 유전율 금속 게이트 스택을 사용하여 다중 Ｖｔ 소자를 사용 가능하게 하는 방법
US7972950B2 (en) 2009-02-09 2011-07-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having dual gate
US8932922B2 (en) 2009-02-09 2015-01-13 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having dual gate
US9236313B2 (en) 2009-02-09 2016-01-12 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having dual gate

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KR100618815B1 (ko) 2006-08-31

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