JP2011211133A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜120及びゲート電極130を有する電界効果型トランジスタ101を備える。ゲート絶縁膜120は、界面層110と高誘電率膜112とを積層した構成を有している。高誘電率膜112は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜120は、高誘電率膜112と界面層110の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜112から界面層110に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜112と界面層110の界面が最も高い。
【選択図】図1
【解決手段】この半導体装置は、ゲート絶縁膜120及びゲート電極130を有する電界効果型トランジスタ101を備える。ゲート絶縁膜120は、界面層110と高誘電率膜112とを積層した構成を有している。高誘電率膜112は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜120は、高誘電率膜112と界面層110の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜112から界面層110に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜112と界面層110の界面が最も高い。
【選択図】図1
Description
本発明は、界面層上に高誘電率膜を積層したゲート絶縁膜を有するトランジスタを備えた半導体装置及び半導体装置の製造方法に関する。
近年、トランジスタの特性を向上させることを目的として、例えば特許文献1〜3に記載されているように、ゲート絶縁膜に酸化シリコン膜より誘電率の高い高誘電率絶縁膜を使用したトランジスタの開発が進められている。ゲート絶縁膜に高誘電率絶縁膜を用いる目的は、ゲート絶縁膜の物理的な膜厚を薄くせずに、酸化シリコン膜に換算した膜厚を薄くすることにある。
例えば非特許文献1には、シリコン基板上に形成されたHfSiO/SiO2の積層膜からなるゲート絶縁膜を窒素プラズマにさらすことで、HfSiON/SiO2の積層膜とする技術が開示されている。
また非特許文献2には、1種類の金属ゲート電極に対して2種類のゲート絶縁膜を適用する方法が開示されている。ここに開示されている技術によれば、nMOSFETおよびpMOSFET共に、閾値電圧を低減し、CMOSFETを用いた回路の動作速度を向上させることが可能となる。
また非特許文献3には、非特許文献2に記載のHf酸化物誘電体を窒素プラズマにより窒化し、かつ金属酸化物としてLa2O3を添加することで閾値電圧を低減する技術が開示されている。そのゲート絶縁膜の作製方法は、次のようになる。まず、Si基板表面を化学薬品処理により酸化した後、MOCVD法でHfSiO膜を成膜する。次に、窒素プラズマを用いてHfSiO膜を窒化し、さらにLa2O3膜を堆積する。この後、ゲート電極としてのTaN膜を成膜し、さらにソース・ドレインの不純物活性化を1030℃で行い、その後、フォーミングガス熱処理を行う。
また特許文献1では、ゲート絶縁膜表面の窒素濃度を高くすること、特にSiN層を挿入することにより、ゲート絶縁膜の信頼性、特に閾値電圧のPositive Bias Temperature InstabilityやNegative Bias Temperature Instabilityを改善することが開示されている。
Inumiya et al. "Fabrication of High-Mobility Nitrided Hafnium Gate Dielectrics with sub-1-nm Equivalent Oxide thickness Using Plasma Nitridation and High-Temperature Postnitridation Annealing," Japanese Journal of Applied Physic, Vol. 45, No. 4B, 2006, p.2898.
T. Schram, et al. "Novel Process To Pattern Selectively Dual Dielectric Capping Layers Using Soft-Mask Only"VLSI Technology symposium 2008, P.44
B.J. O'Sullivan et al,"Defect profiling and the role of nitrogen in lanthanum oxide-capped high-κ dielectrics for nMOS applications Extended" Abstracts of the 2008 International Conference on Solid State Devices and Materials, Tsukuba, 2008,p.680
近年は、MOSトランジスタの閾値電圧を広い範囲で制御する技術を開発することが望まれている。図14に、非特許文献1のFig.11に記載されている技術により製造されたn型のMOSトランジスタ及びp型のMOSトランジスタのId−Vg特性を示す。n型のMOSトランジスタの閾値電圧は0Vに近く、p型のMOSトランジスタの閾値電圧は逆に−0.5V以上と深くなってしまう。
また非特許文献2には、ゲート絶縁膜をHf酸化物に別の金属酸化物を添加することで閾値電圧を低減することを試みている。しかしこの方法では、積層させる金属酸化物の量に対する閾値電圧の制御性が悪い。一方、非特許文献3では、La2O3膜を堆積してからゲート電極となるTaN膜を成膜した後、高温アニールを加えている。このため、ゲート絶縁膜、例えばHfSiONやLa2O3が緻密化していないため、TaN中に構成元素が拡散し、閾値電圧の制御性が低下する。また特許文献1に記載の技術では、p型のMOSトランジスタのフラットバンド電圧の制御範囲が100mV程度であり、p型のMOSトランジスタの閾値電圧の制御範囲が狭い。
本発明によれば、酸化シリコン膜と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有する電界効果型トランジスタを備え、
前記ゲート絶縁膜は、前記高誘電率膜と前記酸化シリコン膜の界面近傍に窒素を含有しており、かつ前記窒素の濃度は前記界面が最も高い半導体装置が提供される。
前記ゲート絶縁膜上に形成されたゲート電極と、
を有する電界効果型トランジスタを備え、
前記ゲート絶縁膜は、前記高誘電率膜と前記酸化シリコン膜の界面近傍に窒素を含有しており、かつ前記窒素の濃度は前記界面が最も高い半導体装置が提供される。
本発明者が検討した結果、高誘電率膜と酸化シリコン膜の界面近傍に窒素を含有させ、かつ窒素の濃度を界面で最も高くすると、MOSトランジスタの閾値電圧のばらつきを抑制できること、及びその窒素濃度を制御することにより閾値電圧を制御できることが判明した。その理由は、以下の通りである。界面層と高誘電率膜の界面に形成される電気双極子(ダイポール)により、ゲート電極の実効上の仕事関数は変調される。ゲート電極の仕事関数が変調すると、トランジスタの閾値電圧が変化する。そして界面層と高誘電率膜層の界面領域で形成されているダイポールの量が変化することは、界面領域に窒素を存在させることによって抑制できる。従って、高誘電率膜と酸化シリコン膜の界面に窒素を存在させることにより、トランジスタの閾値電圧がばらつくことを抑制できる。また、その窒素濃度を制御することにより、閾値電圧の制御範囲を広くすることができる。
本発明によれば、基板上に、界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート絶縁膜を形成する工程において、前記高誘電率膜と前記界面層の界面近傍に窒素を含有させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法が提供される。
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート絶縁膜を形成する工程において、前記高誘電率膜と前記界面層の界面近傍に窒素を含有させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法が提供される。
本発明によれば、電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1(a)は、第1の実施形態に係る半導体装置の断面図であり、図1(b)は、図1(a)に示した半導体装置のゲート絶縁膜120における窒素濃度の分布を示す図である。この半導体装置は、ゲート絶縁膜120及びゲート電極130を有する電界効果型トランジスタ101を備える。ゲート絶縁膜120は、界面層110と高誘電率膜112とを積層した構成を有している。高誘電率膜112は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜120は、図1(b)に示すように、高誘電率膜112と界面層110の界面近傍に、窒素を含有する窒素含有層116を有している。窒素含有層116は高誘電率膜112から界面層110に渡って形成されている。窒素含有層116において、窒素の濃度は高誘電率膜112と界面層110の界面が最も高い。この界面における窒素の濃度は0at%超70at%以下である。
高誘電率膜112は、第1の金属及び第2の金属を含有する。第1の金属は、例えばHf又はZrである。また第2の金属は、例えばランタノイド、Y、又はMgであってもよいし、Al又はTaであってもよい。第2の金属がランタノイド、Y、又はMgである場合、図1に示した電界効果型トランジスタ101はnチャネル型である。また第2の金属がAl又はTaである場合、図1に示した電界効果型トランジスタ101はpチャネル型である。
ゲート電極130は、少なくとも一つの金属膜又は窒化金属膜を有している。ゲート電極130は、例えばTiN膜、TaN膜、及びポリシリコン膜からなる群から選ばれた一つ、またはこの群から選ばれた複数の膜を積層した積層膜である。
上記した電界効果型トランジスタ101は、素子形成領域105に位置する基板100に形成されている。基板100は、例えばシリコン基板である。素子形成領域105は、素子分離領域104によって他の領域から分離されている。そしてトランジスタは、ゲート絶縁膜120及びゲート電極130に加えて、ソース・ドレインのエクステンション領域140、ソース・ドレイン領域142、及びオフセットスペーサ160を備えている。
次に、図2〜図4の各断面図を用いて、図1に示した半導体装置の製造方法について説明する。まず図2(a)に示すように、基板100に素子分離領域104を例えばSTI(Shallow Trench Isolation)法により形成する。これにより、電界効果型トランジスタ101が形成される素子形成領域105が分離される。次いで素子形成領域105に位置する基板100を熱酸化することにより、酸化シリコン膜からなる界面層110を形成する。このときの熱処理温度は、例えば700℃以上1100℃以下である。なお、この界面層110の表面を窒化してSiON膜としてもよい。この窒化処理は、例えば酸化シリコン膜を窒素プラズマに晒すことにより行われる。
次いで、界面層110上に第1酸化金属膜113を形成する。第1酸化金属膜113は、例えばHf又はZrなどの第1の金属を含んでいる。第1酸化金属膜113は、例えばMOCVD法、ALD(Atomic Layer Deposition)法、又はスパッタリング法により形成される。
次いで図2(b)に示すように、第1酸化金属膜113上に第2酸化金属膜114を形成する。形成されるトランジスタがnチャネル型である場合、第2酸化金属膜114は、例えばLa2O3などのランタノイドの酸化膜、Y2O3膜、又はMgOなど、ランタノイド、Y、又はMgを含んでいる膜である。形成されるトランジスタがpチャネル型である場合、第2酸化金属膜114は、例えばAl2O3膜又はTaの酸化膜など、Al又はTaを含んでいる膜である。第2酸化金属膜114は、例えばMOCVD法、ALD法、又はスパッタリング法により形成される。
次いで図3(a)に示すように、第2酸化金属膜114を窒素プラズマに晒す。これにより、界面層110、第1酸化金属膜113、及び第2酸化金属膜114の積層膜に窒素が導入される。
次いで図3(b)に示すように、界面層110、第1酸化金属膜113、及び第2酸化金属膜114の積層膜に熱処理を行う。これにより、第1酸化金属膜113と第2酸化金属膜114が相互拡散し、高誘電率膜112が形成される。これにより、高誘電率膜112及び界面層110からなるゲート絶縁膜120が形成される。
またこの熱処理において、界面層110、第1酸化金属膜113、及び第2酸化金属膜114の積層膜に導入された窒素が拡散する。このとき窒素は、界面層110と高誘電率膜112の界面にトラップされる。その結果、窒素の濃度は界面層110と高誘電率膜112の界面で最も高くなり、図1(b)に示した濃度プロファイルを有するようになる。
次いで図4に示すように、ゲート絶縁膜120上にゲート電極130となる導電膜を形成する。次いでこの導電膜を選択的に除去することにより、ゲート電極130を形成する。
その後、素子分離領域104及びゲート電極130をマスクとして基板100に不純物イオンを注入する。これにより、ソース・ドレインのエクステンション領域140が形成される。次いでゲート電極130、基板100上、及び素子分離領域104上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極130の側壁にはオフセットスペーサ160が形成される。次いで、素子分離領域104、ゲート電極130、及びオフセットスペーサ160をマスクとして基板100に不純物イオンを注入する。これにより、ソース・ドレイン領域142が形成される。このようにして、図1に示した半導体装置が形成される。
次に、図5を用いて本実施形態の作用及び効果について説明する。図5は、界面層に含有される窒素濃度が異なる場合における、第2の金属酸化物膜厚に対するMOS容量のフラットバンド電圧変化量を示す。この図に示す例において、第1酸化金属膜113はHfO2である。また第2酸化金属膜114はMgO2(図5(a))又はAl2O3(図5(b))である。
ゲート電極130の実効的仕事関数は、界面層110と高誘電率膜112の界面に形成されるダイポールにより変調される。そのダイポールの量は、Mg、Alなどの第2酸化金属膜を構成していた金属である第2金属が高誘電率膜112と界面層110との界面に存在する量によって増減する。その増減は、第2金属の量の増減に対して敏感である。閾値電圧のばらつきを抑制する上で、フラットバンド電圧が製造工程の変数、例えば第2酸化金属膜114の膜厚の変動に敏感であることは問題である。例えば図5に示すように、第2酸化金属膜114の膜厚が増加するにつれて、フラットバンド電圧の変化量は大きくなっている。特に、第2酸化金属膜114の厚さが小さい領域で急激に変化している。
しかし図5に示すように、窒素濃度の増加に伴いフラットバンド電圧の変化量は小さくなり、変化の大きさも緩和している。これは、界面層110と高誘電率膜112の界面で形成されている電気双極子(ダイポール)の量が界面に存在する窒素によって変化したことによる。従って、界面に窒素を添加してダイポール制御をすることで、電界効果型トランジスタ101の閾値電圧がばらつくことを抑制できる。
また、界面の窒素の濃度を変化させることによっても電界効果型トランジスタ101の閾値電圧を制御することができる。また窒素を添加することにより、閾値電圧の制御幅が広がる。
図6は、高誘電率膜112と界面層110の界面の窒素の濃度を変化させることによって電界効果型トランジスタ101の閾値電圧がどのように制御できるかを示す図である。上記したように、界面層110と高誘電率膜112の界面に形成されるダイポールにより、ゲート電極130の実効的仕事関数は変調される。そのダイポールの量は、Mg、Alなどの第2酸化金属膜を構成していた金属である第2金属が高誘電率膜112と界面層110との界面に存在する量が増えるに従って、閾値電圧の変調量が減少する方向に変化する。その増減は、第2金属の量の増減に対して敏感である(図6の点線部分)。
一方、第2金属が高誘電率膜112と界面層110との界面における窒素の濃度が上昇するにつれて、閾値電圧の変調量が増加する方向に変化する。このため、第2金属と窒素を共に増加させていくと、閾値電圧の変調量は、極小値を持つようになる。
図7及び図8の各図は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、第1酸化金属膜113と第2酸化金属膜114の積層膜を熱処理して高誘電率膜112を形成した後に、高誘電率膜112と界面層110の積層膜に窒素を導入して熱処理を行う。以下、詳細に説明する。
まず図7(a)に示すように、基板100に素子分離領域104を形成し、素子形成領域を他の領域から分離する。次いで、界面層110、第1酸化金属膜113、及び第2酸化金属膜114を形成する。これらの形成方法は第1の実施形態と同様である。
次いで図7(b)に示すように、基板100を熱処理する。これにより第1酸化金属膜113及び第2酸化金属膜114は熱処理され、高誘電率膜112が形成される。このときの熱処理温度は、例えば800℃以上1000℃以下である。
その後、図8(a)に示すように、高誘電率膜120を窒素プラズマにさらす。これにより、高誘電率膜120と界面層110の積層膜に窒素が導入される。その後、基板100を熱処理する。これにより、高誘電率膜120と界面層110の積層膜に導入された窒素は拡散し、図1(b)に示したプロファイルのように分布する。このときの熱処理温度は、例えば900℃以上である。
その後、図8(b)に示すように、ゲート電極130、エクステンション領域140、オフセットスペーサ160、及びソース・ドレイン領域142を形成する。これらの形成方法は第1の実施形態と同様である。
本実施形態によっても第1の実施形態と同様の効果を得ることができる。また、第1酸化金属膜113及び第2酸化金属膜114を熱処理して高誘電率膜112を形成した後に窒素を導入している。高誘電率膜112は第2酸化金属膜114と比較して緻密である。したがって、第2酸化金属膜114の状態で窒素を導入する場合と比較して、窒素が過剰に導入されることを抑制できる。
図9〜図11の各図は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法において製造される半導体装置は、図11に示すように、pチャネル型の電界効果型トランジスタ101とnチャネル型の電界効果型トランジスタ102とを有している。pチャネル型の電界効果型トランジスタ101とnチャネル型の電界効果型トランジスタ102は、相補型電界効果型トランジスタを構成している。pチャネル型の電界効果型トランジスタ101とnチャネル型の電界効果型トランジスタ102は互いに閾値電圧が異なっている。
まず図9(a)に示すように、基板100に素子分離領域104を形成する。これにより、電界効果型トランジスタ101が形成される素子形成領域105及び電界効果型トランジスタ102が形成される素子形成領域106がそれぞれ分離される。次いで素子形成領域105,106に位置する基板100を熱酸化することにより、酸化シリコン膜を形成する。酸化シリコン膜は、素子形成領域105,106それぞれに形成される。次いでこの酸化シリコン膜を窒化する。この窒化処理は、例えば酸化シリコン膜を窒素プラズマに晒すことにより行われる。これにより、電界効果型トランジスタ101の界面層110が形成される。また素子形成領域106には酸窒化シリコン膜115が形成される。
次いで図9(b)に示すように、素子形成領域105に位置する界面層110をマスク膜200、例えばレジスト膜で覆う。酸窒化シリコン膜115はマスク膜200で被覆されていない。次いでマスク膜200をマスクとしてエッチングを行う。これにより、酸窒化シリコン膜115が除去される。
次いで図10(a)に示すように、素子形成領域106に位置する基板100を熱酸化する。これにより、素子形成領域106には電界効果型トランジスタ102の界面層111が形成される。界面層111は、酸化シリコン膜である。
次いで図10(b)に示すように、界面層110上に高誘電率膜112aを形成し、界面層111上に高誘電率膜112bを形成する。また高誘電率膜112a,112bに窒素を導入し、その濃度プロファイルを図1(b)に示したようにする。高誘電率膜112a,112bに窒素を導入する方法は、第1の実施形態又は第2の実施形態と同様である。
高誘電率膜112a、112bは、例えば以下のようにして形成される。まず界面層110,111上に第1酸化金属膜113を形成する。次いで、界面層110上に位置する第1酸化金属膜113上に、Al2O3膜又はTaの酸化膜からなる第2酸化金属膜114を選択的に形成し、界面層111上に位置する第1酸化金属膜113上に、La2O3などのランタノイドの酸化膜、Y2O3膜、又はMgOからなる第2酸化金属膜114を選択的に形成する。次いで、第1酸化金属膜113及び第2酸化金属膜114を熱処理する。
次いで図11に示すように、ゲート電極130,132を形成する。次いで素子形成領域106をレジスト膜(図示せず)で覆う。このレジスト膜は、素子形成領域105を被覆していない。次いでこのレジスト膜、ゲート電極130、及び素子分離領域104をマスクとして基板100にp型の不純物を導入する。これにより、電界効果型トランジスタ101のエクステンション領域140が形成される。その後、レジスト膜を除去する。
次いで、素子形成領域105をレジスト膜(図示せず)で覆う。このレジスト膜は、素子形成領域106を被覆していない。次いでこのレジスト膜、ゲート電極132、及び素子分離領域104をマスクとして基板100にn型の不純物を導入する。これにより、電界効果型トランジスタ102のエクステンション領域144が形成される。その後、レジスト膜を除去する。
次いで、ゲート電極130,132にオフセットスペーサ160,162を形成する。オフセットスペーサ160,162の形成方法は第1の実施形態と同様である。
次いで素子形成領域106をレジスト膜(図示せず)で覆う。このレジスト膜は、素子形成領域105を被覆していない。次いでこのレジスト膜、ゲート電極130、オフセットスペーサ160、及び素子分離領域104をマスクとして基板100にp型の不純物を導入する。これにより、電界効果型トランジスタ101のソース・ドレイン領域142が形成される。その後、レジスト膜を除去する。
次いで、素子形成領域105をレジスト膜(図示せず)で覆う。このレジスト膜は、素子形成領域106を被覆していない。次いでこのレジスト膜、ゲート電極132、オフセットスペーサ162、及び素子分離領域104をマスクとして基板100にn型の不純物を導入する。これにより、電界効果型トランジスタ102のソース・ドレイン領域146が形成される。その後、レジスト膜を除去する。
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、窒素濃度や第2の金属の濃度を変えることにより、高誘電率膜112a,112bの膜厚を変化させなくても、電界効果型トランジスタ101,102それぞれの閾値電圧を互いに独立して制御することができる。
図12及び図13は、第4の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法によって製造される半導体装置は、電界効果型トランジスタ101,102のうち一方(本図に示す例では電界効果型トランジスタ101)にのみ、第1の実施形態又は第2の実施形態に示した窒素導入処理を行う点を除いて、第3の実施形態に係る半導体装置と同様の構成である。本図に示す例では、第1の実施形態に示した方法で高誘電率膜112aと界面層110の界面及び高誘電率膜112bと界面層111の界面に窒素を導入している。
まず図12(a)に示すように、基板100に素子分離領域104を形成し、さらに界面層110,111、及び高誘電率膜112a,112bを形成する。これらの形成方法は、第3の実施形態と同様である。
次いで図12(b)に示すように、素子形成領域106をマスク膜220、例えばレジスト膜で覆う。マスク膜220は、素子形成領域105を覆っていない。次いで、マスク膜220をマスクとして高誘電率膜112aに窒素を導入する処理を行う。
その後、図13(a)に示すようにマスク膜220を除去する。次いで高誘電率膜112aに熱処理を行い、窒素の濃度プロファイルを図1(b)に示したようにする。
その後、図13(b)に示すように、ゲート電極130,132、エクステンション領域140,144、オフセットスペーサ160、及びソース・ドレイン領域142,146を形成する。これらの形成方法は第3の実施形態と同様である。
本実施形態によっても、第3の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
100 基板
101 電界効果型トランジスタ
102 電界効果型トランジスタ
104 素子分離領域
105 素子形成領域
106 素子形成領域
110 界面層
111 界面層
112 高誘電率膜
112a 高誘電率膜
112b 高誘電率膜
113 第1酸化金属膜
114 第2酸化金属膜
115 酸窒化シリコン膜
116 窒素含有層
120 ゲート絶縁膜
130 ゲート電極
132 ゲート電極
140 エクステンション領域
142 ソース・ドレイン領域
144 エクステンション領域
146 ソース・ドレイン領域
160 オフセットスペーサ
162 オフセットスペーサ
200 マスク膜
220 マスク膜
101 電界効果型トランジスタ
102 電界効果型トランジスタ
104 素子分離領域
105 素子形成領域
106 素子形成領域
110 界面層
111 界面層
112 高誘電率膜
112a 高誘電率膜
112b 高誘電率膜
113 第1酸化金属膜
114 第2酸化金属膜
115 酸窒化シリコン膜
116 窒素含有層
120 ゲート絶縁膜
130 ゲート電極
132 ゲート電極
140 エクステンション領域
142 ソース・ドレイン領域
144 エクステンション領域
146 ソース・ドレイン領域
160 オフセットスペーサ
162 オフセットスペーサ
200 マスク膜
220 マスク膜
Claims (16)
- 界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有する電界効果型トランジスタを備え、
前記ゲート絶縁膜は、前記高誘電率膜と前記界面層の界面近傍に窒素を含有しており、かつ前記窒素の濃度は前記界面が最も高い半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率膜は、第1の金属及び第2の金属を含有する半導体装置。 - 請求項2に記載の半導体装置において、
前記第1の金属はHf又はZrである半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記第2の金属は、ランタノイド、Y、又はMgである半導体装置。 - 請求項4に記載の半導体装置において、
前記電界効果型トランジスタはnチャネル型である半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記第2の金属は、Al又はTaである半導体装置。 - 請求項6に記載の半導体装置において、
前記電界効果型トランジスタはpチャネル型である半導体装置。 - 請求項1〜7のいずれか一つに記載の半導体装置において、
pチャネル型の前記電界効果型トランジスタと、nチャネル型の前記電界効果型トランジスタを有しており、
前記pチャネル型の電界効果型トランジスタと、前記nチャネル型の前記電界効果型トランジスタは、相補型電界効果型トランジスタを構成している半導体装置。 - 請求項1〜8のいずれか一つに記載の半導体装置において、
前記ゲート電極は、少なくとも一つの金属膜又は窒化金属膜を有する半導体装置。 - 請求項1〜9のいずれか一つに記載の半導体装置において、
前記界面における前記窒素の濃度は0at%超70at%以下である半導体装置。 - 基板上に、界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート絶縁膜を形成する工程において、前記高誘電率膜と前記界面層の界面近傍に窒素を含有させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程は、
前記界面層を形成する工程と、
前記界面層上に、第1酸化金属膜と、第2酸化金属膜を積層した積層膜を形成する工程と、
前記積層膜に窒素を導入する工程と、
前記界面層及び前記積層膜を熱処理することにより、前記第1酸化金属膜と前記第2酸化金属膜とを相互拡散させて前記高誘電率膜を形成し、かつ前記高誘電率膜と前記界面層の界面近傍に前記窒素を拡散させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記積層膜を形成する工程は、
前記界面層を形成する工程と、
前記界面層上に、第1酸化金属膜と、第2酸化金属膜とを積層した積層膜を形成する工程と、
前記積層膜を熱処理して前記第1酸化金属膜と前記第2酸化金属膜とを相互拡散させることにより前記高誘電率膜を形成する工程と、
前記積層膜の表面から前記積層膜に窒素を導入する工程と、
前記高誘電率膜及び前記界面層を熱処理することにより、前記高誘電率膜と前記界面層の界面近傍に前記窒素を拡散させ、かつ前記窒素の濃度を前記界面で最も高くする工程と、
を備える半導体装置の製造方法。 - 請求項12または13に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前に、前記基板に素子分離膜を形成することにより第1電解効果型トランジスタが形成される第1素子形成領域と第2電解効果型トランジスタが形成される第2素子形成領域を設定する工程を備え、
前記積層膜を形成する工程において、前記第1素子形成領域及び前記第2素子形成領域に前記積層膜を形成し、
前記積層膜に窒素を導入する工程は、
前記第2素子形成領域に位置する前記積層膜上にマスク膜を形成する工程と、
前記マスク膜をマスクとして前記積層膜の表面から前記積層膜に窒素を導入する工程と、
前記マスク膜を除去する工程と、
を備える半導体装置の製造方法。 - 請求項11〜14のいずれか一つに記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前に、前記基板に素子分離膜を形成することにより第1電解効果型トランジスタが形成される第1素子形成領域と第2電解効果型トランジスタが形成される第2素子形成領域を設定する工程を備え、
前記ゲート絶縁膜を形成する工程は、
前記第1電界効果型トランジスタの前記界面層となる酸化シリコン膜を前記第1素子形成領域及び前記第2素子形成領域に形成する工程と、
前記酸化シリコン膜を窒化することにより、前記第1電界効果型トランジスタの前記界面層を形成し、かつ前記第2素子形成領域に酸窒化シリコン膜を形成する工程と、
前記第2素子形成領域に位置する前記酸窒化シリコン膜を除去する工程と、
前記第2素子形成領域に酸化シリコン膜を形成することにより、前記第2電界効果型トランジスタの前記界面層を形成する工程と、
を備える半導体装置の製造方法。 - 請求項11〜15のいずれか一つに記載の半導体装置の製造方法において、
前記界面における前記窒素の濃度を0at%超70at%以下にする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010080050A JP2011211133A (ja) | 2010-03-31 | 2010-03-31 | 半導体装置及び半導体装置の製造方法 |
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JP2010080050A JP2011211133A (ja) | 2010-03-31 | 2010-03-31 | 半導体装置及び半導体装置の製造方法 |
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Publication Number | Publication Date |
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Family
ID=44941852
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JP2010080050A Pending JP2011211133A (ja) | 2010-03-31 | 2010-03-31 | 半導体装置及び半導体装置の製造方法 |
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JP (1) | JP2011211133A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015060911A (ja) * | 2013-09-18 | 2015-03-30 | 独立行政法人産業技術総合研究所 | 不揮発性記憶素子 |
KR20160034494A (ko) * | 2014-09-19 | 2016-03-30 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US9991357B2 (en) | 2015-07-02 | 2018-06-05 | Samsung Electronics Co., Ltd. | Semiconductor devices with gate electrodes on separate sets of high-k dielectric layers |
-
2010
- 2010-03-31 JP JP2010080050A patent/JP2011211133A/ja active Pending
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JP2015060911A (ja) * | 2013-09-18 | 2015-03-30 | 独立行政法人産業技術総合研究所 | 不揮発性記憶素子 |
KR20160034494A (ko) * | 2014-09-19 | 2016-03-30 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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US9991357B2 (en) | 2015-07-02 | 2018-06-05 | Samsung Electronics Co., Ltd. | Semiconductor devices with gate electrodes on separate sets of high-k dielectric layers |
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