JP2011211133A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。
【選択図】図１

Description

本発明は、界面層上に高誘電率膜を積層したゲート絶縁膜を有するトランジスタを備えた半導体装置及び半導体装置の製造方法に関する。

近年、トランジスタの特性を向上させることを目的として、例えば特許文献１〜３に記載されているように、ゲート絶縁膜に酸化シリコン膜より誘電率の高い高誘電率絶縁膜を使用したトランジスタの開発が進められている。ゲート絶縁膜に高誘電率絶縁膜を用いる目的は、ゲート絶縁膜の物理的な膜厚を薄くせずに、酸化シリコン膜に換算した膜厚を薄くすることにある。

例えば非特許文献１には、シリコン基板上に形成されたＨｆＳｉＯ／ＳｉＯ_２の積層膜からなるゲート絶縁膜を窒素プラズマにさらすことで、ＨｆＳｉＯＮ／ＳｉＯ_２の積層膜とする技術が開示されている。

また非特許文献２には、１種類の金属ゲート電極に対して２種類のゲート絶縁膜を適用する方法が開示されている。ここに開示されている技術によれば、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴ共に、閾値電圧を低減し、ＣＭＯＳＦＥＴを用いた回路の動作速度を向上させることが可能となる。

また非特許文献３には、非特許文献２に記載のＨｆ酸化物誘電体を窒素プラズマにより窒化し、かつ金属酸化物としてＬａ_２Ｏ_３を添加することで閾値電圧を低減する技術が開示されている。そのゲート絶縁膜の作製方法は、次のようになる。まず、Ｓｉ基板表面を化学薬品処理により酸化した後、ＭＯＣＶＤ法でＨｆＳｉＯ膜を成膜する。次に、窒素プラズマを用いてＨｆＳｉＯ膜を窒化し、さらにＬａ_２Ｏ_３膜を堆積する。この後、ゲート電極としてのＴａＮ膜を成膜し、さらにソース・ドレインの不純物活性化を１０３０℃で行い、その後、フォーミングガス熱処理を行う。

また特許文献１では、ゲート絶縁膜表面の窒素濃度を高くすること、特にＳｉＮ層を挿入することにより、ゲート絶縁膜の信頼性、特に閾値電圧のPositive Bias Temperature InstabilityやNegative Bias Temperature Instabilityを改善することが開示されている。

特開２００５−２１７２７２号公報

Inumiya et al. "Fabrication of High-Mobility Nitrided Hafnium Gate Dielectrics with sub-1-nm Equivalent Oxide thickness Using Plasma Nitridation and High-Temperature Postnitridation Annealing," Japanese Journal of Applied Physic, Vol. 45, No. 4B, 2006, p.2898. T. Schram, et al. "Novel Process To Pattern Selectively Dual Dielectric Capping Layers Using Soft-Mask Only"VLSI Technology symposium 2008, P.44 B.J. O'Sullivan et al,"Defect profiling and the role of nitrogen in lanthanum oxide-capped high-κ dielectrics for nMOS applications Extended" Abstracts of the 2008 International Conference on Solid State Devices and Materials, Tsukuba, 2008,p.680

近年は、ＭＯＳトランジスタの閾値電圧を広い範囲で制御する技術を開発することが望まれている。図１４に、非特許文献１のＦｉｇ．１１に記載されている技術により製造されたｎ型のＭＯＳトランジスタ及びｐ型のＭＯＳトランジスタのＩｄ−Ｖｇ特性を示す。ｎ型のＭＯＳトランジスタの閾値電圧は０Ｖに近く、ｐ型のＭＯＳトランジスタの閾値電圧は逆に−０．５Ｖ以上と深くなってしまう。

また非特許文献２には、ゲート絶縁膜をＨｆ酸化物に別の金属酸化物を添加することで閾値電圧を低減することを試みている。しかしこの方法では、積層させる金属酸化物の量に対する閾値電圧の制御性が悪い。一方、非特許文献３では、Ｌａ_２Ｏ_３膜を堆積してからゲート電極となるＴａＮ膜を成膜した後、高温アニールを加えている。このため、ゲート絶縁膜、例えばＨｆＳｉＯＮやＬａ_２Ｏ_３が緻密化していないため、ＴａＮ中に構成元素が拡散し、閾値電圧の制御性が低下する。また特許文献１に記載の技術では、ｐ型のＭＯＳトランジスタのフラットバンド電圧の制御範囲が１００ｍＶ程度であり、ｐ型のＭＯＳトランジスタの閾値電圧の制御範囲が狭い。

本発明によれば、酸化シリコン膜と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有する電界効果型トランジスタを備え、
前記ゲート絶縁膜は、前記高誘電率膜と前記酸化シリコン膜の界面近傍に窒素を含有しており、かつ前記窒素の濃度は前記界面が最も高い半導体装置が提供される。

本発明者が検討した結果、高誘電率膜と酸化シリコン膜の界面近傍に窒素を含有させ、かつ窒素の濃度を界面で最も高くすると、ＭＯＳトランジスタの閾値電圧のばらつきを抑制できること、及びその窒素濃度を制御することにより閾値電圧を制御できることが判明した。その理由は、以下の通りである。界面層と高誘電率膜の界面に形成される電気双極子（ダイポール）により、ゲート電極の実効上の仕事関数は変調される。ゲート電極の仕事関数が変調すると、トランジスタの閾値電圧が変化する。そして界面層と高誘電率膜層の界面領域で形成されているダイポールの量が変化することは、界面領域に窒素を存在させることによって抑制できる。従って、高誘電率膜と酸化シリコン膜の界面に窒素を存在させることにより、トランジスタの閾値電圧がばらつくことを抑制できる。また、その窒素濃度を制御することにより、閾値電圧の制御範囲を広くすることができる。

本発明によれば、基板上に、界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート絶縁膜を形成する工程において、前記高誘電率膜と前記界面層の界面近傍に窒素を含有させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法が提供される。

本発明によれば、電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くすることができる。

（ａ）は第１の実施形態に係る半導体装置の断面図であり、（ｂ）は（ａ）に示した半導体装置のゲート絶縁膜における窒素濃度の分布を示す図である。 図１に示した半導体装置の製造方法を説明する図である。 図１に示した半導体装置の製造方法を説明する図である。 図１に示した半導体装置の製造方法を説明する図である。 界面層に含有される窒素濃度が異なる場合における、第２の金属酸化物膜厚に対するＭＯＳ容量のフラットバンド電圧変化量を示す図である。 高誘電率膜と界面層の界面の窒素の濃度を変化させることによって電界効果型トランジスタの閾値電圧がどのように制御できるかを示す図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の製造方法を示す断面図である。 非特許文献１のＦｉｇ．１１に記載されている技術により製造されたｎ型のＭＯＳトランジスタ及びｐ型のＭＯＳトランジスタのＩｄ−Ｖｇ特性を示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１（ａ）は、第１の実施形態に係る半導体装置の断面図であり、図１（ｂ）は、図１（ａ）に示した半導体装置のゲート絶縁膜１２０における窒素濃度の分布を示す図である。この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、図１（ｂ）に示すように、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層１１６を有している。窒素含有層１１６は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層１１６において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。この界面における窒素の濃度は０ａｔ％超７０ａｔ％以下である。

高誘電率膜１１２は、第１の金属及び第２の金属を含有する。第１の金属は、例えばＨｆ又はＺｒである。また第２の金属は、例えばランタノイド、Ｙ、又はＭｇであってもよいし、Ａｌ又はＴａであってもよい。第２の金属がランタノイド、Ｙ、又はＭｇである場合、図１に示した電界効果型トランジスタ１０１はｎチャネル型である。また第２の金属がＡｌ又はＴａである場合、図１に示した電界効果型トランジスタ１０１はｐチャネル型である。

ゲート電極１３０は、少なくとも一つの金属膜又は窒化金属膜を有している。ゲート電極１３０は、例えばＴｉＮ膜、ＴａＮ膜、及びポリシリコン膜からなる群から選ばれた一つ、またはこの群から選ばれた複数の膜を積層した積層膜である。

上記した電界効果型トランジスタ１０１は、素子形成領域１０５に位置する基板１００に形成されている。基板１００は、例えばシリコン基板である。素子形成領域１０５は、素子分離領域１０４によって他の領域から分離されている。そしてトランジスタは、ゲート絶縁膜１２０及びゲート電極１３０に加えて、ソース・ドレインのエクステンション領域１４０、ソース・ドレイン領域１４２、及びオフセットスペーサ１６０を備えている。

次に、図２〜図４の各断面図を用いて、図１に示した半導体装置の製造方法について説明する。まず図２（ａ）に示すように、基板１００に素子分離領域１０４を例えばＳＴＩ（Shallow Trench Isolation）法により形成する。これにより、電界効果型トランジスタ１０１が形成される素子形成領域１０５が分離される。次いで素子形成領域１０５に位置する基板１００を熱酸化することにより、酸化シリコン膜からなる界面層１１０を形成する。このときの熱処理温度は、例えば７００℃以上１１００℃以下である。なお、この界面層１１０の表面を窒化してＳｉＯＮ膜としてもよい。この窒化処理は、例えば酸化シリコン膜を窒素プラズマに晒すことにより行われる。

次いで、界面層１１０上に第１酸化金属膜１１３を形成する。第１酸化金属膜１１３は、例えばＨｆ又はＺｒなどの第１の金属を含んでいる。第１酸化金属膜１１３は、例えばＭＯＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、又はスパッタリング法により形成される。

次いで図２（ｂ）に示すように、第１酸化金属膜１１３上に第２酸化金属膜１１４を形成する。形成されるトランジスタがｎチャネル型である場合、第２酸化金属膜１１４は、例えばＬａ_２Ｏ_３などのランタノイドの酸化膜、Ｙ_２Ｏ_３膜、又はＭｇＯなど、ランタノイド、Ｙ、又はＭｇを含んでいる膜である。形成されるトランジスタがｐチャネル型である場合、第２酸化金属膜１１４は、例えばＡｌ_２Ｏ_３膜又はＴａの酸化膜など、Ａｌ又はＴａを含んでいる膜である。第２酸化金属膜１１４は、例えばＭＯＣＶＤ法、ＡＬＤ法、又はスパッタリング法により形成される。

次いで図３（ａ）に示すように、第２酸化金属膜１１４を窒素プラズマに晒す。これにより、界面層１１０、第１酸化金属膜１１３、及び第２酸化金属膜１１４の積層膜に窒素が導入される。

次いで図３（ｂ）に示すように、界面層１１０、第１酸化金属膜１１３、及び第２酸化金属膜１１４の積層膜に熱処理を行う。これにより、第１酸化金属膜１１３と第２酸化金属膜１１４が相互拡散し、高誘電率膜１１２が形成される。これにより、高誘電率膜１１２及び界面層１１０からなるゲート絶縁膜１２０が形成される。

またこの熱処理において、界面層１１０、第１酸化金属膜１１３、及び第２酸化金属膜１１４の積層膜に導入された窒素が拡散する。このとき窒素は、界面層１１０と高誘電率膜１１２の界面にトラップされる。その結果、窒素の濃度は界面層１１０と高誘電率膜１１２の界面で最も高くなり、図１（ｂ）に示した濃度プロファイルを有するようになる。

次いで図４に示すように、ゲート絶縁膜１２０上にゲート電極１３０となる導電膜を形成する。次いでこの導電膜を選択的に除去することにより、ゲート電極１３０を形成する。

その後、素子分離領域１０４及びゲート電極１３０をマスクとして基板１００に不純物イオンを注入する。これにより、ソース・ドレインのエクステンション領域１４０が形成される。次いでゲート電極１３０、基板１００上、及び素子分離領域１０４上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極１３０の側壁にはオフセットスペーサ１６０が形成される。次いで、素子分離領域１０４、ゲート電極１３０、及びオフセットスペーサ１６０をマスクとして基板１００に不純物イオンを注入する。これにより、ソース・ドレイン領域１４２が形成される。このようにして、図１に示した半導体装置が形成される。

次に、図５を用いて本実施形態の作用及び効果について説明する。図５は、界面層に含有される窒素濃度が異なる場合における、第２の金属酸化物膜厚に対するＭＯＳ容量のフラットバンド電圧変化量を示す。この図に示す例において、第１酸化金属膜１１３はＨｆＯ_２である。また第２酸化金属膜１１４はＭｇＯ_２（図５（ａ））又はＡｌ_２Ｏ_３（図５（ｂ））である。

ゲート電極１３０の実効的仕事関数は、界面層１１０と高誘電率膜１１２の界面に形成されるダイポールにより変調される。そのダイポールの量は、Ｍｇ、Ａｌなどの第２酸化金属膜を構成していた金属である第２金属が高誘電率膜１１２と界面層１１０との界面に存在する量によって増減する。その増減は、第２金属の量の増減に対して敏感である。閾値電圧のばらつきを抑制する上で、フラットバンド電圧が製造工程の変数、例えば第２酸化金属膜１１４の膜厚の変動に敏感であることは問題である。例えば図５に示すように、第２酸化金属膜１１４の膜厚が増加するにつれて、フラットバンド電圧の変化量は大きくなっている。特に、第２酸化金属膜１１４の厚さが小さい領域で急激に変化している。

しかし図５に示すように、窒素濃度の増加に伴いフラットバンド電圧の変化量は小さくなり、変化の大きさも緩和している。これは、界面層１１０と高誘電率膜１１２の界面で形成されている電気双極子（ダイポール）の量が界面に存在する窒素によって変化したことによる。従って、界面に窒素を添加してダイポール制御をすることで、電界効果型トランジスタ１０１の閾値電圧がばらつくことを抑制できる。

また、界面の窒素の濃度を変化させることによっても電界効果型トランジスタ１０１の閾値電圧を制御することができる。また窒素を添加することにより、閾値電圧の制御幅が広がる。

図６は、高誘電率膜１１２と界面層１１０の界面の窒素の濃度を変化させることによって電界効果型トランジスタ１０１の閾値電圧がどのように制御できるかを示す図である。上記したように、界面層１１０と高誘電率膜１１２の界面に形成されるダイポールにより、ゲート電極１３０の実効的仕事関数は変調される。そのダイポールの量は、Ｍｇ、Ａｌなどの第２酸化金属膜を構成していた金属である第２金属が高誘電率膜１１２と界面層１１０との界面に存在する量が増えるに従って、閾値電圧の変調量が減少する方向に変化する。その増減は、第２金属の量の増減に対して敏感である（図６の点線部分）。

一方、第２金属が高誘電率膜１１２と界面層１１０との界面における窒素の濃度が上昇するにつれて、閾値電圧の変調量が増加する方向に変化する。このため、第２金属と窒素を共に増加させていくと、閾値電圧の変調量は、極小値を持つようになる。

図７及び図８の各図は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、第１酸化金属膜１１３と第２酸化金属膜１１４の積層膜を熱処理して高誘電率膜１１２を形成した後に、高誘電率膜１１２と界面層１１０の積層膜に窒素を導入して熱処理を行う。以下、詳細に説明する。

まず図７（ａ）に示すように、基板１００に素子分離領域１０４を形成し、素子形成領域を他の領域から分離する。次いで、界面層１１０、第１酸化金属膜１１３、及び第２酸化金属膜１１４を形成する。これらの形成方法は第１の実施形態と同様である。

次いで図７（ｂ）に示すように、基板１００を熱処理する。これにより第１酸化金属膜１１３及び第２酸化金属膜１１４は熱処理され、高誘電率膜１１２が形成される。このときの熱処理温度は、例えば８００℃以上１０００℃以下である。

その後、図８（ａ）に示すように、高誘電率膜１２０を窒素プラズマにさらす。これにより、高誘電率膜１２０と界面層１１０の積層膜に窒素が導入される。その後、基板１００を熱処理する。これにより、高誘電率膜１２０と界面層１１０の積層膜に導入された窒素は拡散し、図１（ｂ）に示したプロファイルのように分布する。このときの熱処理温度は、例えば９００℃以上である。

その後、図８（ｂ）に示すように、ゲート電極１３０、エクステンション領域１４０、オフセットスペーサ１６０、及びソース・ドレイン領域１４２を形成する。これらの形成方法は第１の実施形態と同様である。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第１酸化金属膜１１３及び第２酸化金属膜１１４を熱処理して高誘電率膜１１２を形成した後に窒素を導入している。高誘電率膜１１２は第２酸化金属膜１１４と比較して緻密である。したがって、第２酸化金属膜１１４の状態で窒素を導入する場合と比較して、窒素が過剰に導入されることを抑制できる。

図９〜図１１の各図は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法において製造される半導体装置は、図１１に示すように、ｐチャネル型の電界効果型トランジスタ１０１とｎチャネル型の電界効果型トランジスタ１０２とを有している。ｐチャネル型の電界効果型トランジスタ１０１とｎチャネル型の電界効果型トランジスタ１０２は、相補型電界効果型トランジスタを構成している。ｐチャネル型の電界効果型トランジスタ１０１とｎチャネル型の電界効果型トランジスタ１０２は互いに閾値電圧が異なっている。

まず図９（ａ）に示すように、基板１００に素子分離領域１０４を形成する。これにより、電界効果型トランジスタ１０１が形成される素子形成領域１０５及び電界効果型トランジスタ１０２が形成される素子形成領域１０６がそれぞれ分離される。次いで素子形成領域１０５，１０６に位置する基板１００を熱酸化することにより、酸化シリコン膜を形成する。酸化シリコン膜は、素子形成領域１０５，１０６それぞれに形成される。次いでこの酸化シリコン膜を窒化する。この窒化処理は、例えば酸化シリコン膜を窒素プラズマに晒すことにより行われる。これにより、電界効果型トランジスタ１０１の界面層１１０が形成される。また素子形成領域１０６には酸窒化シリコン膜１１５が形成される。

次いで図９（ｂ）に示すように、素子形成領域１０５に位置する界面層１１０をマスク膜２００、例えばレジスト膜で覆う。酸窒化シリコン膜１１５はマスク膜２００で被覆されていない。次いでマスク膜２００をマスクとしてエッチングを行う。これにより、酸窒化シリコン膜１１５が除去される。

次いで図１０（ａ）に示すように、素子形成領域１０６に位置する基板１００を熱酸化する。これにより、素子形成領域１０６には電界効果型トランジスタ１０２の界面層１１１が形成される。界面層１１１は、酸化シリコン膜である。

次いで図１０（ｂ）に示すように、界面層１１０上に高誘電率膜１１２ａを形成し、界面層１１１上に高誘電率膜１１２ｂを形成する。また高誘電率膜１１２ａ，１１２ｂに窒素を導入し、その濃度プロファイルを図１（ｂ）に示したようにする。高誘電率膜１１２ａ，１１２ｂに窒素を導入する方法は、第１の実施形態又は第２の実施形態と同様である。

高誘電率膜１１２ａ、１１２ｂは、例えば以下のようにして形成される。まず界面層１１０，１１１上に第１酸化金属膜１１３を形成する。次いで、界面層１１０上に位置する第１酸化金属膜１１３上に、Ａｌ_２Ｏ_３膜又はＴａの酸化膜からなる第２酸化金属膜１１４を選択的に形成し、界面層１１１上に位置する第１酸化金属膜１１３上に、Ｌａ_２Ｏ_３などのランタノイドの酸化膜、Ｙ_２Ｏ_３膜、又はＭｇＯからなる第２酸化金属膜１１４を選択的に形成する。次いで、第１酸化金属膜１１３及び第２酸化金属膜１１４を熱処理する。

次いで図１１に示すように、ゲート電極１３０，１３２を形成する。次いで素子形成領域１０６をレジスト膜（図示せず）で覆う。このレジスト膜は、素子形成領域１０５を被覆していない。次いでこのレジスト膜、ゲート電極１３０、及び素子分離領域１０４をマスクとして基板１００にｐ型の不純物を導入する。これにより、電界効果型トランジスタ１０１のエクステンション領域１４０が形成される。その後、レジスト膜を除去する。

次いで、素子形成領域１０５をレジスト膜（図示せず）で覆う。このレジスト膜は、素子形成領域１０６を被覆していない。次いでこのレジスト膜、ゲート電極１３２、及び素子分離領域１０４をマスクとして基板１００にｎ型の不純物を導入する。これにより、電界効果型トランジスタ１０２のエクステンション領域１４４が形成される。その後、レジスト膜を除去する。

次いで、ゲート電極１３０，１３２にオフセットスペーサ１６０，１６２を形成する。オフセットスペーサ１６０，１６２の形成方法は第１の実施形態と同様である。

次いで素子形成領域１０６をレジスト膜（図示せず）で覆う。このレジスト膜は、素子形成領域１０５を被覆していない。次いでこのレジスト膜、ゲート電極１３０、オフセットスペーサ１６０、及び素子分離領域１０４をマスクとして基板１００にｐ型の不純物を導入する。これにより、電界効果型トランジスタ１０１のソース・ドレイン領域１４２が形成される。その後、レジスト膜を除去する。

次いで、素子形成領域１０５をレジスト膜（図示せず）で覆う。このレジスト膜は、素子形成領域１０６を被覆していない。次いでこのレジスト膜、ゲート電極１３２、オフセットスペーサ１６２、及び素子分離領域１０４をマスクとして基板１００にｎ型の不純物を導入する。これにより、電界効果型トランジスタ１０２のソース・ドレイン領域１４６が形成される。その後、レジスト膜を除去する。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、窒素濃度や第２の金属の濃度を変えることにより、高誘電率膜１１２ａ，１１２ｂの膜厚を変化させなくても、電界効果型トランジスタ１０１，１０２それぞれの閾値電圧を互いに独立して制御することができる。

図１２及び図１３は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法によって製造される半導体装置は、電界効果型トランジスタ１０１，１０２のうち一方（本図に示す例では電界効果型トランジスタ１０１）にのみ、第１の実施形態又は第２の実施形態に示した窒素導入処理を行う点を除いて、第３の実施形態に係る半導体装置と同様の構成である。本図に示す例では、第１の実施形態に示した方法で高誘電率膜１１２ａと界面層１１０の界面及び高誘電率膜１１２ｂと界面層１１１の界面に窒素を導入している。

まず図１２（ａ）に示すように、基板１００に素子分離領域１０４を形成し、さらに界面層１１０，１１１、及び高誘電率膜１１２ａ，１１２ｂを形成する。これらの形成方法は、第３の実施形態と同様である。

次いで図１２（ｂ）に示すように、素子形成領域１０６をマスク膜２２０、例えばレジスト膜で覆う。マスク膜２２０は、素子形成領域１０５を覆っていない。次いで、マスク膜２２０をマスクとして高誘電率膜１１２ａに窒素を導入する処理を行う。

その後、図１３（ａ）に示すようにマスク膜２２０を除去する。次いで高誘電率膜１１２ａに熱処理を行い、窒素の濃度プロファイルを図１（ｂ）に示したようにする。

その後、図１３（ｂ）に示すように、ゲート電極１３０，１３２、エクステンション領域１４０，１４４、オフセットスペーサ１６０、及びソース・ドレイン領域１４２，１４６を形成する。これらの形成方法は第３の実施形態と同様である。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１００ 基板
１０１ 電界効果型トランジスタ
１０２ 電界効果型トランジスタ
１０４ 素子分離領域
１０５ 素子形成領域
１０６ 素子形成領域
１１０ 界面層
１１１ 界面層
１１２ 高誘電率膜
１１２ａ 高誘電率膜
１１２ｂ 高誘電率膜
１１３ 第１酸化金属膜
１１４ 第２酸化金属膜
１１５ 酸窒化シリコン膜
１１６ 窒素含有層
１２０ ゲート絶縁膜
１３０ ゲート電極
１３２ ゲート電極
１４０ エクステンション領域
１４２ ソース・ドレイン領域
１４４ エクステンション領域
１４６ ソース・ドレイン領域
１６０ オフセットスペーサ
１６２ オフセットスペーサ
２００ マスク膜
２２０ マスク膜

Claims (16)

1. 界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   を有する電界効果型トランジスタを備え、
   前記ゲート絶縁膜は、前記高誘電率膜と前記界面層の界面近傍に窒素を含有しており、かつ前記窒素の濃度は前記界面が最も高い半導体装置。
2. 請求項１に記載の半導体装置において、
   前記高誘電率膜は、第１の金属及び第２の金属を含有する半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１の金属はＨｆ又はＺｒである半導体装置。
4. 請求項２又は３に記載の半導体装置において、
   前記第２の金属は、ランタノイド、Ｙ、又はＭｇである半導体装置。
5. 請求項４に記載の半導体装置において、
   前記電界効果型トランジスタはｎチャネル型である半導体装置。
6. 請求項２又は３に記載の半導体装置において、
   前記第２の金属は、Ａｌ又はＴａである半導体装置。
7. 請求項６に記載の半導体装置において、
   前記電界効果型トランジスタはｐチャネル型である半導体装置。
8. 請求項１〜７のいずれか一つに記載の半導体装置において、
   ｐチャネル型の前記電界効果型トランジスタと、ｎチャネル型の前記電界効果型トランジスタを有しており、
   前記ｐチャネル型の電界効果型トランジスタと、前記ｎチャネル型の前記電界効果型トランジスタは、相補型電界効果型トランジスタを構成している半導体装置。
9. 請求項１〜８のいずれか一つに記載の半導体装置において、
   前記ゲート電極は、少なくとも一つの金属膜又は窒化金属膜を有する半導体装置。
10. 請求項１〜９のいずれか一つに記載の半導体装置において、
    前記界面における前記窒素の濃度は０ａｔ％超７０ａｔ％以下である半導体装置。
11. 基板上に、界面層と、酸化シリコンより誘電率が高い金属酸化物からなる高誘電率膜とを積層したゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を備え、
    前記ゲート絶縁膜を形成する工程において、前記高誘電率膜と前記界面層の界面近傍に窒素を含有させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜を形成する工程は、
    前記界面層を形成する工程と、
    前記界面層上に、第１酸化金属膜と、第２酸化金属膜を積層した積層膜を形成する工程と、
    前記積層膜に窒素を導入する工程と、
    前記界面層及び前記積層膜を熱処理することにより、前記第１酸化金属膜と前記第２酸化金属膜とを相互拡散させて前記高誘電率膜を形成し、かつ前記高誘電率膜と前記界面層の界面近傍に前記窒素を拡散させ、かつ前記窒素の濃度を前記界面で最も高くする半導体装置の製造方法。
13. 請求項１１に記載の半導体装置の製造方法において、
    前記積層膜を形成する工程は、
    前記界面層を形成する工程と、
    前記界面層上に、第１酸化金属膜と、第２酸化金属膜とを積層した積層膜を形成する工程と、
    前記積層膜を熱処理して前記第１酸化金属膜と前記第２酸化金属膜とを相互拡散させることにより前記高誘電率膜を形成する工程と、
    前記積層膜の表面から前記積層膜に窒素を導入する工程と、
    前記高誘電率膜及び前記界面層を熱処理することにより、前記高誘電率膜と前記界面層の界面近傍に前記窒素を拡散させ、かつ前記窒素の濃度を前記界面で最も高くする工程と、
    を備える半導体装置の製造方法。
14. 請求項１２または１３に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜を形成する工程の前に、前記基板に素子分離膜を形成することにより第１電解効果型トランジスタが形成される第１素子形成領域と第２電解効果型トランジスタが形成される第２素子形成領域を設定する工程を備え、
    前記積層膜を形成する工程において、前記第１素子形成領域及び前記第２素子形成領域に前記積層膜を形成し、
    前記積層膜に窒素を導入する工程は、
    前記第２素子形成領域に位置する前記積層膜上にマスク膜を形成する工程と、
    前記マスク膜をマスクとして前記積層膜の表面から前記積層膜に窒素を導入する工程と、
    前記マスク膜を除去する工程と、
    を備える半導体装置の製造方法。
15. 請求項１１〜１４のいずれか一つに記載の半導体装置の製造方法において、
    前記ゲート絶縁膜を形成する工程の前に、前記基板に素子分離膜を形成することにより第１電解効果型トランジスタが形成される第１素子形成領域と第２電解効果型トランジスタが形成される第２素子形成領域を設定する工程を備え、
    前記ゲート絶縁膜を形成する工程は、
    前記第１電界効果型トランジスタの前記界面層となる酸化シリコン膜を前記第１素子形成領域及び前記第２素子形成領域に形成する工程と、
    前記酸化シリコン膜を窒化することにより、前記第１電界効果型トランジスタの前記界面層を形成し、かつ前記第２素子形成領域に酸窒化シリコン膜を形成する工程と、
    前記第２素子形成領域に位置する前記酸窒化シリコン膜を除去する工程と、
    前記第２素子形成領域に酸化シリコン膜を形成することにより、前記第２電界効果型トランジスタの前記界面層を形成する工程と、
    を備える半導体装置の製造方法。
16. 請求項１１〜１５のいずれか一つに記載の半導体装置の製造方法において、
    前記界面における前記窒素の濃度を０ａｔ％超７０ａｔ％以下にする半導体装置の製造方法。

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