KR100500013B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100500013B1
KR100500013B1 KR10-2002-7016414A KR20027016414A KR100500013B1 KR 100500013 B1 KR100500013 B1 KR 100500013B1 KR 20027016414 A KR20027016414 A KR 20027016414A KR 100500013 B1 KR100500013 B1 KR 100500013B1
Authority
KR
South Korea
Prior art keywords
metal
oxide layer
layer
insulating film
gate insulating
Prior art date
Application number
KR10-2002-7016414A
Other languages
English (en)
Other versions
KR20030011084A (ko
Inventor
모리와키마사루
니와마사아키
구보타마사후미
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20030011084A publication Critical patent/KR20030011084A/ko
Application granted granted Critical
Publication of KR100500013B1 publication Critical patent/KR100500013B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02159—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing zirconium, e.g. ZrSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31641—Deposition of Zirconium oxides, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Abstract

실리콘기판(100) 상에 지르코늄 실리케이트층(103)을 형성함과 동시에 지르코늄 실리케이트층(103) 상에 지르코늄 산화물층(102)을 형성하고, 그 후 지르코늄산화물층(102)을 제거하여 지르코늄 실리케이트층(103)으로 이루어지는 게이트 절연막(104)을 형성한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURE THEREOF}
본 발명은, 고유전체로 이루어지는 게이트 절연막을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
최근, 반도체장치에서의 고 집적화 및 고속화를 실현하기 위한 기술진전에 따라, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 미세화가 진행되고 있다. 이에 수반하여 게이트 절연막의 박막화가 진행된 결과, 터널전류에 의해 게이트 누설전류가 증대해버린다는 문제가 현저하게 나타나고 있다. 이 문제를 억제하기 위해 게이트 절연막 재료로서, SiO2보다 유전율이 높은 high-k재료(이하, 고 유전율 재료로 칭함), 구체적으로는 HfO2 또는 ZrO2 등의 절연성 금속산화물을 이용함으로써, 얇은 SiO2막과 동등한 용량(즉 작은 SiO2 환산 막 두께)을 가지며, 물리적 막 두께가 큰(즉 누설전류가 작은) 게이트 절연막을 실현하는 수법이 연구되고 있다.
또 최근의 시스템LSI에서는, 연산처리를 행하는 내부회로, 입출력을 담당하는 주변회로, 및 DRAM(Dynamic Random Access Memory) 등과 같이, 복수의 기능을 갖는 회로를 1 개의 칩 상에 집적시키는 것이 일반적으로 되었다. 이와 같은 시스템LSI를 구성하는 MOSFET에 대해서는, 각각의 기능에 맞추어 누설전류가 커도 고 구동력을 실현할 수 있을 것, 또는 구동력은 낮아도 누설전류를 저감할 수 있을 것 등이 요구되고 있다. 그래서 MOSFET의 게이트 절연막이 될 SiO2막의 막 두께를, MOSFET 기능에 맞게 바꾸는 기술, 즉 복수의 막 두께를 갖는 게이트 절연막을 형성하는 멀티게이트 절연막 기술이 이용되고 있다.
그러나 게이트 절연막의 재료로 고 유전율 재료를 이용할 경우, 게이트 누설전류의 증대를 방지할 수 있는 한편, 원하는 SiO2 환산 막 두께의 실현이 어렵다는 문제가 있다.
또 멀티게이트 절연막 기술에 있어서도, 게이트 절연막의 박막화에 기인하여 게이트 누설전류가 증대해버린다는 문제가 있다.
도 1의 (a)~(c)는 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 2는 본 발명의 제 1 실시예에 관한 반도체장치 제조방법에서, 지르코늄 산화물층의 퇴적시간과 지르코늄 실리케이트층의 퇴적 두께의 관계를 나타내는 도.
도 3의 (a) 및 (b)는 본 발명의 제 2 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 4의 (a)~(e)는 본 발명의 제 3 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 5의 (a) 및 (b)는 본 발명의 제 4 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도.
도 6은 종래의 반도체장치 단면도.
상기에 감안하여 본 발명은, SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막을 실현할 수 있도록 하는 것을 제 1 목적으로 하며, 멀티게이트 절연막 기술에 있어서 게이트 누설전류의 증대를 방지할 수 있도록 하는 것을 제 2 목적으로 한다.
상기 목적을 달성하기 위해, 본원 발명자들이 게이트 절연막의 재료로 고 유전율재료(구체적으로는 금속산화물)를 이용해도 원하는 SiO2 환산 막 두께를 실현할 수 없는 원인에 대해 검토한 바, 다음과 같은 점이 판명됐다.
즉, 게이트 절연막이 될 금속산화물층을 실리콘기판 상에 형성하면, 실리콘기판과 금속산화물층 사이에, 실리콘, 산소, 및 금속산화물층 중에 함유되는 금속의 3 원소로 이루어지는 절연성 화합물층(이하, 금속 실리케이트층이라 칭함)이 형성되어버린다. 바꾸어 말하면, 금속 실리케이트층과 금속산화물층의 적층구조로 이루어지는 게이트 절연막이 형성되어버린다. 이 때 금속 실리케이트층의 유전율은 금속산화물층의 유전율에 비해 낮기 때문에, 게이트 절연막 전체적인 실효적 유전율이 낮아져버린다. 그 결과 원하는 SiO2 환산 막 두께를 갖는 게이트 절연막을 형성할 수 없으므로, 기대되는 높은 구동력을 가진 MOSFET를 실현하는 일, 즉 MOSFET를 고 성능화 할 수가 없다.
도 6은 게이트 절연막을 구성하는 고 유전율재료로서 지르코늄 산화물(ZrO2)을 이용한 종래의 반도체장치, 구체적으로는 종래의 MOSFET 단면도이다.
도 6에 나타내는 바와 같이, 실리콘기판(10) 상에 게이트 절연막이 될 지르코늄 산화물층(11)이 형성된다. 이 때 실리콘기판(10)과 지르코늄 산화물층(11) 사이에는, 지르코늄 실리케이트층(12)이 형성되어버린다. 따라서 지르코늄 산화물층(11)과 지르코늄 실리케이트층(12)의 적층구조로 이루어지는 게이트 절연막 상에 게이트전극(13)이 형성되게 되어버린다.
그런데 본원 발명자들은, 실리콘기판 상에 고 유전율재료층으로 이루어지는 금속산화물층을, 예를 들어 반응성 스퍼터링법을 이용하여 형성할 경우, 타겟으로부터 스퍼터링되어 기판 표면에 박히는 입자나 스퍼터링 시에 생성되는 O2플라즈마를 제어함으로써, 실리콘기판과 금속산화물층 사이에 2~3㎚ 정도의 균일한 두께와 SiO2막보다 높은 유전율을 갖는 금속 실리케이트층을 형성할 수 있음을 찾아냈다. 그리고 이 금속 실리케이트층을 게이트 절연막으로 이용함으로써, 즉 금속산화물층과 함께 금속 실리케이트층을 형성한 후에 금속산화물층을 제거함으로써, 제 1 목적을 달성할 수 있는 점, 즉 SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막을 실현할 수 있음을 찾아냈다. 여기서 금속 실리케이트층 형성에 반응성 스퍼터링법 대신 예를 들어 화학기상 성장법 등을 이용할 경우에도, 전술한 바와 같은 양질의 금속 실리케이트층을 형성할 수 있다.
또 본원 발명자들은, 금속산화물층을 제거한 후에 금속 실리케이트층 상에 다른 금속산화물층을 형성하면, 기판과의 반응을 의식하지 않고도 다른 금속산화물층을 설계대로 형성할 수 있으므로, 금속 실리케이트층과 다른 금속산화물층의 적층구조를 게이트 절연막으로서 이용하는 것으로써도 제 1 목적을 달성할 수 있음을 발견했다.
또한 본원 발명자들은, 금속산화물층과 함께 금속 실리케이트층을 형성한 후에 금속산화물층을 부분적으로 제거함으로써, 얇은 게이트 절연막으로서 금속 실리케이트층의 단층구조를 이용하고 또 두꺼운 게이트 절연막으로서 금속 실리케이트층과 금속산화물층의 적층구조를 이용한 멀티게이트 절연막 기술을 실현할 수 있음을 발견했다. 이로써 제 2 목적, 즉 멀티게이트 절연막 기술에서의 게이트 누설전류의 억제를 달성할 수 있다. 이 때 얇은 게이트 절연막으로서 금속 실리케이트층과 다른 금속산화물층의 적층구조를 이용해도 된다.
본 발명은 이상의 식견에 기초하여 이루어진 것이며, 구체적으로는 상기 제 1 목적을 달성하기 위해 본 발명에 관한 제 1 반도체장치의 제조방법은, 실리콘기판 상에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 금속 실리케이트층 상에 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과, 금속산화물층을 제거하여 금속 실리케이트층으로 이루어지는 게이트 절연막을 형성하는 공정(b)과, 게이트 절연막 상에 게이트전극을 형성하는 공정(c)을 구비한다.
제 1 반도체장치의 제조방법에 의하면, 1 개의 금속을 포함하는 금속 실리케이트층 및 금속산화물층을 실리콘기판 상에 순차 형성한 후, 금속산화물층을 제거하여 금속 실리케이트층으로 이루어지는 게이트 절연막을 형성한다. 이 때, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용함으로써, 균일한 두께와, SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 형성할 수 있음과 동시에, 예를 들어 스퍼터링 조건 또는 성장조건 등의 제어에 따라 금속 실리케이트층의 두께를 용이하게 조절할 수 있다. 따라서 SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막을 실현할 수 있으므로, 원하는 구동력을 갖는 저 소비전력의 MOSFET를 실현할 수 있다.
상기 제 1 목적을 달성하기 위해 본 발명에 관한 제 2 반도체장치의 제조방법은, 실리콘기판 상에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과, 금속산화물층을 제거한 후에 실리콘기판 상에, 상기 1 개의 금속과 다른 타 금속을 함유하는 타 금속산화물층을 형성함으로써, 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 게이트 절연막을 형성하는 공정(b)과, 게이트 절연막 상에 게이트전극을 형성하는 공정(c)을 구비한다.
제 2 반도체장치의 제조방법에 의하면, 1 개의 금속을 포함하는 금속 실리케이트층 및 금속산화물층을 실리콘기판 상에 순차 형성한 후, 금속산화물층을 제거한 다음에 1 개의 금속과 다른 타 금속을 포함하는 타 금속산화물층을 형성하여, 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 게이트 절연막을 형성한다. 이 때, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용함으로써, 균일한 두께와, SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 형성할 수 있음과 동시에, 예를 들어 스퍼터링 조건 또는 성장조건 등의 제어에 따라 금속 실리케이트층의 두께를 용이하게 조절할 수 있다. 또 금속 실리케이트층 상에 다른 금속산화물층을 별도 형성하므로, 실리콘기판과의 반응을 의식하지 않고 타 금속산화물층을 설계대로 형성할 수 있다. 따라서 금속 실리케이트층과, 타 금속산화물층과의 적층구조에 의해, SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막을 실현할 수 있으므로, 원하는 구동력을 갖는 저 소비전력의 MOSFET를 실현할 수 있다.
또 제 2 반도체장치의 제조방법에 의하면, 금속 실리케이트층과 타 금속산화물층과의 적층구조를, 원하는 두께 구성을 갖도록 간단히 형성할 수 있으므로, MOSFET에 요구되는 기능에 대응한 게이트 절연막의 설계, 예를 들어 고 구동력화와 저 소비전력화의 양립을 목적으로 하는 게이트 절연막 등의 설계가 용이해진다.
여기서, 제 2 반도체장치의 제조방법에 있어서는, 금속 실리케이트층이 기판계면에서 열적으로 안정되도록, 또 금속 실리케이트층이 실리콘 결정에 커다란 왜곡을 주어 이동도를 열화시키는 일이 없도록, 1 개의 금속을 선택하는 것이 바람직하다. 또 타 금속을 포함하는 타 금속산화물층의 유전율이, 상기 1 개의 금속을 포함하는 금속산화물층의 유전율보다 높아지도록 타 금속을 선택하는 것이 바람직하다.
상기 제 2 목적을 달성하기 위해 본 발명에 관한 제 3 반도체장치의 제조방법은, 실리콘기판에서의 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성하는 동시에 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과, 금속산화물층에서 제 1 소자 형성영역 상의 부분을 제거함으로써, 제 1 소자 형성영역 상에 금속 실리케이트층으로 이루어지는 제 1 게이트 절연막을 형성함과 동시에 제 2 소자 형성영역 상에 금속 실리케이트층 및 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 공정(b)과, 제 1 게이트 절연막 상에 제 1 게이트전극을 형성함과 동시에 제 2 게이트 절연막 상에 제 2 게이트전극을 형성하는 공정(c)을 갖춘다.
제 3 반도체장치의 제조방법에 의하면, 1 개의 금속을 포함하는 금속 실리케이트층 및 금속산화물층을 실리콘기판 상에 순차 형성하고, 그 후 금속산화물층을 부분적으로 제거하여, 금속 실리케이트층으로 이루어지는 제 1 게이트 절연막과, 금속 실리케이트층 및 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성한다. 즉 제 3 반도체장치의 제조방법은, 얇은 게이트 절연막으로서 금속 실리케이트층의 단층구조를 이용하고 또 두꺼운 게이트 절연막으로서 금속 실리케이트층 및 금속산화물층의 적층구조를 이용한 멀티게이트 절연막 기술이다. 또 제 3 반도체장치의 제조방법에서는, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용함으로써, 균일한 두께와, SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 형성할 수 있음과 동시에, 예를 들어 스퍼터링 조건 또는 성장조건 등의 제어에 따라 금속 실리케이트층의 두께를 용이하게 조절할 수 있다. 따라서 얇은 게이트 절연막(제 1 게이트 절연막)에서 작은 SiO2 환산 막 두께와 작은 누설전류를 실현할 수 있기 때문에, 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있으므로, 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막에 의해 구동력 향상을 우선한 MOSFET를 실현할 수 있음과 동시에, 제 2 게이트 절연막에 의해 소비전력의 저감을 우선한 MOSFET를 실현할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
상기 제 2 목적을 달성하기 위해 본 발명에 관한 제 4 반도체장치의 제조방법은, 실리콘기판에서의 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과, 금속산화물층에서의 제 1 소자 형성영역 상의 부분을 제거한 후에 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 상기 1 개의 금속과 다른 타 금속을 포함하는 타 금속산화물층을 형성함으로써, 제 1 소자 형성영역 상에 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 제 1 게이트 절연막을 형성함과 동시에 제 2 소자 형성영역 상에 금속 실리케이트층, 금속산화물층 및 타 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 공정(b)과, 제 1 게이트 절연막 상에 제 1 게이트전극을 형성함과 동시에 제 2 게이트 절연막 상에 제 2 게이트전극을 형성하는 공정(c)을 구비한다.
제 4 반도체장치의 제조방법에 의하면, 1 개의 금속을 포함하는 금속 실리케이트층 및 금속산화물층을 실리콘기판 상에 순차 형성하고, 그 후 금속산화물층을 부분적으로 제거한 다음, 1 개의 금속과 다른 타 금속을 포함하는 타 금속산화물층을 형성하여, 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 제 1 게이트 절연막과, 금속 실리케이트층, 금속산화물층 및 타 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성한다. 즉 제 4 반도체장치의 제조방법은, 얇은 게이트 절연막으로서 금속 실리케이트층 및 타 금속산화물층의 적층구조를 이용하고 또 두꺼운 게이트 절연막으로서 금속 실리케이트층, 금속산화물층 및 타 금속산화물층의 적층구조를 이용한 멀티게이트 절연막 기술이다. 또 제 4 반도체장치의 제조방법에서는, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용함으로써, 균일한 두께와, SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 형성할 수 있음과 동시에, 예를 들어 스퍼터링 조건 또는 성장조건 등의 제어에 따라 금속 실리케이트층의 두께를 용이하게 조절할 수 있다. 또한 제 4 반도체장치의 제조방법에서는, 금속 실리케이트층 또는 금속산화물층 상에 다른 금속산화물층을 별도 형성하므로, 실리콘기판과의 반응을 의식하지 않고 타 금속산화물층을 설계대로 형성할 수 있다. 따라서 금속 실리케이트층과 타 금속산화물층의 적층구조에 의해 얇은 게이트 절연막(제 1 게이트 절연막)에서 작은 SiO2 환산 막 두께와 작은 누설전류를 실현할 수 있기 때문에, 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있으므로, 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막에 의해 구동력 향상을 우선한 MOSFET를 실현할 수 있음과 동시에, 제 2 게이트 절연막에 의해 소비전력의 저감을 우선한 MOSFET를 실현할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
또 제 4 반도체장치의 제조방법에 의하면, 금속 실리케이트층과 타 금속산화물층과의 적층구조, 또는 금속 실리케이트층과 금속산화물층과 타 금속 산화물층과의 적층구조를, 원하는 두께 구성을 갖도록 간단히 형성할 수 있으므로, MOSFET에 요구되는 기능에 대응한 게이트 절연막의 설계, 예를 들어 고 구동력화와 저 소비전력화의 양립을 목적으로 하는 게이트 절연막 등의 설계가 용이해진다.
여기서, 제 4 반도체장치의 제조방법에 있어서는, 금속 실리케이트층이 기판계면에서 열적으로 안정되도록, 또 금속 실리케이트층이 실리콘 결정에 커다란 왜곡을 주어 이동도를 열화시키는 일이 없도록, 1 개의 금속을 선택하는 것이 바람직하다. 또 다른 금속을 포함하는 타 금속산화물층의 유전율이, 1 개의 금속을 포함하는 금속산화물층의 유전율보다 높아지도록 타 금속을 선택하는 것이 바람직하다.
제 1~제 4 반도체장치의 제조방법에 있어서, 공정(a)은 적어도 1 개의 금속을 포함하는 타겟을 이용하는 반응성 스퍼터링법에 의해, 금속 실리케이트층 및 금속산화물층을 형성하는 공정(d)을 포함하는 것이 바람직하다.
이와 같이 하면, 균일한 두께와 SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 확실하게 형성할 수 있음과 동시에, 스퍼터링 조건의 제어에 의해 금속 실리케이트층의 두께를 확실하게 조절할 수 있다.
제 1~제 4 반도체장치의 제조방법에 있어서, 공정(a)은 적어도 1 개의 금속을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 금속 실리케이트층 및 금속산화물층을 형성하는 공정(e)을 포함하는 것이 바람직하다.
이와 같이 하면, 균일한 두께와 SiO2보다 높은 유전율을 갖는 금속 실리케이트층을 확실하게 형성할 수 있음과 동시에, 성장조건의 제어에 의해 금속 실리케이트층의 두께를 확실하게 조절할 수 있다.
또 이 경우, 공정(e)은, 소스가스를 펄스형태로 공급함으로써, 금속산화물층을 1 분자층씩 퇴적시키는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 금속 실리케이트층 두께에 있어서의 제어성 및 균일성의 향상을 도모할 수 있다.
제 1~제 4 반도체장치의 제조방법에 있어서, 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 이 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것이 바람직하다.
이와 같이 하면, 금속 실리케이트층의 유전율이 확실하게 SiO2 유전율보다 높아진다. 또 제 1 또는 제 3 반도체장치의 제조방법에 있어서, 1 개의 금속이 Zr인 것이 특히 바람직하며, 제 2 또는 제 4 반도체장치의 제조방법에 있어서는, 1 개의 금속이 Zr이고, 타 금속이 Hf인 것이 특히 바람직하다.
상기 제 1 목적을 달성하기 위해 본 발명에 관한 제 1 반도체장치는, 1개의 금속을 포함하는 금속 실리케이트층, 및 상기 1 개의 금속과 다른 타 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 게이트 절연막을 갖는 MOSFET를 구비한다.
즉 제 1 반도체장치는, 본 발명에 관한 제 2 반도체장치의 제조방법에 의해 형성되는 반도체장치이며, 제 1 반도체장치에 의하면 SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막을 실현할 수 있으므로, 원하는 구동력을 가진 저 소비전력의 MOSFET를 실현할 수 있다. 또 MOSFET에 요구되는 기능에 대응한 게이트 절연막의 설계가 용이해진다.
상기 제 2 목적을 달성하기 위해 본 발명에 관한 제 2 반도체장치는, 1 개의 금속을 포함하는 금속 실리케이트층으로 이루어지는 제 1 게이트 절연막을 가진 제 1 MOSFET와, 금속 실리케이트층 및 상기 1 개의 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 제 2 게이트 절연막을 갖는 제 2 MOSFET를 구비한다.
즉 제 2 반도체장치는, 본 발명에 관한 제 3 반도체장치의 제조방법에 의해 형성되는 반도체장치이며, 제 2 반도체장치에 의하면 멀티게이트 절연막 기술에 있어서 게이트 누설전류의 증대를 방지할 수 있으므로, 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막을 갖는 제 1 MOSFET에서 구동력 향상을 우선할 수 있음과 동시에, 제 2 게이트 절연막을 갖는 제 2 MOSFET에서 소비전력의 저감을 우선할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
상기 제 2 목적을 달성하기 위해 본 발명에 관한 제 3 반도체장치는, 1 개의 금속을 포함하는 금속 실리케이트층, 및 상기 1 개의 금속과 다른 타 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 제 1 게이트 절연막을 갖는 제 1 MOSFET와, 금속 실리케이트층, 1 개의 금속을 포함하는 금속산화물층, 타 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 제 2 게이트 절연막을 갖는 제 2 MOSFET를 구비한다.
즉 제 3 반도체장치는, 본 발명에 관한 제 4 반도체장치의 제조방법에 의해 형성되는 반도체장치이며, 제 3 반도체장치에 의하면 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있으므로, 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막을 갖는 제 1 MOSFET에서 구동력 향상을 우선할 수 있음과 동시에, 제 2 게이트 절연막을 갖는 제 2 MOSFET에서 소비전력의 저감을 우선할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다. 또한 MOSFET에 요구되는 기능에 대응한 게이트 절연막의 설계가 용이해진다.
제 1~제 3 반도체장치에 있어서, 1 개의 금속은 Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 이 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것이 바람직하다.
이와 같이 하면, 금속 실리케이트층의 유전율이 확실하게 SiO2 유전율보다 높아진다.
제 2 또는 제 3 반도체장치에 있어서, 제 1 MOSFET가 내부회로에 이용됨과 동시에 제 2 MOSFET가 주변회로에 이용되는 것이 바람직하다.
이와 같이 하면 구동력이 높고 또 소비전력이 낮은 내부회로와, 소비전력이 낮은 주변회로를 구비한 시스템LSI를 실현할 수 있다.
제 2 또는 제 3 반도체장치에 있어서, 제 1 MOSFET가 논리부에 이용됨과 동시에 제 2 MOSFET가 DRAM부에 이용되는 것이 바람직하다.
이와 같이 하면 구동력이 높고 또 소비전력이 낮은 논리부와, 소비전력이 낮은 DRAM부를 구비한 시스템LSI를 실현할 수 있다.
(제 1 실시예)
이하 본 발명의 제 1 실시예에 관한 반도체장치 및 그 제조방법에 대하여 n형 MOSFET를 예로, 도면을 참조하면서 설명하기로 한다.
도 1의 (a)~(c)는 본 발명의 제 1 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도이다.
제 1 실시예에 관한 반도체장치 제조방법의 특징은, 실리콘기판 상에 금속 실리케이트층을 형성하는 동시에 금속 실리케이트층 상에 금속산화물층을 형성한 후, 금속산화물층을 제거하여 금속 실리케이트층으로 이루어지는 게이트 절연막을 형성하는 것이다. 제 1 실시예에서는 금속 실리케이트층 및 금속산화물층을 형성하기 위해, 예를 들어 반응성 스퍼터링법을 이용한다.
구체적으로는, 우선 도 1의 (a)에 나타내는 바와 같이, 예를 들어 p형 실리콘기판(100)에 주지의 방법을 이용하여 소자분리(101)를 형성한다. 그 후 예를 들어 Ar가스와 O2가스의 혼합가스 중에서, 예를 들어 지르코늄(Zr)으로 이루어지는 금속 타겟에 반응성 스퍼터링을 실시함으로써, 실리콘기판(100) 상에 고 유전율재료층이 될, 예를 들어 두께 5㎚ 정도의 지르코늄 산화물층(ZrO2층)(102)을 퇴적시킨다. 이 때 실리콘기판(100)과 지르코늄 산화물층(102) 계면에, 지르코늄, 실리콘 및 산소의 3 원소 화합물(구체적으로는 ZrSixOy(x, y＞0))로 이루어지는 지르코늄 실리케이트층(103)이 형성된다.
여기서 지르코늄 실리케이트층(103)의 형성과정에 대하여 상세하게 설명한다. 우선 스퍼터링 시의 방전에 의해 생성된 O2 플라즈마가 실리콘기판(100) 표면을 산화시킴과 동시에 금속 타겟 표면을 산화시킨다. 그 후 금속 타겟 표면에 형성된 지르코늄산화물이 스퍼터링되어, 실리콘기판(100) 표면에 형성된 실리콘산화물층에 박힘과 동시에, 지르코늄산화물과 실리콘산화물이 혼합되는 결과, 지르코늄 실리케이트층(103)이 형성된다.
본원 발명자들은, 이와 같이 형성된 지르코늄 실리케이트층(103)의 유전율이 SiO2 유전율의 약 2 배인 것을 발견했다. 이것은, 예를 들어 약 1.5㎚라는 매우 얇은 SiO2 환산 막 두께를 갖는 지르코늄 실리케이트층을 형성할 경우, 그 물리적 두께를 약 3㎚로 비교적 두껍게 해도 된다는 것을 의미한다.
또 본원 발명자들은, 도 2에 나타낸 바와 같이 지르코늄산화물층(102)의 퇴적시간에 비례해, 지르코늄 실리케이트층(103)의 퇴적 두께가 증대해 가는 것을 발견했다. 도 2에 나타내는 결과는 특정 스퍼터링 조건(챔버 내 압력: 0.4kPa, 방전파워: 200W, Ar/O2 유량비(표준상태에서의 1 분당 유량비): 10/10cc)에서 얻어진 것이다. 즉 스퍼터링 조건을 바꿈으로써, 지르코늄산화물층(102)의 퇴적 두께와 지르코늄 실리케이트층(103) 퇴적 두께의 관계를 변화시킬 수 있으며, 이로써 지르코늄산화물층(102)과 지르코늄 실리케이트층(103)의 적층구조에서의 두께 구성을 임의로 설정할 수 있음은 물론이다. 여기서 참고를 위해, 도 2에서 지르코늄산화물층(102)의 퇴적 시간과, 지르코늄산화물층(102)의 퇴적 두께의 관계도 나타낸다.
다음에 도 1의 (b)에 나타낸 바와 같이 예를 들어 희불산용액을 이용하여 지르코늄산화물층(102)을 제거한다. 이 때 지르코늄 실리케이트층(103)의 에칭률이 지르코늄산화물층(102)의 에칭률보다 작으므로, 지르코늄실리케이트층(103)만을 잔존시킬 수 있다. 이로써 지르코늄 실리케이트층(103)으로 이루어지는 게이트 절연막(104)(도 1의 (c) 참조)을 형성할 수 있다.
다음에 도 1의 (c)에 나타낸 바와 같이, 게이트 절연막(104) 상에 게이트전극(105)을 형성한다. 그 후 게이트전극(105) 양 측면에 측벽절연막(106)을 형성함과 동시에, 실리콘기판(100)에서의 게이트전극(105) 양쪽에 소스영역 및 드레인 영역이 될 불순물 확산층(107)을 형성한다. 그 다음 게이트전극(105) 등의 위를 포함하는 실리콘기판(100) 상에 층간절연막(108)을 형성한 후, 층간절연막(108) 상에 배선(109)을 형성한다. 여기서 배선(109)은 불순물 확산층(107)과 접속되도록 층간절연막(108)에 형성된 플러그를 갖는다.
이상 설명한 바와 같이 제 1 실시예에 의하면, 실리콘기판(100) 상에 지르코늄 실리케이트층(103)을 형성함과 동시에 지르코늄 실리케이트층(103) 상에 지르코늄산화물층(102)을 형성하고, 그 후 지르코늄산화물층(102)을 제거하여 지르코늄 실리케이트층(103)으로 이루어지는 게이트 절연막(104)을 형성한다. 이 때 지르코늄으로 된 타겟을 이용하는 반응성 스퍼터링법에 의해, 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(103)을 확실하게 형성할 수 있음과 동시에, 스퍼터링조건의 제어에 따라 지르코늄 실리케이트층(103)의 두께를 용이하고 확실하게 조절할 수 있다. 따라서 SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막(104)을 실현할 수 있으므로, 원하는 구동력을 갖는 저 소비전력의 MOSFET를 실현할 수 있다.
또 제 1 실시예에서, 금속 타겟의 재료로서 지르코늄(Zr)을 이용했지만, 이 대신 반응성 스퍼터링에 의해 고 유전율(SiO2보다 높은 유전율)을 갖는 화합물(산화물)을 얻을 수 있는 다른 재료, 예를 들어 Hf, Ti, Ta, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 이용해도 된다. 이 때 금속 타겟이 산소나 미량의 실리콘을 포함해도 된다.
(제 1 실시예의 변형예)
이하, 본 발명의 제 1 실시예의 변형예에 관한 반도체장치의 제조방법에 대하여 n형 MOSFET를 예로 설명한다.
제 1 실시예의 변형예가 제 1 실시예와 다른 점은, 도 1의 (a)에 나타내는 공정에서 반응성 스퍼터링법 대신 화학기상 성장법을 이용하여 지르코늄 실리케이트층(103) 및 지르코늄산화물층(102)을 형성하는 것이다.
구체적으로는 소자분리(101)의 형성 후, 우선 화학기상 성장법의 초기과정으로서, 고온의 H2O분위기에서 실리콘기판(100) 표면에 1㎚ 정도의 산화막(실리콘산화막층)을 형성한다. 그 후, H2O와 ZrCl4의 혼합가스를 소스가스로서 이용한 화학기상 성장법에 의해, 실리콘기판(100) 상에 지르코늄산화물층(102)을 형성한다. 이 때 지르코늄을 포함하는 소스가스와 실리콘산화물층 사이에서 반응이 생겨, 실리콘기판(100)과 지르코늄산화물층(102)과의 계면에, 지르코늄, 실리콘 및 산소의 3 원소화합물로 구성되는 지르코늄 실리케이트층(103)이 형성된다. 이와 같이 형성된 지르코늄 실리케이트층(103)은 반응성 스퍼터링법을 이용한 경우(제 1 실시예)와 마찬가지의 성질을 갖는다. 또 성장조건, 예를 들어 소스가스의 각 가스성분 유량비, 또는 성장온도 혹은 성장시간 등을 바꿈으로써, 지르코늄산화물층(102)과 지르코늄 실리케이트층(103)의 적층구조의 두께 구성을 임의로 설정할 수 있다.
따라서 제 1 실시예의 변형예에 의하면, 제 1 실시예와 마찬가지 효과를 얻을 수 있다.
상세하게는, 제 1 실시예의 변형예에 의하면, 실리콘기판(100) 상에 지르코늄 실리케이트층(103)을 형성함과 동시에 지르코늄 실리케이트층(103) 상에 지르코늄산화물층(102)을 형성하고, 그 후 지르코늄산화물층(102)을 제거하여 지르코늄 실리케이트층(103)으로 이루어지는 게이트 절연막(104)을 형성한다. 이 때 지르코늄을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(103)을 확실하게 형성할 수 있음과 동시에, 성장조건의 제어에 따라 지르코늄 실리케이트층(103)의 두께를 용이하고 확실하게 조절할 수 있다. 따라서 SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막(104)을 실현할 수 있으므로, 원하는 구동력을 갖는 저 소비전력의 MOSFET를 실현할 수 있다.
또 제 1 실시예의 변형예에서, 지르코늄(Zr)을 포함하는 소스가스를 이용했지만, 이 대신 화학기상 성장법에 의해 고 유전율의 화합물(산화물)을 얻을 수 있는 다른 재료(예를 들어 Hf, Ti, Ta, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금)를 포함하는 소스가스를 이용해도 된다.
또한 제 1 실시예의 변형예에서, 화학기상 성장법으로서 통상의 열 CVD법 등을 이용해도 좋으며, 또는 소스가스를 펄스형태로(간헐적으로) 공급함으로써 지르코늄산화물층 등의 금속산화물층을 1 분자층씩 퇴적시키는 ALD(Atomic layer Deposition)법(Dae-Gyu Park 등, 2000 Symposium on VLSI Technology Digest of Technical papers p46-47, 또는 Dae-Gyu Park 등, 2000 American Institute of Physics p2207-2209 등 참조)을 이용해도 된다. ALD법을 이용할 경우, 지르코늄 실리케이트층 등의 금속실리케이트층 두께에 있어서 제어성 및 균일성 향상을 도모할 수 있다. 또 제 1 실시예 및 그 변형예에 있어서 금속실리케이트층 및 금속산화물층을 형성하기 위해 반응성 스퍼터링법 또는 화학기상 성장법을 이용했지만, 이에 한정되지 않고 상술한 지르코늄 실리케이트층(103)과 같은 양질의 금속실리케이트층을 형성할 수 있는 다른 성막 방법을 이용해도 됨은 물론이다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 관한 반도체장치 및 그 제조방법에 대하여, n형 MOSFET를 예로 도면을 참조하면서 설명한다.
도 3의 (a), (b)는 제 2 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도이다.
제 2 실시예에 관한 반도체장치 제조방법의 특징은, 실리콘기판 상에 금속실리케이트층을 형성함과 동시에 금속실리케이트층 상에 금속산화물층을 형성하고, 그 후 금속산화물층을 제거한 다음 다른 금속산화물층을 형성함으로써, 금속실리케이트층 및 타 금속산화물층으로 이루어지는 게이트 절연막을 형성하는 것이다. 여기서 제 2 실시예에 있어서, 도 1의 (b)에 나타내는 공정까지는 제 1 실시예 또는 그 변형예와 마찬가지 공정을 실시한다.
즉, 우선 도 1의 (a) 및 (b)에 나타내는 바와 같이, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용하여 실리콘기판(100) 상에 지르코늄 실리케이트층(103)을 형성함과 동시에 지르코늄 실리케이트층(103) 상에 지르코늄산화물층(102)을 형성하고, 그 후 지르코늄 실리케이트층(103)만이 잔존하도록 지르코늄산화물층(102)을 제거한다.
다음에 도 3의 (a)에 나타내는 바와 같이, 예를 들어 반응성 스퍼터링법을 이용하여 지르코늄 실리케이트층(103) 상에, 고 유전율재료층이 될 두께 5㎚ 정도의 하프늄산화물층(HfO2층)(110)을 형성한다. 이로써 지르코늄 실리케이트층(103)과 하프늄산화물층(110)의 적층구조로 이루어지는 게이트 절연막(104)(도 3의 (b) 참조)을 형성할 수 있다. 이 때 하프늄산화물층(110)의 유전율은 지르코늄산화물층(102)의 유전율보다 높으므로, 같은 두께로 비교했을 경우 지르코늄 실리케이트층(103)과 하프늄산화물층(110)의 적층구조 쪽이, 지르코늄 실리케이트층(103)과 지르코늄산화물층(102)의 적층구조보다 SiO2 환산 막 두께가 작아진다.
다음으로 도 3의 (b)에 나타내는 바와 같이, 게이트 절연막(104) 상에 게이트전극(105)을 형성한다. 그 후 게이트전극(105) 양 측면에 측벽 절연막(106)을 형성함과 동시에, 실리콘기판(100)에서의 게이트전극(105) 양쪽에 소스영역과 드레인영역이 될 불순물 확산층(107)을 형성한다. 그 다음 게이트전극(105) 등의 위를 포함하는 실리콘기판(100) 상에 층간절연막(108)을 형성한 후, 층간절연막(108) 상에 배선(109)을 형성한다. 여기서 배선(109)은 불순물 확산층(107)과 접속되도록 층간절연막(108)에 형성된 플러그를 갖는다.
이상 설명한 바와 같이 제 2 실시예에 의하면, 실리콘기판(100) 상에 지르코늄 실리케이트층(103)을 형성함과 동시에 지르코늄 실리케이트층(103) 상에 지르코늄산화물층(102)을 형성하고, 그 후 지르코늄산화물층(102)을 제거한 다음 하프늄산화물층(110)을 형성하여, 지르코늄 실리케이트층(103) 및 하프늄산화물층(110)으로 이루어지는 게이트 절연막(104)을 형성한다. 이 때, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법을 이용함으로써, 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(103)을 확실하게 형성할 수 있음과 동시에, 예를 들어 스퍼터링조건 또는 성장조건 등의 제어에 따라 지르코늄 실리케이트층(103)의 두께를 용이하게 조절할 수 있다. 또 지르코늄 실리케이트층(103) 상에 하프늄산화물층(110)을 별도 형성하기 때문에, 실리콘기판(100)과의 반응을 의식하지 않고 하프늄산화물층(110)을 설계대로 형성할 수 있다. 따라서 지르코늄 실리케이트층(103)과 하프늄산화물층(110)의 적층구조에 의해, SiO2 환산 막 두께 및 누설전류가 작은 게이트 절연막(104)을 실현할 수 있으므로, 원하는 구동력을 갖는 저 소비전력의 MOSFET를 실현할 수 있다.
또 제 2 실시예에 의하면, 지르코늄 실리케이트층(103)과 하프늄산화물층(110)의 적층구조를, 원하는 두께 구성을 갖도록 간단히 형성할 수 있으므로, MOSFET에 요구되는 기능에 대응한 게이트 절연막(104)의 설계, 예를 들어 고 구동력화와 저 소비전력화의 양립을 목적으로 한 게이트 절연막 등의 설계가 용이해진다.
여기서 제 2 실시예에 있어서, 지르코늄으로 이루어지는 타겟을 이용하는 반응성 스퍼터링법에 의하여, 또는 지르코늄을 포함하는 소스가스를 이용하는 화학기상 성장법에 의하여, 지르코늄 실리케이트층(103)과 지르코늄산화물층(102)을 형성하는 것이 바람직하다. 이와 같이 하면, 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(103)을 확실하게 형성할 수 있음과 동시에, 스퍼터링조건 또는 성장조건 등의 제어에 따라 지르코늄 산화물층(102)의 두께를 확실하게 조절할 수 있다. 여기서 화학기상 성장법으로는, 통상의 열 CVD법 또는 ALD법 등을 이용해도 된다. ALD법을 이용할 경우, 지르코늄 실리케이트층(103)의 두께에서의 제어성 및 균일성 향상을 도모할 수 있다. 또 반응성 스퍼터링법 또는 화학기상 성장법 대신, 양질의 지르코늄 실리케이트층(103)을 형성할 수 있는 다른 성막 방법을 이용해도 됨은 물론이다.
또한 제 2 실시예에 있어서, 게이트 절연막(104)의 하층이 될 금속실리케이트층으로서 지르코늄 실리케이트층(103)을 이용하지만, 이에 한정되지 않고, 이 금속실리케이트층은 Zr, Hf, Ti, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 포함하는 것이 바람직하다. 이와 같이 하면, 이 금속실리케이트층의 유전율이 확실하게 SiO2 유전율보다 높아진다.
또한 제 2 실시예에 있어서, 게이트 절연막(104)의 상층이 될 타 금속산화물층으로서 하프늄산화물층(110)을 이용하지만, 이에 한정되지 않고 타 금속산화물은, Zr, Hf, Ti, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 포함하는 것이 바람직하다. 단 게이트 절연막(104) 하층이 될 금속실리케이트층에 포함되는 1 개의 금속과, 타 금속산화물층에 포함되는 다른 금속은 서로 다른 것이 바람직하다.
또 제 2 실시예에 있어서, 게이트 절연막(104)의 하층이 될 금속실리케이트층에 포함되는 1 개의 금속은, 이 금속실리케이트층이 기판 계면에서 열적으로 안정되도록, 또 이 금속실리케이트층이 실리콘결정에 커다란 왜곡을 주어 이동도를 열화시키는 일이 없도록 선택되는 것이 바람직하다. 또한 게이트 절연막(104) 상층이 될 타 금속산화물층에 포함되는 타 금속은, 이 타 금속산화물층의 유전율이 금속실리케이트층과 동일 금속을 포함하는 금속산화물층보다 높아지도록 선택되는 것이 바람직하다.
(제 3 실시예)
이하 본 발명의 제 3 실시예에 관한 반도체장치 및 그 제조방법에 대하여 n형 MOSFET를 예로 도면을 참조하면서 설명하기로 한다.
도 4의 (a)~(e)는 제 3 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도이다.
제 3 실시예에 관한 반도체장치 제조방법의 특징은, 실리콘기판 상에 금속실리케이트층을 형성함과 동시에 금속실리케이트층 상에 금속산화물층을 형성한 후 금속산화물층을 부분적으로 제거하여, 금속실리케이트층으로 이루어지는 제 1 게이트 절연막과, 금속실리케이트층 및 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 것이다. 제 3 실시예에서는 금속실리케이트층 및 금속산화물층을 형성하기 위해, 예를 들어 반응성 스퍼터링법을 이용한다.
구체적으로는 우선, 도 4의 (a)에 나타내는 바와 같이 예를 들어 p형 실리콘기판(200)에 주지의 방법을 이용하여 소자분리(201)를 형성함으로써, 제 1 디바이스 형성영역(RA) 및 제 2 디바이스 형성영역(RB)을 규정한다. 그 후 예를 들어 Ar가스와 O2가스의 혼합가스 중에서, 예를 들어 지르코늄(Zr)으로 된 금속 타겟에 대하여 반응성 스퍼터링을 실시함으로써, 제 1 디바이스 형성영역(RA) 및 제 2 디바이스 형성영역(RB) 각각의 위에, 고 유전율재료층이 될 예를 들어 5㎚ 정도의 지르코늄산화물층(ZrO2층)(202)을 퇴적시킨다. 이 때 실리콘기판(200)과 지르코늄산화물층(202) 계면에, 지르코늄, 실리콘 및 산소의 3 원소 화합물(구체적으로는 ZrSixOy(x, y＞0))로 이루어지는 지르코늄 실리케이트층(203)이 형성된다. 여기서 지르코늄 실리케이트층(203)의 구체적인 형성과정 및 특성은 제 1 실시예의 지르코늄 실리케이트층(103)과 마찬가지이다.
다음에 도 4의 (b)에 나타낸 바와 같이, 지르코늄산화물층(202)의 제 2 디바이스 형성영역(RB) 위의 부분을 피복하도록 레지스트 패턴(250)을 형성한다. 그 후 도 4의 (c)에 나타낸 바와 같이 레지스트 패턴(250)을 마스크로 하여, 예를 들어 희불산용액을 이용하여 지르코늄산화물층(202)의 제 1 디바이스 형성영역(RA) 위의 부분을 제거한다. 이 때 지르코늄 실리케이트층(203)의 에칭률이 지르코늄산화물층(202)의 에칭률보다 작으므로, 제 1 디바이스 형성영역(RA) 상에서 지르코늄 실리케이트층(203)만을 잔존시킬 수 있다. 이로써 제 1 디바이스 형성영역(RA) 상에 지르코늄 실리케이트층(203)으로 이루어지는 제 1 게이트 절연막(204A)(도 4의 (e) 참조)을 형성할 수 있음과 동시에, 제 2 디바이스 형성영역(RB) 상에 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)으로 이루어지는 제 2 게이트 절연막(204B)(도 4의 (e) 참조)을 형성할 수 있다.
다음으로 도 4의 (d)에 나타낸 바와 같이, 레지스트패턴(250)을 제거한 후, 도 4의 (e)에 나타낸 바와 같이 제 1 게이트 절연막(204A) 상에 제 1 게이트전극(205A)을 형성함과 동시에, 제 2 게이트 절연막(204B) 상에 제 2 게이트전극(205B)을 형성한다. 그 후 제 1 게이트전극(205A) 양 측면에 제 1 측벽 절연막(206A)을 형성함과 동시에, 제 2 게이트전극(205B) 양 측면에 제 2 측벽 절연막(206B)을 형성한다. 또 실리콘기판(200)에서의 제 1 게이트전극(205A) 양쪽에 소스영역 및 드레인영역이 될 제 1 불순물 확산층(207A)을 형성함과 동시에, 실리콘기판(200)에서의 제 2 게이트전극(205B) 양쪽에 소스영역 및 드레인영역이 될 제 2 불순물 확산층(207B)을 형성한다. 그 다음 제 1 게이트전극(205A) 및 제 2 게이트전극(205B) 등의 위를 포함하는 실리콘기판(200) 상에 층간절연막(208)을 형성한다. 그 후, 층간절연막(208) 상에 제 1 배선(209A) 및 제 2 배선(209B)을 형성한다. 여기서 제 1 배선(209A)은 제 1 불순물 확산층(207A)과 접속하도록 층간절연막(208)에 형성된 플러그를 가지며, 제 2 배선(209B)은 제 2 불순물 확산층(207B)과 접속하도록 층간절연막(208)에 형성된 플러그를 갖는다.
이상 설명한 바와 같이 제 3 실시예에 의하면, 실리콘기판(200) 상에 지르코늄 실리케이트층(203)을 형성함과 동시에 지르코늄 실리케이트층(203) 상에 지르코늄산화물층(202)을 형성하고, 그 후 지르코늄산화물층(202)을 부분적으로 제거하여, 지르코늄 실리케이트층(203)으로 이루어지는 제 1 게이트 절연막(204A)과, 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)으로 이루어지는 제 2 게이트 절연막(204B)을 형성한다. 즉 제 3 실시예는, 얇은 게이트 절연막으로서 지르코늄 실리케이트층(203)의 단층구조를 이용하고 또 두꺼운 게이트 절연막으로서 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)의 적층구조를 이용한 멀티게이트 절연막 기술이다.
또 제 3 실시예에서는, 지르코늄으로 이루어진 타겟을 이용하는 반응성 스퍼터링법에 의해 균일한 두께와, SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(203)을 확실하게 형성할 수 있음과 동시에, 스퍼터링조건의 제어에 따라 지르코늄 실리케이트층(203)의 두께를 용이하고 확실하게 조절할 수 있다. 따라서 얇은 게이트 절연막(제 1 게이트 절연막(204A))에서 작은 SiO2 환산 막 두께와 작은 누설전류를 실현할 수 있으므로, 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있어 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막(204A)에 의해 구동력 향상을 우선한 MOSFET를 실현할 수 있음과 동시에, 제 2 게이트 절연막(204B)에 의해 소비전력의 저감을 우선한 MOSFET를 실현할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
또 제 3 실시예에서, 금속 타겟의 재료로서 지르코늄(Zr)을 이용했지만, 이 대신 반응성 스퍼터링에 의해 고 유전율(SiO2보다 높은 유전율)을 갖는 화합물(산화물)을 얻을 수 있는 다른 재료, 예를 들어 Hf, Ti, Ta, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 이용해도 된다. 이 때 금속 타겟이 산소나 미량의 실리콘을 포함해도 된다.
또한 제 3 실시예에 있어서 제 1 게이트 절연막(204A)을 갖는 MOSFET를 내부회로로 이용함과 동시에, 제 2 게이트 절연막(204B)을 갖는 MOSFET를 주변회로로 이용하는 것이 바람직하다. 이와 같이 하면 구동력이 높고 또 소비전력이 낮은 내부회로와, 소비전력이 낮은 주변회로를 구비한 시스템LSI를 실현할 수 있다.
또 제 3 실시예에 있어서 제 1 게이트 절연막(204A)을 갖는 MOSFET를 논리부로 이용함과 동시에, 제 2 게이트 절연막(204B)을 갖는 MOSFET를 DRAM부로 이용하는 것이 바람직하다. 이와 같이 하면 구동력이 높고 또 소비전력이 낮은 논리부와, 소비전력이 낮은 DRAM부를 구비한 시스템LSI를 실현할 수 있다.
(제 3 실시예의 변형예)
이하 본 발명의 제 3 실시예의 변형예에 관한 반도체장치의 제조방법에 대하여 n형 MOSFET를 예로 설명한다.
제 3 실시예의 변형예가 제 3 실시예와 다른 점은, 도 4의 (a)에 나타내는 공정에서 반응성 스퍼터링법 대신에 화학기상 성장법을 이용하여 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)을 형성하는 것이다.
구체적으로는 소자분리(201)의 형성 후, 우선 화학기상 성장법의 초기과정으로서, 고온의 H2O분위기에서 실리콘기판(200) 표면에 1㎚ 정도의 산화막(실리콘산화막층)을 형성한다. 그 후, H2O와 ZrCl4의 혼합가스를 소스가스로서 이용한 화학기상 성장법에 의해, 실리콘기판(200) 상에 지르코늄산화물층(202)을 형성한다. 이 때 지르코늄을 포함하는 소스가스와 실리콘산화물층 사이에서 반응이 생겨, 실리콘기판(200)과 지르코늄산화물층(202)과의 계면에, 지르코늄, 실리콘 및 산소의 3 원소화합물로 구성되는 지르코늄 실리케이트층(203)이 형성된다. 이와 같이 형성된 지르코늄 실리케이트층(203)은 반응성 스퍼터링법을 이용한 경우(제 3 실시예)와 마찬가지의 성질을 갖는다. 또 성장조건, 예를 들어 소스가스의 각 가스성분 유량비, 또는 성장온도 혹은 성장시간 등을 바꿈으로써, 지르코늄산화물층(202)과 지르코늄 실리케이트층(203)의 적층구조의 두께 구성을 임의로 설정할 수 있다.
따라서 제 3 실시예의 변형예에 의하면, 제 3 실시예와 마찬가지 효과를 얻을 수 있다.
상세하게는, 제 3 실시예의 변형예에 의하면, 실리콘기판(200) 상에 지르코늄 실리케이트층(203)을 형성함과 동시에 지르코늄 실리케이트층(203) 상에 지르코늄산화물층(202)을 형성하고, 그 후 지르코늄산화물층(202)을 부분적으로 제거하여 지르코늄 실리케이트층(203)으로 이루어지는 제 1 게이트 절연막(204A)과, 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)으로 이루어지는 제 2 게이트 절연막(204B)을 형성한다. 즉, 제 3 실시예의 변형예에서는, 얇은 게이트 절연막으로서 지르코늄 실리케이트층(203)의 단층구조를 이용하고 또 두꺼운 게이트 절연막으로서 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)의 적층구조를 이용한 멀티게이트 절연막 기술이다. 또 제 3 실시예의 변형예에서는, 지르코늄을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(203)을 확실하게 형성할 수 있음과 동시에, 성장조건의 제어에 의해 지르코늄 실리케이트층(203)의 두께를 용이하고 확실하게 조절할 수 있다. 따라서 얇은 게이트 절연막(제 1 게이트 절연막(204A))에서 작은 SiO2 환산 막 두께와 작은 누설전류를 실현할 수 있으므로, 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있어 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막(204A)에 의해 구동력 향상을 우선한 MOSFET를 실현할 수 있음과 동시에, 제 2 게이트 절연막(204B)에 의해 소비전력의 저감을 우선한 MOSFET를 실현할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
또 제 3 실시예의 변형예에서, 지르코늄(Zr)을 포함하는 소스가스를 이용했지만, 이 대신 화학기상 성장법에 의해 고 유전율의 화합물(산화물)을 얻을 수 있는 다른 재료(예를 들어 Hf, Ti, Ta, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금)를 포함하는 소스가스를 이용해도 된다.
또한 제 3 실시예의 변형예에서, 화학기상 성장법으로서 통상의 열 CVD법 등을 이용해도 좋으며, 또는 소스가스를 펄스형태로 공급함으로써 지르코늄산화물층 등의 금속산화물층을 1 분자층씩 퇴적시키는 ALD법을 이용해도 된다. ALD법을 이용할 경우, 지르코늄 실리케이트층 등의 금속실리케이트층에서의 제어성 및 균일성 향상을 도모할 수 있다.
또 제 3 실시예 및 그 변형예에서, 금속실리케이트층 및 금속산화물층을 형성하기 위해 반응성 스퍼터링법 또는 화학기상 성장법을 이용했지만, 이에 한정되지 않고 상술한 지르코늄 실리케이트층(203)과 같은 양질의 금속실리케이트층을 형성할 수 있는 다른 성막 방법을 이용해도 됨은 물론이다.
(제 4 실시예)
이하 본 발명의 제 4 실시예에 관한 반도체장치 및 그 제조방법에 대하여 n형 MOSFET를 예로 도면을 참조하면서 설명하기로 한다.
도 5의 (a), (b)는 제 4 실시예에 관한 반도체장치 제조방법의 각 공정을 나타내는 단면도이다.
제 4 실시예에 관한 반도체장치 제조방법의 특징은, 실리콘기판 상에 금속실리케이트층을 형성함과 동시에 금속실리케이트층 상에 금속산화물층을 형성한 후 금속산화물층을 부분적으로 제거한 후에 타 금속산화물층을 형성함으로써, 금속실리케이트 및 타 금속산화물층으로 이루어지는 제 1 게이트 절연막과, 금속실리케이트층, 금속산화물층 및 타 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 것이다. 또 제 4 실시예에서는 도 4의 (d)에 나타내는 공정까지는 제 3 실시예 또는 그 변형예와 마찬가지의 공정을 실시한다.
즉 우선 도 4의 (a)~(d)에 나타내는 바와 같이, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용하여 실리콘기판(200) 상에 지르코늄 실리케이트층(203)을 형성함과 동시에 지르코늄 실리케이트층(203) 상에 지르코늄산화물층(202)을 형성하고, 그 후 제 1 디바이스영역(RA) 상에서는 지르코늄 실리케이트층(203)만이 잔존하도록 지르코늄산화물층(202)을 제거하는 동시에, 제 2 디바이스영역(RB) 상에서는 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)의 적층구조를 잔존시킨다.
다음에, 도 5의 (a)에 나타내는 바와 같이 예를 들어 반응성 스퍼터링법을 이용하여, 실리콘기판(200) 상의 전면에 걸쳐, 고 유전율재료층이 될 두께 5㎚ 정도의 하프늄산화물층(HfO2층)(210)을 형성한다. 이로써, 제 1 디바이스 형성영역(RA) 상에 지르코늄 실리케이트층(203)과 하프늄산화물층(210)의 적층구조로 이루어지는 제 1 게이트 절연막(204A)(도 5의 (b) 참조)을 형성할 수 있음과 동시에, 제 2 디바이스 형성영역(RB) 상에 지르코늄 실리케이트층(203)과 지르코늄산화물층(202)과 하프늄산화물층(210)의 적층구조로 이루어지는 제 2 게이트 절연막(204B)(도 5의 (b) 참조)을 형성할 수 있다. 이 때 하프늄산화물층(210)의 유전율은 지르코늄산화물층(202)의 유전율보다 높으므로, 같은 두께로 비교했을 경우 지르코늄 실리케이트층(203)과 하프늄산화물층(210)의 적층구조 쪽이, 지르코늄 실리케이트층(203)과 지르코늄산화물층(202)의 적층구조보다 SiO2 환산 막 두께가 작아진다.
다음으로 도 5의 (b)에 나타낸 바와 같이, 제 1 게이트 절연막(204A) 상에 제 1 게이트전극(205A)을 형성함과 동시에, 제 2 게이트 절연막(204B) 상에 제 2 게이트전극(205B)을 형성한다. 그 후 제 1 게이트전극(205A) 양 측면에 제 1 측벽 절연막(206A)을 형성함과 동시에, 제 2 게이트전극(205B) 양 측면에 제 2 측벽 절연막(206B)을 형성한다. 또 실리콘기판(200)에서의 제 1 게이트전극(205A) 양쪽에 소스영역 및 드레인영역이 될 제 1 불순물 확산층(207A)을 형성함과 동시에, 실리콘기판(200)에서의 제 2 게이트전극(205B) 양쪽에 소스영역 및 드레인영역이 될 제 2 불순물 확산층(207B)을 형성한다. 그 다음 제 1 게이트전극(205A) 및 제 2 게이트전극(205B) 등의 위를 포함하는 실리콘기판(200) 상에 층간절연막(208)을 형성한다. 그 후, 층간절연막(208) 상에 제 1 배선(209A) 및 제 2 배선(209B)을 형성한다. 여기서 제 1 배선(209A)은 제 1 불순물 확산층(207A)과 접속하도록 층간절연막(208)에 형성된 플러그를 가지며, 제 2 배선(209B)은 제 2 불순물 확산층(207B)과 접속하도록 층간절연막(208)에 형성된 플러그를 갖는다.
이상 설명한 바와 같이 제 4 실시예에 의하면, 실리콘기판(200) 상에 지르코늄 실리케이트층(203)을 형성함과 동시에 지르코늄 실리케이트층(203) 상에 지르코늄산화물층(202)을 형성하고, 그 후 지르코늄산화물층(202)을 부분적으로 제거한 후에 하프늄산화물층(210)을 형성하여, 지르코늄 실리케이트층(203) 및 하프늄산화물층(210)으로 이루어지는 제 1 게이트 절연막(204A)과, 지르코늄 실리케이트층(203), 지르코늄산화물층(202) 및 하프늄산화물층(210)으로 이루어지는 제 2 게이트 절연막(204B)을 형성한다. 즉 제 4 실시예는, 얇은 게이트 절연막으로서 지르코늄 실리케이트층(203) 및 하프늄산화물층(210)의 적층구조를 이용하고 또 두꺼운 게이트 절연막으로서 지르코늄 실리케이트층(203), 지르코늄산화물층(202)및 하프늄산화물층(210)의 적층구조를 이용한 멀티게이트 절연막 기술이다. 또 제 4 실시예에서는, 예를 들어 반응성 스퍼터링법 또는 화학기상 성장법 등을 이용함으로써, 균일한 두께와, SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(203)을 형성할 수 있음과 동시에, 예를 들어 스퍼터링조건 또는 성장조건의 제어에 따라 지르코늄 실리케이트층(203)의 두께를 용이하게 조절할 수 있다. 또 제 4 실시예에서는, 지르코늄 실리케이트층(203), 또는 지르코늄산화물(202) 상에 하프늄산화물층(210)을 별도 형성하기 때문에, 실리콘기판(200)과의 반응을 의식하지 않고 하프늄산화물층(210)을 설계대로 형성할 수 있다. 따라서 지르코늄 실리케이트층(203)과 하프늄산화물층(210)의 적층구조에 의해 얇은 게이트 절연막(제 1 게이트 절연막(204A))에서 작은 SiO2 환산 막 두께와 작은 누설전류를 실현할 수 있으므로, 멀티게이트 절연막 기술에서 게이트 누설전류의 증대를 방지할 수 있어 저 소비전력의 시스템LSI를 형성할 수 있다. 또 제 1 게이트 절연막(204A)에 의해 구동력 향상을 우선한 MOSFET를 실현할 수 있음과 동시에, 제 2 게이트 절연막(204B)에 의해 소비전력의 저감을 우선한 MOSFET를 실현할 수 있으므로, 고 구동력화와 저 소비전력화를 양립할 수 있는 시스템LSI를 실현할 수 있다.
또 제 4 실시예에 의하면, 지르코늄 실리케이트층(203)과 하프늄산화물층(210)의 적층구조, 또는 지르코늄 실리케이트층(203)과 지르코늄산화물층(202) 및 하프늄산화물층(210)의 적층구조를, 원하는 두께 구성을 갖도록 간단히 형성할 수 있으므로, MOSFET에 요구되는 기능에 대응한 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 설계, 예를 들어 고 구동력화와 저 소비전력화의 양립을 목적으로 한 게이트 절연막 등의 설계가 용이해진다.
또 제 4 실시예에서, 지르코늄으로 된 타겟을 이용하는 반응성 스퍼터링법에 의해, 또는 지르코늄을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 지르코늄 실리케이트층(203) 및 지르코늄산화물층(202)을 형성하는 것이 바람직하다. 이와 같이 하면 균일한 두께와 SiO2보다 높은 유전율을 갖는 지르코늄 실리케이트층(203)을 확실하게 형성할 수 있음과 동시에, 스퍼터링 조건 또는 성장조건의 제어에 의해 지르코늄산화물층(202)의 두께를 확실하게 조절할 수 있다. 여기서 화학기상 성장법으로는, 통상의 열 CVD법 또는 ALD법 등을 이용해도 된다. ALD법을 이용할 경우, 지르코늄 실리케이트층(203)의 두께에서의 제어성 및 균일성 향상을 도모할 수 있다. 또 반응성 스퍼터링법 또는 화학기상 성장법 대신, 양질의 지르코늄 실리케이트층(203)을 형성할 수 있는 다른 성막 방법을 이용해도 됨은 물론이다.
또한 제 4 실시예에 있어서, 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 하층이 될 금속실리케이트층으로서 지르코늄 실리케이트층(203)을 이용하지만, 이에 한정되지 않고, 이 금속실리케이트층은 Zr, Hf, Ti, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 포함하는 것이 바람직하다. 이와 같이 하면, 이 금속실리케이트층의 유전율이 확실하게 SiO2 유전율보다 높아진다.
또한 제 4 실시예에 있어서, 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 상층이 될 타 금속산화물층으로서 하프늄산화물층(210)을 이용하지만, 이에 한정되지 않고 타 금속산화물은, Zr, Hf, Ti, Al, Pr, Nd 혹은 La 등의 금속 또는 이들 금속의 합금을 포함하는 것이 바람직하다. 단 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 하층이 될 금속실리케이트층에 포함되는 1 개의 금속과, 타 금속산화물층에 포함되는 타 금속은 서로 다른 것이 바람직하다.
또 제 4 실시예에 있어서, 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 하층이 될 금속실리케이트층에 포함되는 1 개의 금속은, 이 금속실리케이트층이 기판 계면에서 열적으로 안정되도록, 또 이 금속실리케이트층이 실리콘결정에 커다란 왜곡을 주어 이동도를 열화시키는 일이 없도록 선택되는 것이 바람직하다. 또한 제 1 게이트 절연막(204A) 또는 제 2 게이트 절연막(204B)의 상층이 될 타 금속산화물층에 포함되는 타 금속은, 이 타 금속산화물층의 유전율이 금속실리케이트층과 동일 금속을 포함하는 금속산화물층보다 높아지도록 선택되는 것이 바람직하다.
또한 제 4 실시예에 있어서 제 1 게이트 절연막(204A)을 갖는 MOSFET를 내부회로로 이용함과 동시에, 제 2 게이트 절연막(204B)을 갖는 MOSFET를 주변회로로 이용하는 것이 바람직하다. 이와 같이 하면 구동력이 높고 또 소비전력이 낮은 내부회로와, 소비전력이 낮은 주변회로를 구비한 시스템LSI를 실현할 수 있다. 또한 제 4 실시예에 있어서 제 1 게이트 절연막(204A)을 갖는 MOSFET를 논리부로 이용함과 동시에, 제 2 게이트 절연막(204B)을 갖는 MOSFET를 DRAM부로 이용하는 것이 바람직하다. 이와 같이 하면 구동력이 높고 또 소비전력이 낮은 논리부와, 소비전력이 낮은 DRAM부를 구비한 시스템LSI를 실현할 수 있다.

Claims (34)

  1. 실리콘기판 상에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 상기 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과,
    상기 금속산화물층을 제거하여 상기 금속 실리케이트층으로 이루어지는 게이트 절연막을 형성하는 공정(b)과,
    상기 게이트 절연막 상에 게이트전극을 형성하는 공정(c)을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 타겟을 이용하는 반응성 스퍼터링법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(d)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(e)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 공정(e)은, 상기 소스가스를 펄스형태로 공급함으로써 상기 금속산화물층을 1 분자층씩 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 1 개의 금속은 Zr인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 실리콘기판 상에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 상기 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과,
    상기 금속산화물층을 제거한 후에 상기 실리콘기판 상에, 상기 1 개의 금속과 다른 타 금속을 함유하는 타 금속산화물층을 형성함으로써, 상기 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 게이트 절연막을 형성하는 공정(b)과,
    상기 게이트 절연막 상에 게이트전극을 형성하는 공정(c)을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 타겟을 이용하는 반응성 스퍼터링법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(d)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(e)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 공정(e)은, 상기 소스가스를 펄스형태로 공급함으로써 상기 금속산화물층을 1 분자층씩 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7 항에 있어서,
    상기 1 개의 금속은 Zr이며,
    상기 타 금속은 Hf인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 실리콘기판에서의 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성하는 동시에 상기 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과,
    상기 금속산화물층에서 상기 제 1 소자형성영역 상의 부분을 제거함으로써, 상기 제 1 소자 형성영역 상에 상기 금속 실리케이트층으로 이루어지는 제 1 게이트 절연막을 형성함과 동시에 상기 제 2 소자 형성영역 상에 상기 금속 실리케이트층 및 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 공정(b)과,
    상기 제 1 게이트 절연막 상에 제 1 게이트전극을 형성함과 동시에 상기 제 2 게이트 절연막 상에 제 2 게이트전극을 형성하는 공정(c)을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 타겟을 이용하는 반응성 스퍼터링법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(d)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(e)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 공정(e)은, 상기 소스가스를 펄스형태로 공급함으로써 상기 금속산화물층을 1 분자층씩 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 13 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 1 개의 금속은 Zr인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 실리콘기판에서의 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 적어도 1 개의 금속을 포함하는 금속 실리케이트층을 형성함과 동시에 상기 금속 실리케이트층 상에 상기 1 개의 금속을 포함하는 금속산화물층을 형성하는 공정(a)과,
    상기 금속산화물층에서의 상기 제 1 소자 형성영역 상의 부분을 제거한 후에 상기 제 1 소자 형성영역 및 제 2 소자 형성영역 각각의 위에 상기 1 개의 금속과 다른 타 금속을 포함하는 타 금속산화물층을 형성함으로써, 상기 제 1 소자 형성영역 상에 상기 금속 실리케이트층 및 타 금속산화물층으로 이루어지는 제 1 게이트 절연막을 형성함과 동시에 상기 제 2 소자 형성영역 상에 상기 금속 실리케이트층, 금속산화물층 및 타 금속산화물층으로 이루어지는 제 2 게이트 절연막을 형성하는 공정(b)과,
    상기 제 1 게이트 절연막 상에 제 1 게이트전극을 형성함과 동시에 상기 제 2 게이트 절연막 상에 제 2 게이트전극을 형성하는 공정(c)을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 타겟을 이용하는 반응성 스퍼터링법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(d)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 공정(a)은, 적어도 상기 1 개의 금속을 포함하는 소스가스를 이용하는 화학기상 성장법에 의해, 상기 금속 실리케이트층 및 금속산화물층을 형성하는 공정(e)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 공정(e)은, 상기 소스가스를 펄스형태로 공급함으로써 상기 금속산화물층을 1 분자층씩 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 19 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 19 항에 있어서,
    상기 1 개의 금속이 Zr이고,
    상기 타 금속이 Hf인 것을 특징으로 하는 반도체장치의 제조방법.
  25. 1 개의 금속을 포함하는 금속 실리케이트층, 및 상기 1 개의 금속과 다른 타 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 게이트 절연막을 갖는 MOSFET를 구비하는 것을 특징으로 하는 반도체장치.
  26. 제 25 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치.
  27. 1 개의 금속을 포함하는 금속 실리케이트층으로 이루어지는 제 1 게이트 절연막을 가진 제 1 MOSFET와,
    상기 금속 실리케이트층 및 상기 1 개의 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 제 2 게이트 절연막을 갖는 제 2 MOSFET를 구비하는 것을 특징으로 하는 반도체장치.
  28. 제 27 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치.
  29. 제 27 항에 있어서,
    상기 제 1 MOSFET가 내부회로에 이용됨과 동시에 상기 제 2 MOSFET가 주변회로에 이용되는 것을 특징으로 하는 반도체장치.
  30. 제 27 항에 있어서,
    상기 제 1 MOSFET가 논리부에 이용됨과 동시에 상기 제 2 MOSFET가 DRAM부에 이용되는 것을 특징으로 하는 반도체장치.
  31. 1 개의 금속을 포함하는 금속 실리케이트층, 및 상기 1 개의 금속과 다른 타 금속을 포함하는 금속산화물층이 순차 적층되어 이루어지는 제 1 게이트 절연막을 갖는 제 1 MOSFET와,
    상기 금속 실리케이트층, 상기 1 개의 금속을 포함하는 금속산화물층, 상기 타 금속을 포함하는 상기 금속산화물층이 순차 적층되어 이루어지는 제 2 게이트 절연막을 갖는 제 2 MOSFET를 구비하는 것을 특징으로 하는 반도체장치.
  32. 제 31 항에 있어서,
    상기 1 개의 금속은, Hf, Zr, Ti, Ta, Al, Pr, Nd 및 La으로 구성되는 금속군 중 1 개의 금속, 또는 상기 금속군 중 2 개 이상의 금속으로 이루어지는 합금인 것을 특징으로 하는 반도체장치.
  33. 제 31 항에 있어서,
    상기 제 1 MOSFET가 내부회로에 이용됨과 동시에 상기 제 2 MOSFET가 주변회로에 이용되는 것을 특징으로 하는 반도체장치.
  34. 제 31 항에 있어서,
    상기 제 1 MOSFET가 논리부에 이용됨과 동시에 상기 제 2 MOSFET가 DRAM부에 이용되는 것을 특징으로 하는 반도체장치.
KR10-2002-7016414A 2001-04-02 2002-02-06 반도체장치 및 그 제조방법 KR100500013B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001102908 2001-04-02
JPJP-P-2001-00102908 2001-04-02
PCT/JP2002/000997 WO2002082554A1 (fr) 2001-04-02 2002-02-06 Dispositif a semi-conducteur et son procede de fabrication

Publications (2)

Publication Number Publication Date
KR20030011084A KR20030011084A (ko) 2003-02-06
KR100500013B1 true KR100500013B1 (ko) 2005-07-12

Family

ID=18956046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-7016414A KR100500013B1 (ko) 2001-04-02 2002-02-06 반도체장치 및 그 제조방법

Country Status (7)

Country Link
US (1) US6812101B2 (ko)
EP (2) EP1677361A2 (ko)
JP (1) JP3730962B2 (ko)
KR (1) KR100500013B1 (ko)
CN (1) CN1310336C (ko)
DE (1) DE60220230T2 (ko)
WO (1) WO2002082554A1 (ko)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7371633B2 (en) 2001-02-02 2008-05-13 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US7780785B2 (en) 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
US7081271B2 (en) 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US7175713B2 (en) 2002-01-25 2007-02-13 Applied Materials, Inc. Apparatus for cyclical deposition of thin films
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6972267B2 (en) 2002-03-04 2005-12-06 Applied Materials, Inc. Sequential deposition of tantalum nitride using a tantalum-containing precursor and a nitrogen-containing precursor
JP4014431B2 (ja) * 2002-03-27 2007-11-28 富士通株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
JP2003309188A (ja) * 2002-04-15 2003-10-31 Nec Corp 半導体装置およびその製造方法
US7279432B2 (en) 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US7041335B2 (en) * 2002-06-04 2006-05-09 Applied Materials, Inc. Titanium tantalum nitride silicide layer
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US7186385B2 (en) 2002-07-17 2007-03-06 Applied Materials, Inc. Apparatus for providing gas to a processing chamber
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
EP1606844A2 (en) * 2003-03-17 2005-12-21 Philips Intellectual Property & Standards GmbH Semiconductor device with isolation layer
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US20070023842A1 (en) * 2003-11-12 2007-02-01 Hyung-Suk Jung Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
JP4546201B2 (ja) * 2004-03-17 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
JP4040602B2 (ja) * 2004-05-14 2008-01-30 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP4792716B2 (ja) * 2004-07-06 2011-10-12 日本電気株式会社 半導体装置およびその製造方法
US7241686B2 (en) 2004-07-20 2007-07-10 Applied Materials, Inc. Atomic layer deposition of tantalum-containing materials using the tantalum precursor TAIMATA
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
DE102005018029A1 (de) 2005-04-14 2006-10-26 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Bauelements
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
TWI331770B (en) 2005-11-04 2010-10-11 Applied Materials Inc Apparatus for plasma-enhanced atomic layer deposition
US7674337B2 (en) 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US8648403B2 (en) 2006-04-21 2014-02-11 International Business Machines Corporation Dynamic memory cell structures
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
KR101160930B1 (ko) 2006-07-31 2012-06-29 어플라이드 머티어리얼스, 인코포레이티드 카본-함유 실리콘 에피택셜 층을 형성하는 방법
US7521379B2 (en) 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
US7678298B2 (en) 2007-09-25 2010-03-16 Applied Materials, Inc. Tantalum carbide nitride materials by vapor deposition processes
US7824743B2 (en) 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
EP2083441A1 (en) * 2008-01-23 2009-07-29 Interuniversitair Microelektronica Centrum vzw Semiconductor device and method for fabricating the same
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8146896B2 (en) 2008-10-31 2012-04-03 Applied Materials, Inc. Chemical precursor ampoule for vapor deposition processes
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
KR102315333B1 (ko) 2015-02-04 2021-10-19 삼성전자주식회사 회로 디자인 시스템 및 이를 이용한 반도체 회로
US9595593B2 (en) * 2015-06-29 2017-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with interfacial layer and method for manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020243A (en) * 1997-07-24 2000-02-01 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
KR19990014155A (ko) 1997-07-24 1999-02-25 윌리엄 비. 켐플러 고 유전율 실리케이트 게이트 유전체
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
KR100275738B1 (ko) 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US6291283B1 (en) 1998-11-09 2001-09-18 Texas Instruments Incorporated Method to form silicates as high dielectric constant materials
JP2000188338A (ja) * 1998-12-21 2000-07-04 Hitachi Ltd 半導体装置及びその製造方法
JP2000208508A (ja) 1999-01-13 2000-07-28 Texas Instr Inc <Ti> 珪酸塩高誘電率材料の真空蒸着
JP2000307010A (ja) 1999-04-16 2000-11-02 Nec Corp 半導体集積回路装置およびその製造方法
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP2000340670A (ja) * 1999-05-26 2000-12-08 Sony Corp 絶縁膜及びその形成方法
US6203613B1 (en) * 1999-10-19 2001-03-20 International Business Machines Corporation Atomic layer deposition with nitrate containing precursors
US6844604B2 (en) * 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
US6391803B1 (en) * 2001-06-20 2002-05-21 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing trisdimethylaminosilane

Also Published As

Publication number Publication date
WO2002082554A1 (fr) 2002-10-17
DE60220230D1 (de) 2007-07-05
DE60220230T2 (de) 2007-09-13
JPWO2002082554A1 (ja) 2004-07-29
KR20030011084A (ko) 2003-02-06
EP1300887A4 (en) 2004-06-23
EP1677361A2 (en) 2006-07-05
EP1300887B1 (en) 2007-05-23
JP3730962B2 (ja) 2006-01-05
US6812101B2 (en) 2004-11-02
EP1300887A1 (en) 2003-04-09
CN1460297A (zh) 2003-12-03
US20030173586A1 (en) 2003-09-18
CN1310336C (zh) 2007-04-11

Similar Documents

Publication Publication Date Title
KR100500013B1 (ko) 반도체장치 및 그 제조방법
KR100419440B1 (ko) 다층 유전체 스택 및 그의 제조방법
US6787421B2 (en) Method for forming a dual gate oxide device using a metal oxide and resulting device
TW519760B (en) Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same
JP4722501B2 (ja) 半導体素子の多層誘電体構造物、半導体及びその製造方法
US6762114B1 (en) Methods for transistor gate fabrication and for reducing high-k gate dielectric roughness
US20020153579A1 (en) Semiconductor device with thin film having high permittivity and uniform thickness
KR20040002818A (ko) 반도체소자의 유전체막 및 그 제조방법
JP2004247736A (ja) 高温度における高ｋゲート誘電体用の界面層成長
JP2004253767A (ja) デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法
US20060175289A1 (en) Method of fabricating semiconductor device
CN101361179B (zh) 半导体装置的制造方法及半导体装置
KR20020064624A (ko) 반도체소자의 유전체막 및 그 제조방법
JP2001230247A (ja) 半導体装置の製造方法及び該方法により製造された半導体装置
US6936503B2 (en) Method for manufacturing a MOS transistor
JP2003100896A (ja) 半導体装置及びその製造方法
KR20010065672A (ko) Ｍｍｌ반도체소자의 듀얼게이트유전막 형성방법
KR20080061524A (ko) 반도체 소자의 유전체막 형성 방법
JP2003258243A (ja) 半導体装置およびその製造方法
TWI277129B (en) Method for preventing doped boron in the dielectric layer from diffusing into substrate and device thereof
US6156603A (en) Manufacturing method for reducing the thickness of a dielectric layer
KR19980082526A (ko) 반도체소자의 소자분리절연막 형성방법
KR20040077309A (ko) 반도체 장치의 커패시터 및 그 제조방법
KR20230082289A (ko) 선택적 레이저 열처리를 통한 모놀리식 3d 상부소자를 포함하는 다층 게이트 캐퍼시터 및 이의 제조방법
JP2003188374A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090623

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee