JP2000188338A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000188338A JP2000188338A JP10363437A JP36343798A JP2000188338A JP 2000188338 A JP2000188338 A JP 2000188338A JP 10363437 A JP10363437 A JP 10363437A JP 36343798 A JP36343798 A JP 36343798A JP 2000188338 A JP2000188338 A JP 2000188338A
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- film
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Abstract
(57)【要約】
【課題】 ゲートリーク電流を低減することが可能な技
術を提供する。 【解決手段】 半導体基板主面に形成したＭＩＳＦＥＴ
を複数有する半導体装置について、一のＭＩＳＦＥＴの
ゲート絶縁膜として、他のＭＩＳＦＥＴのゲート絶縁膜
よりも高誘電率の材料を用い、前記一のＭＩＳＦＥＴの
ゲート絶縁膜の電気的膜厚を、前記他のＭＩＳＦＥＴの
ゲート絶縁膜の電気的膜厚よりも薄くする。また、その
製造方法について、第１領域及び第２領域に形成した第
１の絶縁膜を第１領域にて除去して半導体基板主面を露
出させ、第１領域及び第２領域に第２の絶縁膜を形成
し、第２領域の第１の絶縁膜及び第２の絶縁膜を除去し
て半導体基板主面を露出させ、第２領域の半導体基板主
面に、第３の絶縁膜を形成して、前記第２の絶縁膜或い
は第３の絶縁膜の何れか一方を第１ゲート絶縁膜とし、
他方を第２ゲート絶縁膜とする。
術を提供する。 【解決手段】 半導体基板主面に形成したＭＩＳＦＥＴ
を複数有する半導体装置について、一のＭＩＳＦＥＴの
ゲート絶縁膜として、他のＭＩＳＦＥＴのゲート絶縁膜
よりも高誘電率の材料を用い、前記一のＭＩＳＦＥＴの
ゲート絶縁膜の電気的膜厚を、前記他のＭＩＳＦＥＴの
ゲート絶縁膜の電気的膜厚よりも薄くする。また、その
製造方法について、第１領域及び第２領域に形成した第
１の絶縁膜を第１領域にて除去して半導体基板主面を露
出させ、第１領域及び第２領域に第２の絶縁膜を形成
し、第２領域の第１の絶縁膜及び第２の絶縁膜を除去し
て半導体基板主面を露出させ、第２領域の半導体基板主
面に、第３の絶縁膜を形成して、前記第２の絶縁膜或い
は第３の絶縁膜の何れか一方を第１ゲート絶縁膜とし、
他方を第２ゲート絶縁膜とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、デバイス構造の微細化に関す
るものである。
の製造方法に関し、特に、デバイス構造の微細化に関す
るものである。
【０００２】
【従来の技術】半導体装置では、高速性・低価格・小型
軽量等の利点が生じることから、微細化を行ない集積度
を高めることが求められている。また、半導体装置は、
微細加工技術の進歩に伴うデバイス構造の縮小によっ
て、高集積化、軽量化或いは小型化がなされるととも
に、デバイス構造の縮小による配線長の短縮或いは作動
電流の低減によってもたらされる高速化、低電力化等の
特性の改善もなされてきた。
軽量等の利点が生じることから、微細化を行ない集積度
を高めることが求められている。また、半導体装置は、
微細加工技術の進歩に伴うデバイス構造の縮小によっ
て、高集積化、軽量化或いは小型化がなされるととも
に、デバイス構造の縮小による配線長の短縮或いは作動
電流の低減によってもたらされる高速化、低電力化等の
特性の改善もなされてきた。
【０００３】このような微細化によって、低電圧動作を
求められその結果として素子耐圧が低下する。このため
電源のダイナミックレンジが狭くなる。
求められその結果として素子耐圧が低下する。このため
電源のダイナミックレンジが狭くなる。
【０００４】また、微細化がもたらした高集積化によっ
て、半導体装置に搭載される回路はより複雑かつ多機能
なものが搭載されることになり、回路によっては素子に
必要となる要素も異なってくる。
て、半導体装置に搭載される回路はより複雑かつ多機能
なものが搭載されることになり、回路によっては素子に
必要となる要素も異なってくる。
【０００５】このため、用途によって異なる要求に応じ
て、ＭＩＳＦＥＴのゲート絶縁膜の膜厚の変えることが
必要になっており、２種類の膜厚のゲート絶縁膜を使い
わける二水準ゲート絶縁膜が採用されている。
て、ＭＩＳＦＥＴのゲート絶縁膜の膜厚の変えることが
必要になっており、２種類の膜厚のゲート絶縁膜を使い
わける二水準ゲート絶縁膜が採用されている。
【０００６】こうした二水準ゲート絶縁膜の形成方法と
しては、特開昭６２‐７６６６８号公報に記載されてい
るように、第１の酸化膜と第２の酸化膜とを夫々別に形
成する方法、特開平２‐２３７１５３号公報に記載され
ているように、第１層目の酸化膜と第２層目の酸化膜を
積層して厚い酸化膜を形成する方法等が提案されてい
る。
しては、特開昭６２‐７６６６８号公報に記載されてい
るように、第１の酸化膜と第２の酸化膜とを夫々別に形
成する方法、特開平２‐２３７１５３号公報に記載され
ているように、第１層目の酸化膜と第２層目の酸化膜を
積層して厚い酸化膜を形成する方法等が提案されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜をＳｉＯ2換算膜厚で３ｎｍ程度よりも薄くしよ
うとすると、次のような問題があった。
絶縁膜をＳｉＯ2換算膜厚で３ｎｍ程度よりも薄くしよ
うとすると、次のような問題があった。
【０００８】膜の物理膜厚が薄くなるに連れて、直接ト
ンネル電流が顕在化する。そして、ゲート酸化膜が３ｎ
ｍ以下では、この漏れ電流が無視できない程度まで顕在
化し、低消費電力化が難しくなってしまう。そして、ゲ
ート絶縁膜の膜厚を薄くできなければ、ＦＥＴの駆動電
流は飽和状態となり、微細化が困難となる。
ンネル電流が顕在化する。そして、ゲート酸化膜が３ｎ
ｍ以下では、この漏れ電流が無視できない程度まで顕在
化し、低消費電力化が難しくなってしまう。そして、ゲ
ート絶縁膜の膜厚を薄くできなければ、ＦＥＴの駆動電
流は飽和状態となり、微細化が困難となる。
【０００９】本発明の課題は、前述した問題を解決し、
ゲートリーク電流を低減することが可能な技術を提供す
ることにある。本発明の前記ならびにその他の課題と新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
ゲートリーク電流を低減することが可能な技術を提供す
ることにある。本発明の前記ならびにその他の課題と新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体基板主面に形成したＭＩＳ
ＦＥＴを複数有する半導体装置について、一のＭＩＳＦ
ＥＴのゲート絶縁膜として、他のＭＩＳＦＥＴのゲート
絶縁膜よりも高誘電率の材料を用い、前記一のＭＩＳＦ
ＥＴのゲート絶縁膜の電気的膜厚を、前記他のＭＩＳＦ
ＥＴのゲート絶縁膜の電気的膜厚よりも薄くする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。半導体基板主面に形成したＭＩＳ
ＦＥＴを複数有する半導体装置について、一のＭＩＳＦ
ＥＴのゲート絶縁膜として、他のＭＩＳＦＥＴのゲート
絶縁膜よりも高誘電率の材料を用い、前記一のＭＩＳＦ
ＥＴのゲート絶縁膜の電気的膜厚を、前記他のＭＩＳＦ
ＥＴのゲート絶縁膜の電気的膜厚よりも薄くする。
【００１１】また、その製造方法について、半導体基板
主面の互いに分離されている第１領域及び第２領域に、
第１の絶縁膜を形成し、第１領域の前記第１の絶縁膜を
除去して半導体基板主面を露出させ、第１領域及び第２
領域に第２の絶縁膜を形成し、第２領域の第１の絶縁膜
及び第２の絶縁膜を除去して半導体基板主面を露出さ
せ、第２領域の半導体基板主面に、第３の絶縁膜を形成
して、前記第２の絶縁膜或いは第３の絶縁膜の何れか一
方を第１ゲート絶縁膜とし、他方を第２ゲート絶縁膜と
し、前記第１ゲート絶縁膜には第２ゲート絶縁膜よりも
高誘電率の材料を用い、前記第１ゲート絶縁膜の電気的
膜厚を、前記第２ゲート絶縁膜の電気的膜厚よりも薄く
する。
主面の互いに分離されている第１領域及び第２領域に、
第１の絶縁膜を形成し、第１領域の前記第１の絶縁膜を
除去して半導体基板主面を露出させ、第１領域及び第２
領域に第２の絶縁膜を形成し、第２領域の第１の絶縁膜
及び第２の絶縁膜を除去して半導体基板主面を露出さ
せ、第２領域の半導体基板主面に、第３の絶縁膜を形成
して、前記第２の絶縁膜或いは第３の絶縁膜の何れか一
方を第１ゲート絶縁膜とし、他方を第２ゲート絶縁膜と
し、前記第１ゲート絶縁膜には第２ゲート絶縁膜よりも
高誘電率の材料を用い、前記第１ゲート絶縁膜の電気的
膜厚を、前記第２ゲート絶縁膜の電気的膜厚よりも薄く
する。
【００１２】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１３】
【発明の実施の形態】（実施の形態１）図１は、本実施
の形態の半導体装置の要部となるＭＩＳＦＥＴを示す縦
断面図である。図中、１は単結晶シリコン等の半導体基
板であり、２は半導体基板１主面を各素子形成領域に区
分するＳＧＩ型の素子間分離絶縁膜であり、３は半導体
基板主面１上にゲート絶縁膜４を介して形成され、多結
晶シリコン層或いは多結晶シリコン層に高融点金属珪化
膜或いは金属膜を積層したゲート電極であり、５は半導
体基板主面に形成したドレイン領域，ソース領域であ
る。なお、ここで半導体基板１としては、ウェハ単体の
場合、表面にエピタキシャル層が形成されている場合、
或いは、表面にウエルが形成されている場合等が含まれ
る。
の形態の半導体装置の要部となるＭＩＳＦＥＴを示す縦
断面図である。図中、１は単結晶シリコン等の半導体基
板であり、２は半導体基板１主面を各素子形成領域に区
分するＳＧＩ型の素子間分離絶縁膜であり、３は半導体
基板主面１上にゲート絶縁膜４を介して形成され、多結
晶シリコン層或いは多結晶シリコン層に高融点金属珪化
膜或いは金属膜を積層したゲート電極であり、５は半導
体基板主面に形成したドレイン領域，ソース領域であ
る。なお、ここで半導体基板１としては、ウェハ単体の
場合、表面にエピタキシャル層が形成されている場合、
或いは、表面にウエルが形成されている場合等が含まれ
る。
【００１４】本発明では、ゲート絶縁膜４は二水準ゲー
ト絶縁膜となっている。即ち、ＭＩＳＦＥＴによって第
１ゲート絶縁膜４ａ又は第２ゲート絶縁膜４ｂを設け、
第１ゲート絶縁膜４ａとして、第２ゲート絶縁膜４ｂよ
りも高誘電率の材料を用い、第１ゲート絶縁膜４ａの電
気的膜厚を、第２ゲート絶縁膜４ｂの電気的膜厚よりも
薄くしてある。ここで電気的膜厚とは、酸化膜換算膜厚
のように、実際の膜厚である物理膜厚に誘電率を考慮し
て膜質にかかわらず電気特性を比較し得る膜厚を云う。
ト絶縁膜となっている。即ち、ＭＩＳＦＥＴによって第
１ゲート絶縁膜４ａ又は第２ゲート絶縁膜４ｂを設け、
第１ゲート絶縁膜４ａとして、第２ゲート絶縁膜４ｂよ
りも高誘電率の材料を用い、第１ゲート絶縁膜４ａの電
気的膜厚を、第２ゲート絶縁膜４ｂの電気的膜厚よりも
薄くしてある。ここで電気的膜厚とは、酸化膜換算膜厚
のように、実際の膜厚である物理膜厚に誘電率を考慮し
て膜質にかかわらず電気特性を比較し得る膜厚を云う。
【００１５】より具体的には、本実施の形態では第１ゲ
ート絶縁膜４ａを物理膜厚４ｎｍのＳｉ3Ｎ4膜とし、第
２ゲート絶縁膜４ｂを膜厚６ｎｍのＳｉＯ2膜としてあ
る。このため第１ゲート絶縁膜の酸化膜換算膜厚は２ｎ
ｍとなり、膜厚２ｎｍの酸化膜と膜厚６ｎｍの酸化膜と
の二水準ゲート絶縁膜と等価な電気特性となるが、第１
ゲート絶縁膜４ａの物理膜厚が４ｎｍなのでトンネル電
流の問題は顕在化することがない。
ート絶縁膜４ａを物理膜厚４ｎｍのＳｉ3Ｎ4膜とし、第
２ゲート絶縁膜４ｂを膜厚６ｎｍのＳｉＯ2膜としてあ
る。このため第１ゲート絶縁膜の酸化膜換算膜厚は２ｎ
ｍとなり、膜厚２ｎｍの酸化膜と膜厚６ｎｍの酸化膜と
の二水準ゲート絶縁膜と等価な電気特性となるが、第１
ゲート絶縁膜４ａの物理膜厚が４ｎｍなのでトンネル電
流の問題は顕在化することがない。
【００１６】例えば、２ｎｍの膜と誘電率が２倍で４ｎ
ｍの膜とでは１桁以上電流値が異なってしまう（例え
ば、IEEE TRASACTIONS ON ELECTRON DEVICES,VOL45,No.
6June1998,１３５０頁乃至１３５５頁参照）。このた
め、高誘電率の材料を用いることによって、同等の酸化
膜換算膜厚とした場合に、物理膜厚を大きくすることが
できるので、直接トンネル電流を飛躍的に低減させるこ
とができる。
ｍの膜とでは１桁以上電流値が異なってしまう（例え
ば、IEEE TRASACTIONS ON ELECTRON DEVICES,VOL45,No.
6June1998,１３５０頁乃至１３５５頁参照）。このた
め、高誘電率の材料を用いることによって、同等の酸化
膜換算膜厚とした場合に、物理膜厚を大きくすることが
できるので、直接トンネル電流を飛躍的に低減させるこ
とができる。
【００１７】他にゲート絶縁膜４としては、第１ゲート
絶縁膜４ａをＴａ2Ｏ5膜として、第２ゲート絶縁膜４ｂ
をＳｉＯ2膜又はＳｉ3Ｎ4膜としてもよい。ＳｉＯ2膜に
換えてＳｉ3Ｎ4膜を用いることによって熱酸化の工程を
減らすことができる。
絶縁膜４ａをＴａ2Ｏ5膜として、第２ゲート絶縁膜４ｂ
をＳｉＯ2膜又はＳｉ3Ｎ4膜としてもよい。ＳｉＯ2膜に
換えてＳｉ3Ｎ4膜を用いることによって熱酸化の工程を
減らすことができる。
【００１８】次に、図２乃至図６を用いて、前述した半
導体装置の製造方法について、各製造工程毎に説明す
る。先ず、ＳＧＩ型の素子分離膜２によって各素子形成
領域に分離されている半導体基板１主面の全面に、８０
０℃１０分程度のウエット熱酸化によって物理膜厚６ｎ
ｍ程度の酸化珪素膜６を形成する。この状態を図２に示
す。
導体装置の製造方法について、各製造工程毎に説明す
る。先ず、ＳＧＩ型の素子分離膜２によって各素子形成
領域に分離されている半導体基板１主面の全面に、８０
０℃１０分程度のウエット熱酸化によって物理膜厚６ｎ
ｍ程度の酸化珪素膜６を形成する。この状態を図２に示
す。
【００１９】次に、ホトリソグラフィ技術によって形成
したレジストマスク７を用いたエッチングによって第１
ゲート絶縁膜形成領域の酸化珪素膜６を除去する。この
状態を図３に示す。次に、レジストマスク７を酸素アッ
シングにて除去し、アンモニアと過酸化水素の混合液を
用いたＳＣ１洗浄及び希釈フッ酸エッチングによってレ
ジストマスク７の残渣を除去するクリーニングを施した
後に、低圧ＣＶＤにより、全面に第１ゲート絶縁膜４ａ
となる窒化珪素膜４ａ´を物理膜厚４ｎｍ程度に形成す
る。この状態を図４に示す。
したレジストマスク７を用いたエッチングによって第１
ゲート絶縁膜形成領域の酸化珪素膜６を除去する。この
状態を図３に示す。次に、レジストマスク７を酸素アッ
シングにて除去し、アンモニアと過酸化水素の混合液を
用いたＳＣ１洗浄及び希釈フッ酸エッチングによってレ
ジストマスク７の残渣を除去するクリーニングを施した
後に、低圧ＣＶＤにより、全面に第１ゲート絶縁膜４ａ
となる窒化珪素膜４ａ´を物理膜厚４ｎｍ程度に形成す
る。この状態を図４に示す。
【００２０】次に、ホトリソグラフィ技術によって形成
したレジストマスク８を用いたエッチングによって第２
ゲート絶縁膜形成領域の窒化珪素膜４ａ´及び酸化珪素
膜６を除去し、第１ゲート絶縁膜４ａをパターニングす
るとともに、第２ゲート絶縁膜形成領域の半導体基板１
主面を露出させる。この状態を図５に示す。次に、レジ
ストマスク８を除去した後に、第２ゲート絶縁膜４ｂと
して、８００℃１０分程度のウエット熱酸化によって物
理膜厚６ｎｍ程度の酸化珪素膜を形成する。この後、夫
々のゲート絶縁膜４ａ，４ｂ上の所定領域に、ゲート電
極３が形成される。ゲート電極３としては、多結晶シリ
コン層と高融点金属珪化物膜或いは金属膜３ｂを積層し
た構成となっている。この状態を図６に示す。
したレジストマスク８を用いたエッチングによって第２
ゲート絶縁膜形成領域の窒化珪素膜４ａ´及び酸化珪素
膜６を除去し、第１ゲート絶縁膜４ａをパターニングす
るとともに、第２ゲート絶縁膜形成領域の半導体基板１
主面を露出させる。この状態を図５に示す。次に、レジ
ストマスク８を除去した後に、第２ゲート絶縁膜４ｂと
して、８００℃１０分程度のウエット熱酸化によって物
理膜厚６ｎｍ程度の酸化珪素膜を形成する。この後、夫
々のゲート絶縁膜４ａ，４ｂ上の所定領域に、ゲート電
極３が形成される。ゲート電極３としては、多結晶シリ
コン層と高融点金属珪化物膜或いは金属膜３ｂを積層し
た構成となっている。この状態を図６に示す。
【００２１】この後、ゲート電極３或いはゲート電極３
の側面に形成される側壁に対する自己整合によってソー
ス領域，ドレイン領域５を形成して図１に示す状態とな
る。なお、このゲート絶縁膜４ａを形成した後にゲート
絶縁膜４ｂを形成したが、ゲート絶縁膜４ｂを形成した
後にゲート絶縁膜４ａを形成してもよい。
の側面に形成される側壁に対する自己整合によってソー
ス領域，ドレイン領域５を形成して図１に示す状態とな
る。なお、このゲート絶縁膜４ａを形成した後にゲート
絶縁膜４ｂを形成したが、ゲート絶縁膜４ｂを形成した
後にゲート絶縁膜４ａを形成してもよい。
【００２２】図７に示すのは本発明を適用したＡＳＩＣ
を示す回路ブロックの配置図である。このＡＳＩＣに
は、中央処理演算装置ＣＰＵ、ユーザー論理ＬＯＧＩ
Ｃ、プログラムメモリＲＯＭ、キャッシュメモリＲＡ
Ｍ、メインメモリＤＲＡＭ、アナログ‐デジタル変換Ａ
ＤＣ／ＤＡＣ、入出力回路Ｉ／Ｏが設けられており、中
央処理演算装置ＣＰＵ、ユーザー論理ＬＯＧＩＣ等の論
理回路ではゲート絶縁膜の電気的膜厚を薄くして駆動力
を確保し、高電圧のかかる入出力回路ではゲート絶縁膜
の電気的膜厚をを厚くして耐圧を確保する。
を示す回路ブロックの配置図である。このＡＳＩＣに
は、中央処理演算装置ＣＰＵ、ユーザー論理ＬＯＧＩ
Ｃ、プログラムメモリＲＯＭ、キャッシュメモリＲＡ
Ｍ、メインメモリＤＲＡＭ、アナログ‐デジタル変換Ａ
ＤＣ／ＤＡＣ、入出力回路Ｉ／Ｏが設けられており、中
央処理演算装置ＣＰＵ、ユーザー論理ＬＯＧＩＣ等の論
理回路ではゲート絶縁膜の電気的膜厚を薄くして駆動力
を確保し、高電圧のかかる入出力回路ではゲート絶縁膜
の電気的膜厚をを厚くして耐圧を確保する。
【００２３】また、メインメモリＤＲＡＭについても、
周辺回路のセンスアンプではゲート絶縁膜を薄くして駆
動力を確保し、ワード線ブースとの行なわれるメモリセ
ルではゲート絶縁膜を厚くして耐圧を確保する。このこ
とは、汎用のＤＲＡＭ単体について適用しても同様に有
効である。
周辺回路のセンスアンプではゲート絶縁膜を薄くして駆
動力を確保し、ワード線ブースとの行なわれるメモリセ
ルではゲート絶縁膜を厚くして耐圧を確保する。このこ
とは、汎用のＤＲＡＭ単体について適用しても同様に有
効である。
【００２４】（実施の形態２）本実施の形態の半導体装
置では、その要部となるＭＩＳＦＥＴの構成は前述した
実施の形態と同等であり、ゲート絶縁膜４は二水準ゲー
ト絶縁膜となっている。即ち、ＭＩＳＦＥＴによって第
１ゲート絶縁膜４ａ又は第２ゲート絶縁膜４ｂを設け、
第１ゲート絶縁膜４ａとして、第２ゲート絶縁膜４ｂよ
りも高誘電率の材料を用い、第１ゲート絶縁膜４ａの電
気的膜厚を、第２ゲート絶縁膜４ｂの電気的膜厚よりも
厚くしてある。ここで電気的膜厚とは、酸化膜換算膜厚
のように、実際の膜厚である物理膜厚に誘電率を考慮し
て膜質にかかわらず電気特性を比較し得る膜厚を云う。
置では、その要部となるＭＩＳＦＥＴの構成は前述した
実施の形態と同等であり、ゲート絶縁膜４は二水準ゲー
ト絶縁膜となっている。即ち、ＭＩＳＦＥＴによって第
１ゲート絶縁膜４ａ又は第２ゲート絶縁膜４ｂを設け、
第１ゲート絶縁膜４ａとして、第２ゲート絶縁膜４ｂよ
りも高誘電率の材料を用い、第１ゲート絶縁膜４ａの電
気的膜厚を、第２ゲート絶縁膜４ｂの電気的膜厚よりも
厚くしてある。ここで電気的膜厚とは、酸化膜換算膜厚
のように、実際の膜厚である物理膜厚に誘電率を考慮し
て膜質にかかわらず電気特性を比較し得る膜厚を云う。
【００２５】具体的には、本実施の形態では、第１ゲー
ト絶縁膜４ａを物理膜厚１５ｎｍのＴａ2Ｏ5膜に物理膜
厚１ｎｍのＳｉ3Ｎ4膜を積層した積層膜とし、第２ゲー
ト絶縁膜４ｂを膜厚６ｎｍのＳｉＯ2膜としてある。こ
のため第１ゲート絶縁膜の酸化膜換算膜厚は２ｎｍとな
り、膜厚２ｎｍの酸化膜と膜厚６ｎｍの酸化膜との二水
準ゲート絶縁膜と等価な電気特性となるが、第１ゲート
絶縁膜４ａの物理膜厚が１６ｎｍなので直接トンネル電
流の問題は顕在化することがない。
ト絶縁膜４ａを物理膜厚１５ｎｍのＴａ2Ｏ5膜に物理膜
厚１ｎｍのＳｉ3Ｎ4膜を積層した積層膜とし、第２ゲー
ト絶縁膜４ｂを膜厚６ｎｍのＳｉＯ2膜としてある。こ
のため第１ゲート絶縁膜の酸化膜換算膜厚は２ｎｍとな
り、膜厚２ｎｍの酸化膜と膜厚６ｎｍの酸化膜との二水
準ゲート絶縁膜と等価な電気特性となるが、第１ゲート
絶縁膜４ａの物理膜厚が１６ｎｍなので直接トンネル電
流の問題は顕在化することがない。
【００２６】例えば、２ｎｍの膜と誘電率が２倍で４ｎ
ｍの膜とでは１桁以上電流値が異なってしまう（例え
ば、IEEE TRASACTIONS ON ELECTRON DEVICES,VOL45,No.
6June1998,１３５０頁乃至１３５５頁参照）。このた
め、高誘電率の材料を用いることによって、同等の酸化
膜換算膜厚とした場合に、物理膜厚を大きくすることが
できるので、直接トンネル電流を飛躍的に低減させるこ
とができる。他にゲート絶縁膜４としては、前述した例
の第２ゲート絶縁膜をＳｉ3Ｎ4膜としてもよい。
ｍの膜とでは１桁以上電流値が異なってしまう（例え
ば、IEEE TRASACTIONS ON ELECTRON DEVICES,VOL45,No.
6June1998,１３５０頁乃至１３５５頁参照）。このた
め、高誘電率の材料を用いることによって、同等の酸化
膜換算膜厚とした場合に、物理膜厚を大きくすることが
できるので、直接トンネル電流を飛躍的に低減させるこ
とができる。他にゲート絶縁膜４としては、前述した例
の第２ゲート絶縁膜をＳｉ3Ｎ4膜としてもよい。
【００２７】次に、図８乃至図１２を用いて、前述した
半導体装置の製造方法について、各製造工程毎に説明す
る。先ず、ＳＧＩ型の素子分離膜２によって各素子形成
領域に分離されている半導体基板１主面の全面に、８０
０℃１０分程度のウエット熱酸化によって物理膜厚６ｎ
ｍ程度の酸化珪素膜６を形成する。この状態を図８に示
す。
半導体装置の製造方法について、各製造工程毎に説明す
る。先ず、ＳＧＩ型の素子分離膜２によって各素子形成
領域に分離されている半導体基板１主面の全面に、８０
０℃１０分程度のウエット熱酸化によって物理膜厚６ｎ
ｍ程度の酸化珪素膜６を形成する。この状態を図８に示
す。
【００２８】次に、ホトリソグラフィ技術によって形成
したレジストマスク７を用いたエッチングによって第１
ゲート絶縁膜形成領域の酸化珪素膜６を除去する。この
状態を図９に示す。次に、レジストマスク７を酸素アッ
シングにて除去し、アンモニアと過酸化水素の混合液を
用いたＳＣ１洗浄及び希釈フッ酸エッチングによってレ
ジストマスク７の残渣を除去するクリーニングを施した
後に、低圧ＣＶＤにより、全面に第１ゲート絶縁膜４ａ
となるＴａ2Ｏ5膜４ａ´´を物理膜厚１５ｎｍ程度に形
成し、続いて低圧ＣＶＤにより、全面に第１ゲート絶縁
膜４ａとなる窒化珪素膜４ａ´を物理膜厚１ｎｍ程度に
形成する。この状態を図１０に示す。
したレジストマスク７を用いたエッチングによって第１
ゲート絶縁膜形成領域の酸化珪素膜６を除去する。この
状態を図９に示す。次に、レジストマスク７を酸素アッ
シングにて除去し、アンモニアと過酸化水素の混合液を
用いたＳＣ１洗浄及び希釈フッ酸エッチングによってレ
ジストマスク７の残渣を除去するクリーニングを施した
後に、低圧ＣＶＤにより、全面に第１ゲート絶縁膜４ａ
となるＴａ2Ｏ5膜４ａ´´を物理膜厚１５ｎｍ程度に形
成し、続いて低圧ＣＶＤにより、全面に第１ゲート絶縁
膜４ａとなる窒化珪素膜４ａ´を物理膜厚１ｎｍ程度に
形成する。この状態を図１０に示す。
【００２９】ここで、Ｔａ2Ｏ5膜４ａ´´の形成前に、
例えばＮＯ雰囲気で短時間（１０００℃，３０秒程度）
半導体基板１主面をわずかに窒化させて半導体基板１主
面の酸化を防止する、或いはＴａ2Ｏ5膜４ａ´´の形成
後に、軽い酸化を行ない界面準位を低くする等の適宜の
処理を組み合わせてもよい。
例えばＮＯ雰囲気で短時間（１０００℃，３０秒程度）
半導体基板１主面をわずかに窒化させて半導体基板１主
面の酸化を防止する、或いはＴａ2Ｏ5膜４ａ´´の形成
後に、軽い酸化を行ない界面準位を低くする等の適宜の
処理を組み合わせてもよい。
【００３０】次に、ホトリソグラフィ技術によって形成
したレジストマスク８を用いたエッチングによって第２
ゲート絶縁膜形成領域の窒化珪素膜４ａ´、Ｔａ2Ｏ5膜
４ａ´´及び酸化珪素膜６を除去し、第１ゲート絶縁膜
４ａをパターニングするとともに、第２ゲート絶縁膜形
成領域の半導体基板１主面を露出させる。この状態を図
１１に示す。
したレジストマスク８を用いたエッチングによって第２
ゲート絶縁膜形成領域の窒化珪素膜４ａ´、Ｔａ2Ｏ5膜
４ａ´´及び酸化珪素膜６を除去し、第１ゲート絶縁膜
４ａをパターニングするとともに、第２ゲート絶縁膜形
成領域の半導体基板１主面を露出させる。この状態を図
１１に示す。
【００３１】次に、レジストマスク８を除去した後に、
第２ゲート絶縁膜４ｂとして、８００℃１０分程度のウ
エット熱酸化によって物理膜厚６ｎｍ程度の酸化珪素膜
を形成する。この後、夫々のゲート絶縁膜４ａ，４ｂ上
の所定領域に、ゲート電極３が形成される。ゲート電極
３としては、多結晶シリコン層と高融点金属珪化物膜或
いは金属膜３ｂを積層した構成となっている。この状態
を図１２に示す。この後、ゲート電極３或いはゲート電
極３の側面に形成される側壁に対する自己整合によって
ソース領域，ドレイン領域５を形成して図１に示す状態
となる。
第２ゲート絶縁膜４ｂとして、８００℃１０分程度のウ
エット熱酸化によって物理膜厚６ｎｍ程度の酸化珪素膜
を形成する。この後、夫々のゲート絶縁膜４ａ，４ｂ上
の所定領域に、ゲート電極３が形成される。ゲート電極
３としては、多結晶シリコン層と高融点金属珪化物膜或
いは金属膜３ｂを積層した構成となっている。この状態
を図１２に示す。この後、ゲート電極３或いはゲート電
極３の側面に形成される側壁に対する自己整合によって
ソース領域，ドレイン領域５を形成して図１に示す状態
となる。
【００３２】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、ＭＩＳＦＥＴのゲート絶縁膜に
高誘電率の材料を用いて電気的膜厚を薄くし、かつ物理
膜厚を確保することができるという効果がある。 （２）本発明によれば、上記効果（１）により、ゲート
リーク電流を低減することができるという効果がある。 （３）本発明によれば、上記効果（１）により、動作速
度を向上させることができるという効果がある。 （４）本発明によれば、二水準ゲート絶縁膜とすること
によりゲート絶縁膜の厚さを適宜に設定することができ
るという効果がある。 （５）本発明によれば、上記効果（４）により、素子の
耐圧を確保することができるという効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、ＭＩＳＦＥＴのゲート絶縁膜に
高誘電率の材料を用いて電気的膜厚を薄くし、かつ物理
膜厚を確保することができるという効果がある。 （２）本発明によれば、上記効果（１）により、ゲート
リーク電流を低減することができるという効果がある。 （３）本発明によれば、上記効果（１）により、動作速
度を向上させることができるという効果がある。 （４）本発明によれば、二水準ゲート絶縁膜とすること
によりゲート絶縁膜の厚さを適宜に設定することができ
るという効果がある。 （５）本発明によれば、上記効果（４）により、素子の
耐圧を確保することができるという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す縦断面図である。
を示す縦断面図である。
【図２】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図３】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図７】本発明を適用したＡＳＩＣを示す回路ブロック
の配置図である。
の配置図である。
【図８】本発明の他の実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図９】本発明の他の実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１０】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図１１】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
【図１２】本発明の他の実施の形態である半導体装置の
要部を製造工程毎に示す縦断面図である。
要部を製造工程毎に示す縦断面図である。
１…半導体基板、２…素子間分離絶縁膜、３…ゲート電
極、４…ゲート絶縁膜、４ａ…第１ゲート絶縁膜、４ｂ
…第２ゲート絶縁膜、５…ドレイン領域，ソース領域、
６…絶縁膜、７，８…レジストマスク。
極、４…ゲート絶縁膜、４ａ…第１ゲート絶縁膜、４ｂ
…第２ゲート絶縁膜、５…ドレイン領域，ソース領域、
６…絶縁膜、７，８…レジストマスク。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 DF04 DF05 DF11 DF12 EZ13 EZ16 5F048 AA01 AA05 AA09 AB01 AB03 AB06 AB07 AC01 BA01 BA02 BB05 BB08 BB09 BB11 BB12 BB16 BB17 BG13 BG14 5F083 JA06 JA19 JA32 JA35 JA39 ZA07 ZA08 ZA12 ZA13 ZA14
Claims (10)
- 【請求項１】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを複数有する半導体装置であって、 一のＭＩＳＦＥＴのゲート絶縁膜として、他のＭＩＳＦ
ＥＴのゲート絶縁膜よりも高誘電率の材料を用いたこと
を特徴とする半導体装置。 - 【請求項２】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを複数有する半導体装置であって、 一のＭＩＳＦＥＴのゲート絶縁膜として、他のＭＩＳＦ
ＥＴのゲート絶縁膜よりも高誘電率の材料を用い、前記
一のＭＩＳＦＥＴのゲート絶縁膜の電気的膜厚を、前記
他のＭＩＳＦＥＴのゲート絶縁膜の電気的膜厚よりも薄
くしたことを特徴とする半導体装置。 - 【請求項３】 前記一のＭＩＳＦＥＴのゲート絶縁膜が
Ｓｉ3Ｎ4膜であり、前記他のＭＩＳＦＥＴのゲート絶縁
膜がＳｉＯ2膜であることを特徴とする請求項１又は請
求項２に記載の半導体装置。 - 【請求項４】 前記一のＭＩＳＦＥＴのゲート絶縁膜が
Ｔａ2Ｏ5膜であり、前記他のＭＩＳＦＥＴのゲート絶縁
膜がＳｉ3Ｎ4膜又はＳｉＯ2膜であることを特徴とする
請求項１又は請求項２に記載の半導体装置。 - 【請求項５】 前記一のＭＩＳＦＥＴのゲート絶縁膜が
Ｓｉ3Ｎ4膜とＴａ2Ｏ5膜との積層膜であり、前記他のＭ
ＩＳＦＥＴのゲート絶縁膜がＳｉ3Ｎ4膜又はＳｉＯ2膜
であることを特徴とする請求項１又は請求項２に記載の
半導体装置。 - 【請求項６】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを複数有する半導体装置の製造方法であって、 半導体基板主面の互いに分離されている第１領域及び第
２領域に、第１の絶縁膜を形成する工程と、 第１領域の前記第１の絶縁膜を除去、半導体基板主面を
露出させる工程と、 第１領域及び第２領域に第２の絶縁膜を形成する工程
と、 第２領域の第１の絶縁膜及び第２の絶縁膜を除去し、半
導体基板主面を露出させる工程と、 第２領域の半導体基板主面に、第３の絶縁膜を形成する
工程とによって、 前記第２の絶縁膜或いは第３の絶縁膜の何れか一方が第
１ゲート絶縁膜となり、他方が第２ゲート絶縁膜とな
り、前記第１ゲート絶縁膜には第２ゲート絶縁膜よりも
高誘電率の材料を用いることを特徴とする半導体装置の
製造方法。 - 【請求項７】 半導体基板主面に形成したドレイン領域
及びソース領域と、半導体基板主面上にゲート絶縁膜を
介して形成したゲート電極とによって構成されたＭＩＳ
ＦＥＴを複数有する半導体装置の製造方法であって、 半導体基板主面の互いに分離されている第１領域及び第
２領域に、第１の絶縁膜を形成する工程と、 第１領域の前記第１の絶縁膜を除去、半導体基板主面を
露出させる工程と、 第１領域及び第２領域に第２の絶縁膜を形成する工程
と、 第２領域の第１の絶縁膜及び第２の絶縁膜を除去し、半
導体基板主面を露出させる工程と、 第２領域の半導体基板主面に、第３の絶縁膜を形成する
工程とによって、 前記第２の絶縁膜或いは第３の絶縁膜の何れか一方が第
１ゲート絶縁膜となり、他方が第２ゲート絶縁膜とな
り、前記第１ゲート絶縁膜には第２ゲート絶縁膜よりも
高誘電率の材料を用い、前記第１ゲート絶縁膜の電気的
膜厚を、前記第２ゲート絶縁膜の電気的膜厚よりも薄く
したことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第１ゲート絶縁膜がＳｉ3Ｎ4膜であ
り、前記第２絶縁膜がＳｉＯ2膜であることを特徴とす
る請求項６又は請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記第１ゲート絶縁膜がＴａ2Ｏ5膜であ
り、前記第２ゲート絶縁膜がＳｉ3Ｎ4膜又はＳｉＯ2膜
であることを特徴とする請求項６又は請求項７に記載の
半導体装置の製造方法。 - 【請求項１０】 前記第１ゲート絶縁膜がＳｉ3Ｎ4膜と
Ｔａ2Ｏ5膜との積層膜であり、前記第２ゲート絶縁膜が
Ｓｉ3Ｎ4膜又はＳｉＯ2膜であることを特徴とする請求
項６又は請求項７に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363437A JP2000188338A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363437A JP2000188338A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188338A true JP2000188338A (ja) | 2000-07-04 |
Family
ID=18479310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363437A Pending JP2000188338A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188338A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380020B1 (en) | 1999-06-08 | 2002-04-30 | Nec Corporation | Method for fabricating a semiconductor device having a device isolation insulating film |
| JP2002164439A (ja) * | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| WO2002082554A1 (fr) * | 2001-04-02 | 2002-10-17 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US6660597B2 (en) | 2001-11-15 | 2003-12-09 | Hitachi, Ltd. | Method for manufacturing semiconductor integrated circuit device |
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-
1998
- 1998-12-21 JP JP10363437A patent/JP2000188338A/ja active Pending
Cited By (21)
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