KR20010065672A - Ｍｍｌ반도체소자의 듀얼게이트유전막 형성방법 - Google Patents

Ｍｍｌ반도체소자의 듀얼게이트유전막 형성방법 Download PDF

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Abstract

본 발명은, 반도체장치의 듀얼게이트유전막 형성방법에 관한 것으로서, 반도체기판의 로직영역 상에 전처리 공정으로서 박막의 산화막 혹은 질화막과 고유전체막을 적층한 후, 메모리영역에 게이트 산화막을 적층하고, 연속하여 전 부분에 게이트전극층을 적층한 후, 마스킹 식각하여 메모리게이트 및 로직게이트를 형성하므로 로직영역의 게이트절연막을 고유전율을 갖도록 하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

ＭＭＬ반도체소자의 듀얼게이트유전막 형성방법 { Method For Forming The Dual Gate Dielectrics Of MML Semiconductor Device }
본 발명은 MML반도체소자에서 듀얼게이트유전막 형성하는 방법에 관한 것으로서, 특히, 반도체기판의 로직영역 상에 전처리 공정으로서 박막의 산화막 혹은 질화막과 고유전체막을 적층한 후, 메모리영역에 게이트 산화막을 적층하고, 연속하여 전 부분에 게이트전극층을 적층한 후, 마스킹 식각하여 메모리게이트 및 로직게이트를 형성하므로 로직영역의 게이트절연막을 고유전율을 갖도록 하여 소자의 전기적인 특성을 향상시키도록 하는 MML반도체소자의 듀얼게이트유전막 형성방법에 관한 것이다.
일반적으로, 메모리(Memory)와 로직(Logic)이 단일칩에 형성되는 복합반도체 (MML: Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있다. 이 MML반도체장치는 로직과 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.
그 반면에, 메모리제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위칩의 크기가 커짐에 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만아니라 메모리에서의 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
한편, 종래의 MML반도체장치에서는 디램영역과 로직영역의 공정이 동시에 구현되기 때문에 이중 폴리게이트구조를 구현하기 위한 폴리실리콘층의 두께 및 게이트전극 물질의 차이로 집적공정의 어려움이 있었다.
종래에는 메모리 영역과 로직 영역의 게이트산화막을 각각 열산화막(Thermal Oxide)을 두번 씩 형성하여서 두께 차이를 주는 공정을 사용 하였는데, 반도체장치가 고집적화됨에 따라 로직 영역의 게이트산화막의 두께가 30Å 이하를 요구하는 실정이다. 상기 열산화막을 게이트산화막으로 사용할 때, 이러한 얇은 영역에서 신뢰성이 떨어짐에 따라 새로운 구조를 제공할 필요성이 대두 되고 있다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판의 로직영역 상에 전처리 공정으로서 박막의 산화막 혹은 질화막과 고유전체막을 적층한 후, 메모리영역에 게이트 산화막을 적층하고, 연속하여 전 부분에 게이트전극층을 적층한 후, 마스킹 식각하여 메모리게이트 및 로직게이트를 형성하므로 로직영역의 게이트절연막을 고유전율을 갖도록 하여 소자의 전기적인 특성을 향상시키는 것이 목적이다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 듀얼게이트유전막 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 전처리막
20 : 고유전막 25 : 게이트절연막
30 : 제1감광막 40 : 게이트산화막
45 : 제2감광막 50 : 게이트전극층
A : 메모리게이트 B : 로직게이트
이러한 목적은 메모리영역과 로직영역으로 이루어진 MML반도체소자에 있어서, 반도체기판 상에 전처리공정으로 전처리막을 형성하는 단계와; 상기 결과물 상에 고유전율을 갖는 고유전막을 적층하는 단계와; 상기 결과물 상에 메모리영역을 개방하도록 제1감광막을 적층한 후, 식각으로 메모리영역의 고유전막 및 전처리막을 제거하는 단계와; 상기 결과물 상에 산화공정으로 메모리영역의 반도체기판상에 게이트산화막을 적층하는 단계와; 상기 결과물 상에 게이트전극층을 적층한 후 제2감광막을 적층하여 식각으로 메모리게이트 및 로직게이트를 형성하도록 하는 반도체장치의 듀얼게이트유전막 형성방법을 제공함으로써 달성된다.
그리고, 상기 전처리막은, 퍼어니스(Furnace)에서, 건식 혹은 습식산화법을 이용하여 5 ∼ 20Å의 두께로 적층하도록 한다.
상기 전처리막은, 급속열처리법(RTP; Rapid Thermal Process)으로, O2혹은 N2O가스를 이용하여 급속열처리 산화막(RTO; Rapid Thermal Oxide)을 5 ∼ 20Å의 두께로 적층하도록 한다.
상기 전처리막은, 급속열처리법으로, N2혹은 NH3가스를 이용하여 급속열처리 질화막(RTN; Rapid Thermal Nitridation)을 적층하도록 한다.
상기 전처리막은, 프라즈마증착법으로, NH3, O2혹은 N2O 가스를 이용하여 형성하도록 한다.
상기 고유전막은, Si3N4, Ta2O5, Al2O3, BST 및 PZT 중에 어느 하나를 선택하여 사용하도록 하고, 50 ∼ 300Å의 두께로 형성하는 것이 바람직하다.
상기 게이트산화막은, 건식 혹은 습식산화법으로 형성하고, SiO2혹은 SiON막을 30 ∼ 100Å의 두께로 적층하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1에 도시된 바와 같이, 반도체기판(10) 상부면에 전처리공정으로 전처리막(15)으로서, 산화막 혹은 질화막을 형성하도록 한다.
상기 전처리막(15)은, 퍼어니스에서, 건식 혹은 습식산화법을 이용하여 5 ∼ 20Å의 두께로 산화막을 적층하도록 한다.
상기 전처리막(15)은, 급속열처리법으로, O2혹은 N2O가스를 이용하여 급속열처리 산화막을 5 ∼ 20Å의 두께로 적층하도록 한다.
상기 전처리막(15)은, 급속열처리법으로, N2혹은 NH3가스를 이용하여 급속열처리 질화막을 적층하도록 한다.
상기 전처리막(15)은, 플라즈마증착법으로, NH3, O2혹은 N2O 가스를 이용하여 형성할 수도 있다.
그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 고유전율을 갖는 고유전막(20)을 적층하도록 한다.
상기 고유전막(20)은, Si3N4, Ta2O5, Al2O3, BST 및 PZT 중에 어느 하나를 선택하여 사용하도록 하고, 50 ∼ 300Å의 두께로 형성하는 것이 바람직 하다.
도 3에 도시된 바와 같이, 상기 결과물 상에 메모리영역을 개방하도록 제1감광막(30)을 적층한 후, 식각으로 메모리영역의 고유전막(20) 및 전처리막(15)을 제거하도록 한다.
도 4에 도시된 바와같이, 상기 결과물 상에 산화공정으로 메모리영역의 반도체기판(10) 상에 게이트산화막(40)을 적층하도록 한다.
상기 게이트산화막(40)은, 건식 혹은 습식산화법으로 형성하고, SiO2혹은 SiON막을 30 ∼ 100Å의 두께로 적층하여 형성하도록 한다.
이 때, 상기 게이트산화막(40)을 메모리영역과 로직영역 모두에 증착하게 되지만 로직영역의 고유전막(20)의 경우에는 산화 방지 효과가 있어서, 게이트산화막의 두께증가를 억제하면서 아울러 고유전막(20)내의 결함을 치유하여 고품질의 고유전막(20)을 형성하게 된다.
도 5 및 도 6에 도시된 바와 같이, 상기 결과물 상에 게이트전극층(50)을 적층한 후, 게이트가 형성될 부위에 제2감광막(45)으로 마스킹 식각을 하여 메모리게이트(A) 및 로직게이트(B)를 형성하도록 한다
상기한 바와 같이, 본 발명에 따른 반도체장치의 듀얼게이트유전막 형성방법을 이용하게 되면, 반도체기판의 로직영역 상에 전처리 공정으로서 박막의 산화막 혹은 질화막과 고유전체막을 적층한 후, 메모리영역에 게이트 산화막을 적층하고, 연속하여 전 부분에 게이트전극층을 적층한 후, 마스킹 식각하여 메모리게이트 및 로직게이트를 형성하므로 로직영역의 게이트절연막을 고유전율을 갖도록 하여 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (8)

  1. 메모리영역과 로직영역으로 이루어진 MML반도체소자에 있어서,
    반도체기판 상에 전처리공정으로 전처리막을 형성하는 단계와;
    상기 결과물 상에 고유전율을 갖는 고유전막을 적층하는 단계와;
    상기 결과물 상에 메모리영역을 개방하도록 제1감광막을 적층한 후 식각으로 메모리영역의 고유전막 및 전처리막을 제거하는 단계와;
    상기 결과물 상에 산화공정으로 메모리영역의 반도체기판 상에 게이트산화막을 적층하는 단계와;
    상기 결과물 상에 게이트전극층을 적층한 후, 제2감광막을 적층하여 식각으로 메모리게이트 및 로직게이트를 형성하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  2. 제 1 항에 있어서, 상기 전처리막은, 퍼어니스에서, 건식 혹은 습식산화법을 이용하여 5 ∼ 20Å의 두께로 적층하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  3. 제 1 항에 있어서, 상기 전처리막은, 급속열처리법으로, O2혹은 N2O가스를이용하여 급속열처리 산화막을 5 ∼ 20Å의 두께로 적층하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  4. 제 1 항에 있어서, 상기 전처리막은, 급속열처리법으로, N2혹은 NH3가스를 이용하여 급속열처리 질화막을 적층하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  5. 제 1 항에 있어서, 상기 전처리막은, 플라즈마증착법으로, NH3, O2혹은 N2O 가스를 이용하여 형성하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  6. 제 1 항에 있어서, 상기 고유전막은, Si3N4, Ta2O5, Al2O3, BST 및 PZT 중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  7. 제 6 항에 있어서, 상기 고유전막은, 50 ∼ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
  8. 제 1 항에 있어서, 상기 게이트산화막은, 건식 혹은 습식산화법으로 형성하고, SiO2혹은 SiON막을 30 ∼ 100Å의 두께로 적층하는 것을 특징으로 하는 반도체장치의 듀얼게이트유전막 형성방법.
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* Cited by examiner, † Cited by third party
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