KR20070002518A - 듀얼 게이트 산화막 형성방법 - Google Patents
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Abstract
반도체 소자의 듀얼 게이트 산화막 형성방법을 제공한다. 이 방법은, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 형성하고, 주변회로영역의 제 1 게이트 산화막을 제거한다. ALD(Atomic Layer Deposition) 방법으로 제 1 게이트 산화막이 형성된 반도체 기판 상에 제 2 게이트 산화막을 형성하여, 셀영역에는 "제 1 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성하고, 주변회로영역에는 상기 셀영역의 게이트 산화막 보다 얇은 "제 3 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성한다. 이때, 제 1 게이트 산화막과 제 3 게이트 산화막은 열산화막(예컨대, SiO2) 재질로 형성되고, 제 2 게이트 산화막은 Al2O3, HfO2, ZrO2, Ta2O5 중 선택된 어느 한 재질로 형성되며, 제 2 게이트 산화막 형성시에는 O3나 O2 플라즈마를 반응가스로 사용하여 산소를 공급한다. 이와 같이 듀얼 게이트 산화막을 형성하면, 유전상수가 높으면서도 기존의 SiO2와 유사한 박막 특성을 확보할 수 있어, 셀영역 게이트 산화막의 물리적인 두께를 충분히 높게 유지하더라고 전기적인 두께는 원하는 값까지 충분히 낮출 수 있으므로, 누설전류 발생을 막고, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
Description
도 1 내지 도 4는 본 발명에 의한 듀얼 게이트 산화막 형성방법을 도시한 공정순서도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 동작 전압이 다른 소자를 동일 칩 내에 동시에 형성할 때 적용되는 듀얼 게이트 산화막 형성방법에 관한 것이다.
CMOS와 같이 동일 칩 내에 동작 전압이 서로 다른 소자를 동시에 형성할 때에는 통상, 듀얼 게이트 산화막 형성 공정을 적용하여 트랜지스터를 제조하고 있다. 즉, 소자의 높은 구동 능력을 필요로 하는 주변회로영역에서는 얇은 게이트 산화막이 적용되는 반면 높은 절연 내압 특성이 요구되는 셀영역에서는 두꺼운 게이트 산화막 적용된다.
이와 같이, 셀영역의 게이트 산화막을 주변회로영역의 게이트 산화막보다 두껍게 형성하는 것은 셀 트랜지스터의 경우, 리프레쉬(refresh) 특성 등의 문제로 인하여 주변회로영역의 트랜지스터보다 높은 문턱전압이 요구될 뿐 아니라 이로 인 해 소자 구동시 높은 게이트 전압이 가해지기 때문이다.
하지만 반도체 소자의 집적도가 증가함에 따라 최근에는 원하는 셀 트랜지스터의 성능 확보(예컨대, 트랜지스터의 구동전류 확보, 단채널 효과 감소, 적절한 문턱전압 확보 등)를 위해 셀영역 게이트 산화막의 전기적인 두께(Tox) 또한 25 ~ 30Å 이하로 점점 얇아지고 있다.
이처럼 셀영역 게이트 산화막의 전기적인 두께를 낮추려면 기존의 SiO2 게이트 산화막에서는 그 물리적인 두께를 줄이는 것이 유일한 방법이다. 그러나 게이트 산화막의 두께가 35Å 이하로 얇아지면 다이렉트 터널링(direct tunneling)에 의한 누설전류가 증가하며, 물리적인 두께 감소로 인해 게이트 산화막의 신뢰성이 저하되는 문제가 발생된다.
즉, 소자 구동시 셀영역의 게이트 커패시터가 원하는 전하량을 확보할 수 있어야 하는데, 게이트 산화막의 두께가 얇은 경우 산화막이 절연 파괴되어 게이트 산화막으로서의 역할을 하지 못하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 기존의 SiO2 대신에 "SiO2 + 고유전막"의 절연 막질을 적용하여 게이트 산화막을 형성하므로써, 게이트 산화막의 물리적인 두께는 기존대비 증가시키되, 전기적인 두께는 원하는 값까지 충분히 낮출 수 있도록 하여, 다이렉트 터널링에 의해 유발되는 누설전류를 감소시키고, 게이트 산화막의 신뢰성 저하를 막을 수 있는 듀얼 게이트 산화막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 듀얼 게이트 산화막 형성방법을 제공한다. 이 방법은, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 형성하고, 주변회로영역의 제 1 게이트 산화막을 제거한다. ALD(Atomic Layer Deposition) 방법으로 제 1 게이트 산화막이 형성된 반도체 기판 상에 제 2 게이트 산화막을 형성하여, 셀영역에는 "제 1 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성하고, 주변회로영역에는 상기 셀영역의 게이트 산화막 보다 얇은 "제 3 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성한다.
이때, 제 1 게이트 산화막은 열산화막 재질(예컨대, SiO2나 Oxynitride)로 형성되고, 제 2 게이트 산화막은 Al2O3, HfO2, ZrO2, Ta2O5 등의 절연 막질 중 선택된 어느 한 재질로 형성되며, 제 3 게이트 산화막은 열산화막 재질(예컨대, SiO2)로 형성된다. 또한, 제 1 및 제 2 게이트 산화막은 100Å 이하의 두께로 형성되고, 주변회로영역의 제 1 게이트 산화막은 BOE나 HF를 에천트로 사용한 식각 공정으로 제거되며, 제 2 게이트 산화막 형성시에는 O3나 O2 플라즈마를 반응가스로 사용하여 산소를 공급한다.
이와 같은 방법으로 듀얼 게이트를 형성하면, 셀영역과 주변회로영역 모두 게이트 산화막이 비정질의 "SiO2/Al2O3" 구조로 형성되므로, 기존의 SiO2에 비해 유전상수가 높으면서도 SiO2와 유사한 박막 특성을 갖는 게이트 산화막을 확보할 수 있게 된다. 이로 인해, 셀영역 게이트 산화막의 물리적인 두께를 충분히 높게 유지하더라도 상기 막질의 전기적인 두께는 원하는 값까지 충분히 낮출 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1 내지 도 4는 본 발명에서 제안된 듀얼 게이트 산화막 형성방법을 도시한 공정순서도이다. 이를 참조하여 그 제조방법을 구체적으로 설명하면 다음과 같다.
도 1과 같이, 셀영역(A)과 주변회로영역(B)이 정의된 실리콘 재질의 반도체 기판(1) 상에, 제 1 게이트 산화막(2)을 100Å 이하의 두께로 형성한다. 이때, 제 1 게이트 산화막(2)은 열산화 공정을 이용하여 실리콘산화막(SiO2)이나 질산화막(Oxynitride) 재질로 형성한다.
도 2와 같이, 제 1 게이트 산화막(2) 상에 감광막(3)을 형성하고, 셀영역(A)을 한정하는 마스크로 이를 식각하여, 주변회로영역(B)의 제 1 게이트 산화막(2)을 노출시킨다.
도 3과 같이, 셀영역(A)에 남겨진 감광막(3)을 마스크로 사용해서, 주변회로영역(B)의 제 1 게이트 산화막(2)을 제거한다. 제 1 게이트 산화막(2)은 습식식각 공정으로 제거하며, 이때 사용되는 에천트는 BOE나 HF이다. 이어, "H2SO4 + H2O2"를 식각액으로 사용하여 마스크로 사용된 잔존 감광막(3)을 제거한다. 그 결과, 셀영역(A)에만 제 1 게이트 산화막(2)이 잔존된 형태의 결과물이 만들어진다.
도 4와 같이, 상기 결과물 상에 ALD 방법으로 Al2O3 재질의 제 2 게이트 산 화막(4)을 압력이 0.1 ~ 10 Torr이고, 온도가 25 ~ 500℃인 공정 조건하에서 100Å 이하의 두께로 형성한다. Al2O3 재질의 제 2 게이트 산화막(4)이 형성되는 과정을 제 4 단계로 나누어 설명하면 아래와 같다. 제 1 단계로서, 알루미늄 소스(source)인 Tri Methyl Aluminum(Al(CH3)3)을 0.1 ~ 10초간 플로우(flow)시킨다. 제 2 단계로서, 원자층을 형성한 소스 이외의 미반응 소스를 제거하기 위해 N2 가스를 0.1 ~ 10초간 플로우시킨다. 제 3 단계로서, 반응가스인 O3(또는 O2 플라즈마)를 0.1 ~ 10초간 플로우시켜 기판 표면에 산소 원자층이 형성되도록 한다. 제 4 단계로서, 미반응 O3(또는 O2 플라즈마) 가스를 제거하기 위해 N2 가스를 0.1 ~ 10초간 플로우시킨다. 제 1 내지 제 4 단계를 1 사이클(cycle)로 해서, 상기 과정을 반복하면 제 2 게이트 산화막(4)을 원하는 두께 만큼 형성할 수 있다. 이때, 주변회로영역(B)에서는 Al2O3 증착중에 사용된 반응가스(예컨대, O3나 O2 플라즈마 가스)로 인해 제 2 게이트 산화막(4) 하부에 막질 특성이 우수한 SiO2 재질의 제 3 게이트 산화막(5)이 동시에 형성된다. 이는 Al2O3 증착에 사용된 반응가스와 기판 실리콘 간의 반응에 의해 형성된 것이다.
따라서, 기판(1) 상의 셀영역(A)에는 "SiO2 재질의 제 1 게이트 산화막(2)/Al2O3 재질의 제 2 게이트 산화막(4)" 적층 구조의 두꺼운 게이트 산화막이 형성되고, 주변회로영역(B)에는 "SiO2 재질의 제 3 게이트 산화막(5)/Al2O3 재질의 제 2 게이트 산화막(4)" 적층 구조의 얇은 게이트 산화막이 형성된다. 즉, 셀영역(A)과 주변회로영역(B) 모두 비정질의 "SiO2/Al2O3" 게이트 산화막이 형성된 것과 동일한 효과를 얻을 수 있다.
이처럼 "SiO2/Al2O3" 구조로 게이트 산화막을 형성하면, 기존의 SiO2에 비해 유전상수가 높으면서도 SiO2와 유사한 박막 특성을 확보할 수 있으므로, 차세대 게이트 산화막에 적용 가능하다는 장점을 갖는다.
또한, 셀영역(A) 게이트 산화막의 물리적인 두께를 높게 유지하더라도 기존 대비 상승된 유전상수로 인해 상기 막질의 전기적인 두께는 원하는 값까지 충분히 낮출 수 있으므로, 다이렉트 터널링에 의한 누설전류 발생을 막을 수 있다. 그 결과, 셀영역(A) 게이트 산화막의 물리적인 두께 감소로 인해 야기되던 게이트 산화막의 신뢰성 저하 문제를 해결할 수 있다.
한편 본 발명의 일 변형예로서, 상기 실시예는 제 2 게이트 산화막(4)을 Al2O3 대신에 HfO2, ZrO2, Ta2O5 등과 같은 높은 유전상수를 갖는 타 절연 막질을 적용하는 방식으로 공정을 진행할 수도 있는데, 이 경우 역시 앞서 설명된 장점들을 모두 얻을 수 있다.
그리고, 본 실시예에서는 일 예로서, CMOS 소자 제조 공정에 한하여 본 기술을 언급하였으나 메모리 소자와 로직소자가 머지된 형태의 복합 칩 제조시에도 추후 적용 가능하리라 본다.
이상 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 기존의 SiO2 대신에 "SiO2 + 고유전막"의 절연 막질을 적용하여 게이트 산화막을 형성하므로써, 셀영역 게이트 산화막의 물리적인 두께를 충분히 높게 가져가더라도 상기 막질의 전기적인 두께는 원하는 값까지 충분히 낮출 수 있으므로, 누설전류를 방지할 수 있을 뿐 아니라 게이트 산화막의 신뢰성을 향상시킬 수 있게 된다.
Claims (8)
- 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 형성하는 단계;주변회로영역의 제 1 게이트 산화막을 제거하는 단계; 및ALD(Atomic Layer Deposition) 방법으로 상기 기판 상에 제 2 게이트 산화막을 형성하는 단계를 포함하여,셀영역에는 "제 1 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성하고, 주변회로영역에는 상기 셀영역의 게이트 산화막 보다 얇은 "제 3 게이트 산화막/제 2 게이트 산화막" 적층 구조의 게이트 산화막을 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막은 열산화막 재질로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 주변회로 영역의 제 1 게이트 산화막은 BOE나 HF를 에천트로 사용하여 제거하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막은 Al2O3, HfO2, ZrO2, Ta2O5 등의 절연 막질 중 선택된 어느 한 재질로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 2 게이트 산화막 형성시 O3나 O2 플라즈마를 반응가스로 사용하여 산소를 공급하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 제 3 게이트 산화막은 열산화막 재질로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 형성방법.
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