JP2005150737A

JP2005150737A - 異種のゲート絶縁膜を有する半導体素子及びその製造方法

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Publication number: JP2005150737A
Application number: JP2004329176A
Authority: JP
Inventors: Jong-Ho Lee; 鐘鎬李; Kokei Kyo; 虎圭姜; Hyung-Suk Jung; 炯碩丁; Seok-Joo Doh; 昔柱都; Yun-Seok Kim; 潤 ▲せき▼ 金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-11-12
Filing date: 2004-11-12
Publication date: 2005-06-09
Anticipated expiration: 2024-11-12
Also published as: TW200524013A; EP1531496B1; CN100442517C; DE602004009740T2; TWI258811B; DE602004009740D1; EP1531496A3; JP4939744B2; US20070176242A1; US7586159B2; CN1619817A; EP1531496A2

Abstract

【課題】異種のゲート絶縁膜を有する半導体素子及びその製造方法を提供する。
【解決手段】第１及び第２トランジスタ素子を含む半導体素子。第１素子は第１基板領域、第１ゲート電極、及び第１ゲート絶縁膜を含み、第１ゲート絶縁膜は第１基板領域と第１ゲート電極間に位置する。第２素子は第２基板領域、第２ゲート電極、及び第２ゲート絶縁膜を含み、第２ゲート絶縁膜は第２基板領域と第２ゲート電極間に位置する。第１ゲート絶縁膜は誘電定数が８以上である第１高誘電物質膜を含み、同様に、第２ゲート絶縁膜は誘電定数が８以上である第２高誘電物質膜を含む。第２高誘電物質膜は第１高誘電物質膜とは異なる物質である。
【選択図】図７Ｈ

Description

本発明はトランジスタ素子に係り、特にそれぞれ異種の高誘電ゲート絶縁膜を含むトランジスタを有する素子及びその素子を製造する工程に関する。

ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子などの通常のトランジスタ素子は、ゲート電極とチャンネル領域間に介在する二酸化シリコン（ＳｉＯ_２）からなるゲート絶縁膜を特徴とする。これら素子の性能（パフォーマンス）はゲート電極とチャンネル領域間のキャパシタンスを増加させることによって向上でき、キャパシタンスを増加させる一般的な方法のうち１つは、ＳｉＯ_２ゲート絶縁膜の厚さを１００Å未満に下げることである。事実上、現在の技術ではゲート絶縁膜の厚さは４０Åに近づいている。しかし、ゲート絶縁膜としてのＳｉＯ_２の使用には限界がある。その理由は、ＳｉＯ_２絶縁膜が約４０Å未満である場合には前記ＳｉＯ_２絶縁膜を通じてチャンネル領域までのダイレクトトンネルリングが発生する恐れがあるからである。これは漏れ電流の増加及び電力消耗の増加を招く。

したがって、高いゲートキャパシタンスを達成すると同時に漏れ電流を減少させるための方法が模索されてきた。そのうちの１つの方法が、ゲート絶縁膜として高い誘電定数（高−ｋまたは高−ε）を有する材料を使用することである（例えば、特許文献１ないし特許文献３参照）。一般的に、ゲートキャパシタンス（Ｃ）は誘電率（ε）に比例し、厚さ（ｔ）に反比例する（すなわち、Ｃ＝εＡ／ｔ、式中Ａは定数）。したがって、漏れ電流を減少させるための厚さ（ｔ）の増加（例えば、４０Å以上への増加）は高誘電率（ε）によって埋め合わせられる。

しかし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれも含むＭＯＳ素子においてゲート絶縁膜として高誘電物質を使用すると問題が生じる。問題の原因は、部分的には高誘電物質が熱的に成長したＳｉＯ_２よりも多数のバルクトラップ及びインタフェーストラップを有するということにある。これらトラップはＰＭＯＳ及びＮＭＯＳ素子の限界電圧特性に悪影響を及ぼす。したがって、バルクトラップ及びインタフェーストラップの数を最小化すると同時に信頼性のある高誘電ゲート絶縁膜を製造できる方法を模索するための試みがなされてきた。
米国特許第６，５５９，０５１Ｂ１号公報米国特許第６，６２１，１１４Ｂ１号公報米国特許公開第２００１−００２３１２０Ａ１号公報

本発明が解決しようとする技術的課題は、高誘電物質膜をゲート絶縁膜として使用することによってゲート絶縁膜の信頼性を確保しつつＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれで正常的なＶｔ（限界電圧）を確保することで、最適な動作特性を提供しうる半導体素子を提供するところにある。

本発明が解決しようとする他の技術的課題は、高誘電物質膜をゲート絶縁膜として使用することにおいてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタでそれぞれ信頼性及び最適の動作特性を提供しうる半導体素子の製造方法を提供するところにある。

本発明の一態様によれば、第１基板領域、第１ゲート電極、及び前記第１基板領域と第１ゲート電極との間に位置する第１ゲート絶縁膜を備える第１トランジスタを具備した半導体素子を提供する。前記素子は第２基板領域、第２ゲート電極、及び前記第２基板領域と第２ゲート電極との間に位置する第２ゲート絶縁膜を備える第２トランジスタをさらに含む。前記第１ゲート絶縁膜は誘電定数が８以上である第１高誘電物質膜を含み、前記第２ゲート絶縁膜は誘電定数が８以上である第２高誘電物質膜を含み、前記第２高誘電物質膜は前記第１高誘電物質膜と異なる物質である。

本発明の他の態様によれば、基板と、前記基板の表面に位置するＮＭＯＳトランジスタと、前記基板の表面に位置するＰＭＯＳトランジスタとを含む半導体素子を提供する。前記ＮＭＯＳトランジスタは第１ハフニウム酸化膜、第１ゲート電極、及び第１ソース／ドレイン領域を含み、前記ＰＭＯＳトランジスタはアルミニウム酸化膜、第２ハフニウム酸化膜、第２ゲート電極、及び第２ソース／ドレイン領域を含む。

本発明の他の態様によれば、第１基板領域上に第１ゲート絶縁膜を形成し、かつ前記第１ゲート絶縁膜上に第１ゲート電極を形成することを含むＮＭＯＳ素子形成段階と、第２基板領域上に第２ゲート絶縁膜を形成し、かつ前記第２ゲート絶縁膜上に第２ゲート電極を形成することを含むＰＭＯＳ素子形成段階と、を含む半導体素子の製造方法を提供する。前記第１ゲート絶縁膜は誘電定数が８以上である第１高誘電物質膜を含み、前記第２ゲート絶縁膜は誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である第２高誘電物質膜を含む。

本発明のさらに他の態様による半導体素子の製造方法では、基板の第１領域及び第２領域上に第１高誘電物質膜を形成し、前記第１高誘電物質膜上に第２高誘電物質膜を形成し、前記基板の第２領域上に位置する前記第２高誘電物質膜の第１部分を覆うようにマスクを形成し、前記マスクによって露出する前記第２高誘電物質膜の第２部分を除去して前記基板の第１領域上に位置する第１高誘電物質膜の第１部分を露出させ、前記マスクを除去して前記第２高誘電物質膜の第１部分を露出させ、前記第１高誘電物質膜の第１部分及び前記第２高誘電物質膜の第１部分上に第１ゲート電極及び第２ゲート電極をそれぞれ形成する。前記第１高誘電物質膜は誘電定数が８以上であり、前記第２高誘電物質膜は誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である。

本発明のさらに他の態様による半導体素子の製造方法では、基板の第１領域及び第２領域上に第１高誘電物質膜を形成し、前記基板の第１領域上に位置する前記第１高誘電物質膜の第１部分を覆うようにマスクを形成し、前記マスクによって露出されていて前記基板の第２領域上に位置する前記第１高誘電物質膜の第２部分を除去し、前記マスクを除去して前記第１高誘電物質膜の第１部分を露出させ、第２高誘電物質膜を前記第１高誘電物質膜の第１部分上及び前記基板の第２領域上に形成し、前記第１領域上に位置する前記第２高誘電物質膜の第１部分及び前記第２領域上に位置する前記第２高誘電物質膜の第２部分上に第１ゲート電極及び第２ゲート電極をそれぞれ形成する段階を含む。前記第１高誘電物質膜は誘電定数が８以上であり、前記第２高誘電物質膜は誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である。

本発明のさらに他の態様による半導体素子の製造方法は、基板の第１領域及び第２領域上に第１高誘電物質膜を形成し、前記基板の第１領域上に位置する前記第１高誘電物質膜の第１部分を覆うようにマスクを形成し、前記マスクによって露出されていて前記基板の第２領域上に位置する前記第１高誘電物質膜の第２部分を除去し、前記マスクを除去して前記第１高誘電物質膜の第１部分を露出させ、第２高誘電物質膜を前記第１高誘電物質膜の第１部分上及び前記基板の第２領域上に形成し、前記第２領域上に位置する前記第２高誘電物質膜の第１部分上にマスクを形成し、前記マスクによって露出されていて前記基板の第１領域上に位置する前記第２高誘電物質膜の第２部分を除去し、前記マスクを除去して前記第２高誘電物質膜の第１部分を露出させ、前記第１高誘電物質膜の第１部分及び前記第２高誘電物質膜の第１部分上に第１ゲート電極及び第２ゲート電極をそれぞれ形成する。前記第１高誘電物質膜は誘電定数が８以上であり、前記第２高誘電物質膜は誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である。

本発明の前記一態様及び他の態様によれば、バルクトラップ及び／またはインタフェーストラップの悪影響を緩和しつつトランジスタ素子、例えばＮＭＯＳ及びＰＭＯＳ素子に適したキャパシタンスを達成しうる。このような本発明の利点は、誘電定数が８以上の材料である第１高誘電物質膜及び第２高誘電物質膜によって達成でき、また相異なる材料組成を有する第１高誘電物質膜及び第２高誘電物質膜によって達成されうる。したがって、このような特性を有する本発明による半導体素子は高速動作が可能であり、漏れ電流が最小化されうる。すなわち、適切なキャパシタンスを維持しつつトランジスタ素子の望ましい限界電圧動作が達成されることにより、メモリ素子の高速且つ信頼性のある動作が可能になる。また、ゲート絶縁膜の厚さは不純物（例えば、ホウ素）の侵入を最小化しうる。

次に、本発明の望ましい実施例を通じて本発明について、添付図面を参照しつつ詳細に説明する。次の実施例は本発明を制限するものではない。添付図面において、図示されている相対寸法数は実際の寸法に比例するものではない。

図１Ａないし図１Ｃは、本発明によるＭＯＳ素子に用いられるゲート絶縁膜の例示的な実施例を概念的に簡略化して示す図面である。

図１Ａは、第１タイプの金属−酸化物−半導体（ＭＯＳ１）及び第２タイプの金属−酸化物−半導体（ＭＯＳ２）を含む半導体素子のゲート絶縁膜を示すものである。実施例において、ＭＯＳ１はｎ−チャンネル金属−酸化物−半導体（ＮＭＯＳ）素子であり、ＭＯＳ２はｐ−チャンネル金属−酸化物−半導体（ＰＭＯＳ）素子である。他の実施例において、ＭＯＳ１はＰＭＯＳ素子であり、ＭＯＳ２はＮＭＯＳ素子である。図１Ａの実施例において、ＭＯＳ１のゲート絶縁膜は第１高誘電物質膜（高−ｋ１）であり、ＭＯＳ２のゲート絶縁膜は第２高誘電物質膜（高−ｋ２）である。実施例において、高−ｋ１及び高−ｋ２はそれぞれ８以上、好ましくは８〜５０、さらに好ましくは８〜２５の誘電定数を有する。また、実施例において、高−ｋ１及び高−ｋ２の材料組成は相異なる。例えば、高−ｋ１はハフニウム酸化物であり、高−ｋ２はアルミニウム酸化物であることもあるが、これは単に例示にすぎない。

図１Ｂの実施例は、ＭＯＳ１のゲート絶縁膜は高−ｋ１材料上に高−ｋ２材料をさらに含むことを除いて図１Ａで説明した実施例と同様である。この例において、ＭＯＳ１の高−ｋ１及びＭＯＳ２の高−ｋ２は同一平面上にある。

図１Ｃの実施例は、ＭＯＳ１が高−ｋ１材料上に高−ｋ２材料を含み、ＭＯＳ２が高−ｋ１材料を含むという点で前記の説明と異なる。この例において、ＭＯＳ１の高−ｋ１及びＭＯＳ２の高−ｋ１は同一平面上にある。

図１Ａないし図１Ｃの実施例と関連して、当業者であればゲート絶縁膜に適切な他の層及び他の隣接した構造を用いられることが分かる。図１Ａないし図１Ｃは、ＭＯＳ１及びＭＯＳ２が連続的に位置することを示すが、ＭＯＳ１及びＭＯＳ２は相互に離隔している場合もあり、隣接するように図示されている構成は単に簡略に示すためである。また、当業者であれば本発明の実施例の範囲及び思想から逸脱することなく、適切な他の材料及び材料の組合が用いることができる。

図２ないし図６を参照して、本発明の実施例による半導体素子の他の実施例を説明するが、本発明はこれに限定されるものではない。

図２は、基板１００上にそれぞれ形成されたＮＭＯＳ素子１５２及びＰＭＯＳ素子１５４を含む半導体素子を例示する図面である。ＮＭＯＳ素子１５２は、第１ゲート電極１４０ａ、第１ゲート絶縁膜１０２Ａ、及びｎ−タイプチャンネル領域１０４を含む。前記第１ゲート絶縁膜１０２Ａは、前記基板１００のｎ−タイプチャンネル領域１０４上に形成される。前記第１ゲート電極１４０ａは前記ゲート絶縁膜１０２Ａ上に形成される。前記第１ゲート電極１４０ａは導電性材料で形成され、選択的にポリシリコンで形成される。本実施例において、第１ゲート絶縁膜１０２Ａは高誘電物質膜１２０、例えばハフニウム酸化膜を含む。また、第１ゲート絶縁膜１０２Ａは第１インタフェース層１１０を含みうる。

ＰＭＯＳ素子１５４はｐ−タイプチャンネル領域１０６、第２ゲート絶縁膜１０２Ｂ、及び第２ゲート電極１４０ｂを含む。前記第２ゲート絶縁膜１０２Ｂは、基板１００のｐ−タイプチャンネル領域１０６上に形成される。前記第２ゲート電極１４０ｂは前記ゲート絶縁膜１０２Ｂ上に形成される。本実施例において、前記第２ゲート絶縁膜１０２Ｂは２つの高−ｋ絶縁膜１２０及び１３０を含む。例えば、前記高−ｋ絶縁膜１２０はハフニウム酸化膜であり、前記高−ｋ絶縁膜１３０はアルミニウム酸化膜でありうる。また、前記第２ゲート絶縁膜１０２Ｂはインタフェース層１１０をさらに含みうる。前記第２ゲート電極１４０ｂは導電性材料で形成され、選択的にポリシリコンで形成される。

図３は、基板２００上にそれぞれ形成されたＮＭＯＳ素子及びＰＭＯＳ素子を含む半導体素子を示す図面である。実施例において、ＮＭＯＳ素子は第１ゲート絶縁膜２０２Ａ及び第１ゲート電極２５０ａを含む。同様に、ＰＭＯＳ素子は第２ゲート絶縁膜２０２Ｂ及び第２ゲート電極２５０ｂを含む。実施例において、前記第１ゲート絶縁膜２０２Ａは、アルミニウム酸化膜２４０の下に形成されているハフニウム酸化膜２２０を含む。第１ゲート絶縁膜２０２Ａは第１インタフェース層２１０をさらに含みうる。前記ＰＭＯＳ素子の第２ゲート絶縁膜２０２Ｂはアルミニウム酸化膜２４０を含む。また、前記第２ゲート絶縁膜２０２Ｂはインタフェース層２３０をさらに含みうる。前記第１及び第２ゲート電極２５０ａ及び２５０ｂは導電性材料で形成され、選択的にポリシリコンで形成される。

図４は、基板３００上にＮＭＯＳ素子及びＰＭＯＳ素子が形成されている本発明の実施例を示す図面である。本実施例において、ＮＭＯＳ素子は第１ゲート絶縁膜３０２Ａ及びゲート電極３５０ａを含む。ＰＭＯＳ素子は第２ゲート絶縁膜３０２Ｂ及びゲート電極３５０ｂを含む。本実施例において、第１ゲート絶縁膜３０２Ａは基板３００上に形成されたハフニウム酸化膜３２０を含む。また、第１ゲート絶縁膜３０２Ａはインタフェース絶縁膜３１０を含みうる。前記ＰＭＯＳ素子の第２ゲート絶縁膜３０２Ｂは基板３００上に形成されたアルミニウム酸化膜３４０を含む。また、前記第２ゲート絶縁膜３０２Ｂはインタフェース層３３０を含みうる。第１及び第２ゲート電極３５０ａ及び３５０ｂは導電性材料で形成され、選択的にポリシリコンで形成される。

図５は、基板４００上にＮＭＯＳ素子及びＰＭＯＳ素子が形成されている本発明の実施例を示す図面である。本実施例において、ＮＭＯＳ素子は第１ゲート絶縁膜４０２Ａ及び第１ゲート電極４４０ａを含む。同様に、ＰＭＯＳ素子は第２ゲート絶縁膜４０２Ｂ及びゲート電極４４０ｂを含む。前記ゲート絶縁膜４０２Ａはアルミニウム酸化膜４２０上に形成されたハフニウム酸化膜４３０を含む。また、前記第１ゲート絶縁膜４０２Ａはインタフェース層４１０を含みうる。前記ＰＭＯＳ素子の第２ゲート絶縁膜４０２Ｂはアルミニウム酸化膜４２０を含む。また、インタフェース層４１０を含む。前記第１及び第２ゲート電極４４０ａ及び４４０ｂは導電性材料で形成され、選択的にポリシリコンで形成される。

図６は、基板５００上にＮＭＯＳ素子及びＰＭＯＳ素子が形成されている本発明の実施例を示す図面である。

本実施例において、ＮＭＯＳ素子は第１ゲート絶縁膜５０２Ａ及び第１ゲート電極５５０ａを含む。ＰＭＯＳ素子は、前記基板５００上に形成された第２ゲート絶縁膜５０２Ｂ及び第２ゲート電極５５０ｂを含む。前記第１ゲート絶縁膜５０２Ａはハフニウム酸化膜５４０を含む。また、前記第１ゲート絶縁膜５０２Ａはインタフェース層５３０を含みうる。前記第２ゲート絶縁膜５０２Ｂはアルミニウム酸化膜５２０上に形成されたハフニウム酸化膜５４０を含む。また、前記第２ゲート絶縁膜５０２Ｂはインタフェース層５１０を含みうる。前記第１及び第２ゲート電極５５０ａ及び５５０ｂは導電性材料で形成され、選択的にポリシリコンで形成される。

ポリシリコン以外の他の例として、前記説明した実施例のゲート電極は金属及び／または金属窒化物で形成されうる。

図７Ａないし図７Ｈを参照して、本発明の実施例による図２のＭＯＳ素子の製造方法を詳細に説明する。

まず、図７Ａにおいて、半導体基板１００のＮＭＯＳ領域及びＰＭＯＳ領域上にインタフェース層１１０及びハフニウム酸化膜１２０を順に形成する。前記インタフェース層１１０は、前記ハフニウム酸化膜１２０と基板１００との間でインタフェースの役割をする。前記インタフェース層１１０は誘電定数ｋが８未満である低−ｋ材料で形成されうる。例えば、前記インタフェース層１１０としてシリコン酸化膜（ｋは約４）、シリコン酸化窒化膜（酸素含有量によってｋは約４〜８）、シリケート、またはこれらの組合せが用いられる。また、インタフェース層１１０はオゾンガスまたはオゾン水処理によって形成されうる。前記ハフニウム酸化膜１２０は前記インタフェース層１１０上に形成され、約５０Å以下の厚さを持ちうる。本実施例において、前記ハフニウム酸化膜１２０の厚さは約０．２〜５０Åである。

前記ハフニウム酸化膜１２０は化学気相蒸着（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）工程または原子層蒸着（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）工程によって形成できる。ＣＶＤ工程は、ハフニウムソース材料（例えば、ＨｆＣｌ_４、Ｈｆ（ＯｔＢｕ）_４、Ｈｆ（ＮＥｔＭｅ）_４、Ｈｆ（ＮＥｔ_２）_４、Ｈｆ（ＮＭｅ_２）_４）及び酸素ソース材料（例えば、Ｏ_２、Ｏ_３、酸素ラジカル）を使用して約４００〜６００℃で約１〜５Ｔｏｒｒの圧力で行われうる。前記ＡＬＤ工程は、ハフニウムソース材料（例えば、ＨｆＣｌ_４、またはＨｆ（ＯｔＢｕ）_４、Ｈｆ（ＮＥｔＭｅ）_４、Ｈｆ（ＭＭＰ）_４、Ｈｆ（ＮＥｔ_２）_４またはＨｆ（ＮＭｅ_２）_４のような金属有機前駆体）及び酸素ソース材料（例えば、Ｈ_２Ｏ、Ｈ_２Ｏ_２、−ＯＨラジカルを含むアルコール類、Ｏ_２またはＯ_３プラズマ、Ｏラジカル、Ｄ_２Ｏ）を使用して約１５０〜５００℃の温度及び約０．１〜５Ｔｏｒｒの圧力条件下で行われる。所望の厚さのハフニウム酸化膜が得られるまで前記蒸着工程及びパージ工程を繰り返す。ＡＬＤ工程は低温工程であって優れたステップカバレッジが得られ、厚さの制御が容易である。しかし、当業者であれば本発明の実施例の範囲を逸脱せずに、ＣＶＤ工程及びＡＬＤ工程から適切な変形を加えられるであろう。

次に、図７Ｂにおいて、前記ハフニウム酸化膜１２０を雰囲気ガス１２２（例えば、Ｎ_２、ＮＯ、Ｎ_２Ｏ、ＮＨ_３、Ｏ_２またはこれらの組合せ）でアニーリングして緻密化させる。前記ハフニウム酸化膜１２０の窒化のために前記雰囲気ガス１２２は窒素原子を含むことができる。前記アニーリングは真空にて約７５０〜１０５０℃で行うことができる。前記アニーリングは、湿式洗浄液（例えば、フッ素を含む洗浄液）のエッチング率を減少させる。前記アニーリングを７５０℃未満で行えばエッチング率が十分に減少せず、前記アニーリングは１０５０℃を超える温度で行えばハフニウム酸化膜１２０の結晶化が発生する可能性があって漏れ電流の増加を招く。

次に、図７Ｃにおいて、前記ハフニウム酸化膜１２０上にアルミニウム酸化膜１３０を形成する。前記アルミニウム酸化膜１３０は約５０Å未満の厚さを持ちうる。本実施例において、前記アルミニウム酸化膜１３０の厚さは約０．２〜５０Åの範囲内にある。前記アルミニウム酸化膜１３０はＣＶＤまたはＡＬＤ工程で形成されうる。ＡＬＤを利用する場合、蒸着工程はアルミニウムソース材料（例えば、ＴＭＡ（ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｕｍ）、ＡｌＣｌ_３、ＡｌＨ_３Ｎ（ＣＨ_３）_３、Ｃ_６Ｈ_１５ＡｌＯ、（Ｃ_４Ｈ_９）_２ＡｌＨ、（ＣＨ_３）_２ＡｌＣｌ、（Ｃ_２Ｈ_５）_３Ａｌまたは（Ｃ_４Ｈ_９）_３Ａｌ）及び酸素ソース材料（例えば、Ｈ_２Ｏ、Ｈ_２Ｏ_２、Ｏラジカル、Ｄ_２Ｏ、Ｎ_２Ｏプラズマ、Ｏ_２プラズマ）を使用して約２００〜５００℃及び約０．１〜５Ｔｏｒｒで行われる。所望の厚さのアルミニウム酸化膜が得られるまで前記蒸着工程及びパージ工程を繰り返す。前記酸素ソース材料としてＯ_３を使用する場合、後続のアニーリング段階を省略して熱処理量を最小化しうる。

その後、ＮＭＯＳ領域及びＰＭＯＳ領域上にフォトレジスト膜１３２を形成した後、これをＮＭＯＳ領域から除去する。

図７Ｄにおいて、前記フォトレジスト膜１３２をマスクとして使用してＮＭＯＳ領域上にある前記アルミニウム酸化膜１３０を洗浄液で除去する。前記洗浄液はフッ素を含有しうる（例えば２００：１に希釈された薄いＨＦ水溶液）。

次に、図７Ｅにおいて、前記フォトレジスト膜１３２を（例えば、アッシング及びストリップ工程によって）除去して、雰囲気ガス１３４で前記ハフニウム酸化膜１２０及びアルミニウム酸化膜１３０の表面をアニーリングする。本実施例及び他の実施例において、前記雰囲気ガス１３４はＮ_２、ＮＯ、Ｎ_２Ｏ、ＮＨ_３、Ｏ_２またはこれらの組合せからなることが望ましい。窒素雰囲気でアニーリングすると、アニーリング後にアニール層または窒素含有層が形成されうることに留意せねばならない。一例によれば、ハフニウム酸化膜はＨｆＯＮ膜になることができ、これは単に例示にすぎない。望ましくは、前記アニーリングは約７５０〜１０５０℃で行う。前記アニーリングを７５０℃未満の温度で行えば、エッチング率が十分に減少しない。また、アニーリングは１０５０℃を超える温度で行えば、漏れ電流が増加しうる。

前記アニーリングによって、ＰＭＯＳ領域では前記アルミニウム酸化膜１３０が緻密化して不純物侵入現象を防止しうる。また、前記アニーリングによって、前記ハフニウム酸化膜１２０と前記アルミニウム酸化膜１３０との間の急激な界面変化が除去されうる。すなわち、前記ハフニウム酸化膜１２０と前記アルミニウム酸化膜１３０との間のインタフェースの材料が蒸着時に反応し、１つ以上の混合された中間層または中間領域が形成される。アニーリングによって前記ハフニウム酸化膜１２０とアルミニウム酸化膜１３０との間に合金酸化膜が形成される。また、アニーリングによって下部のインタフェース層１１０とのインタフェースに合金酸化膜が形成されうる。

本実施例でのアニーリング方法は、本明細書に上述したものに限定されない。他の方法として、例えば、窒素雰囲気でプラズマ処理した後、真空または酸素雰囲気で熱処理することも採用できる。

図７Ｆにおいて、ＮＭＯＳ及びＰＭＯＳ領域上にポリシリコン層１４０を形成する。

その後、図７Ｇにおいて、前記ポリシリコン層１４０に不純物１４２（例えば、ＰまたはＡｓ）及び不純物１４４（例えば、Ｂ）を注入して導電性ポリシリコン層１４０ａ及び１４０ｂを形成する。

その後、図７Ｈにおいて、前記導電性ポリシリコン層１４０ａ及び１４０ｂをパターニングし、ＮＭＯＳトランジスタ１５２形成のためのゲートパターン及びＰＭＯＳトランジスタ１５４形成のためのゲートパターンを形成する。ソース／ドレイン領域を形成してＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する。

図８Ａないし図８Ｅを参照して、本発明の実施例による図３のＭＯＳ素子の製造方法を詳細に説明する。

図８Ａにおいて、半導体基板２００のＮＭＯＳ領域及びＰＭＯＳ領域上にインタフェース層２１０を形成する。前記インタフェース層２１０上にハフニウム酸化膜２２０を形成し、ＮＭＯＳ領域上にフォトレジストパターン２２２を形成する。

図８Ｂにおいて、ＰＭＯＳ領域上から前記ハフニウム酸化膜２２０を（例えば、ドライまたはウェットエッチングによって）選択的に除去する。ＰＭＯＳ領域上から前記ハフニウム酸化膜２２０を除去する時、ＰＭＯＳ領域上から前記インタフェース層２１０が共に除去されうる。この場合、前記ＰＭＯＳ領域で前記基板２００上に第２インタフェース層２３０を形成することができる。前記ハフニウム酸化膜２２０の表面を雰囲気ガス２３２でアニーリングしうる。

図８Ｃにおいて、前記ハフニウム酸化膜２２０及び第２インタフェース膜２３０上にアルミニウム酸化膜２４０を形成する。

図８Ｄにおいて、前記アルミニウム酸化膜２４０の表面をアニーリングガス２４２でアニーリングする。

その後、図８Ｅにおいて、ＮＭＯＳ素子では第１ゲート絶縁膜２０２Ａ上に、そしてＰＭＯＳ素子では第２ゲート絶縁膜２０２Ｂ上に、導電層２５０を形成する。前記導電層２５０は前記のようにゲート電極を形成する。

図９Ａないし図９Ｃを参照して、本発明の実施例による図４のＭＯＳ素子の製造方法を詳細に説明する。

図９Ａにおいて、図８Ｄを参照して説明した方法で構造物を得る。図示するように、前記構造物は半導体基板３００のＮＭＯＳ領域上に形成された第１インタフェース層３１０、及び半導体基板３００のＰＭＯＳ領域上に形成された第２インタフェース層３３０を含む。また、前記構造物は前記インタフェース層３１０上に形成されたハフニウム酸化膜３２０、及びＮＭＯＳ領域及びＰＭＯＳ領域上に形成されたアルミニウム酸化膜３４０を含む。その後、図９Ａに示すように、ＰＭＯＳ領域上にのみフォトレジストパターン３４２を形成する。

次に、図９Ｂにおいて、ＮＭＯＳ領域上から前記アルミニウム酸化膜３４０を除去し、残っているアルミニウム酸化膜３４０及びハフニウム酸化膜３２０を雰囲気ガス３４４でアニーリングする。

その後、図９Ｃにおいて、ＮＭＯＳ領域及びＰＭＯＳ領域上に導電層３５０を形成する。前記のように、前記導電層３５０はゲート電極の形成に用いられる。

図１０Ａないし図１０Ｆを参照して、本発明の実施例による図５のＭＯＳ素子の製造方法を詳細に説明する。本実施例の工程は、ハフニウム酸化膜を形成する前にアルミニウム酸化膜を形成することを除いては、図７Ａないし図７Ｈの工程と同様である。したがって、重複を避けるために詳細な説明は省略する。

図１０Ａにおいて、半導体基板４００のＮＭＯＳ領域、ＰＭＯＳ領域上にインタフェース層４１０、及びアルミニウム酸化膜４２０を順に形成する。

次に、図１０Ｂにおいて、雰囲気ガス４２２でアルミニウム酸化膜４２０をアニーリングする。

次に、図１０Ｃにおいて、前記アルミニウム酸化膜４２０上にハフニウム酸化膜４３０を形成する。また、ＮＭＯＳ領域上にフォトレジストパターン４３２を形成する。

図１０Ｄにおいて、前記フォトレジストパターン４３２をエッチングマスクとして使用し、ＰＭＯＳ領域上からハフニウム酸化膜４３０を洗浄液で除去する。

次に図１０Ｅにおいて、フォトレジストパターン４３２を除去し、前記ハフニウム酸化膜４３０及びアルミニウム酸化膜４２０の表面を雰囲気ガス４３４でアニーリングする。

図１０Ｆにおいて、ＮＭＯＳ領域及びＰＭＯＳ領域上にポリシリコン層４４０を形成する。前記のように、前記ポリシリコン層４４０はゲート電極の形成に用いられる。

図１１Ａないし図１１Ｅを参照して、本発明の実施例による図６のＭＯＳ素子の製造方法を詳細に説明する。

本実施例の工程は、ハフニウム酸化膜を形成する前にアルミニウム酸化膜を形成することを除いては、図８Ａないし図８Ｅの工程と同様である。したがって、重複を避けるために詳細な説明は省略する。

図１１Ａにおいて、半導体基板５００のＮＭＯＳ領域及びＰＭＯＳ領域上にインタフェース層５１０を形成する。前記インタフェース層５１０上にアルミニウム酸化膜５２０を形成し、ＰＭＯＳ領域上にフォトレジストパターン５２２を形成する。

図１１Ｂにおいて、ＮＭＯＳ領域上からアルミニウム酸化膜５２０を選択的に除去する。ＮＭＯＳ領域上からアルミニウム酸化膜５２０が除去される時、ＮＭＯＳ領域上にあるインタフェース層５１０も共に除去される。この場合、ＮＭＯＳ領域上から基板５００上に第２インタフェース層５３０を形成しうる。その後、前記アルミニウム酸化膜２２０を雰囲気ガス５３２でアニーリングする。

図１１Ｃにおいて、アルミニウム酸化膜５２０及び第２インタフェース層５３０上にハフニウム酸化膜５４０を形成する。

図１１Ｄにおいて、前記ハフニウム酸化膜５４０の表面をアニーリングガス５４２でアニーリングする。

その後、図１１Ｅにおいて、ＮＭＯＳ素子の第１ゲート絶縁膜５０２Ａ上及びＰＭＯＳ素子の第２ゲート絶縁膜５０２Ｂ上に導電層５５０を形成する。前記導電層５５０は前記のようにゲート電極の形成に用いられる。

図１２Ａないし図１２Ｃを参照して、本発明の実施例による図４のＭＯＳ素子の製造方法を詳細に説明する。

本実施例の工程は、ハフニウム酸化膜を形成する前にアルミニウム酸化膜を形成することを除いては、図９Ａないし図９Ｃの工程と同様である。したがって、重複を避けるために詳細な説明は省略する。

図１２Ａを参照すれば、図１１Ｄを参照して説明した方法で構造物を形成する。図示したように、前記構造物は半導体基板６００のＰＭＯＳ領域上に形成された第１インタフェース層６１０、及び半導体基板６００のＮＭＯＳ領域上に形成された第２インタフェース層６３０を含む。また、前記構造物は図示したように前記第１インタフェース層６１０上に形成されたアルミニウム酸化膜６２０、及びＮＭＯＳ領域及びＰＭＯＳ領域上に形成されたハフニウム酸化膜６４０を形成する。その後、図１１Ａに示すように、ＮＭＯＳ領域上にのみフォトレジストパターン６４２を形成する。

次に、図１２Ｂにおいて、ＰＭＯＳ領域上にあるハフニウム酸化膜６４０を除去し、残りのハフニウム酸化膜６４０及びアルミニウム酸化膜６２０を雰囲気ガス６４４でアニーリングする。

その後、図１２Ｃにおいて、ＮＭＯＳ領域及びＰＭＯＳ領域上に導電層６５０を形成する。前記導電層６５０は前記のようにゲート電極の形成に用いられる。

前記実施例は、単に例示的なものであり、特許請求の範囲に記載された本発明の範囲を制限するものではない。例示された実施例は当業者に本発明をより完全に説明するために提供されるものである。しかし、当業者であれば本発明の実施例の思想及び範囲を逸脱せずに他の変形が可能であることが理解できるであろう。

本発明の半導体素子及びその製造方法は、大規模かつ高集積ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩＣ）の回路素子及びその製造工程に適用しうる。

本発明の実施例によるＰＭＯＳ及びＮＭＯＳゲート絶縁膜の一例を示す概略図である。本発明の実施例によるＰＭＯＳ及びＮＭＯＳゲート絶縁膜のその他の例を示す概略図である。本発明の実施例によるＰＭＯＳ及びＮＭＯＳゲート絶縁膜の別の例を示す概略図である。本発明の一実施例によるＭＭＯＳ素子の概略的な断面図である。本発明の他の実施例によるＭＯＳ素子の概略的な断面図である。本発明のさらに他の実施例によるＭＯＳ素子の概略的な断面図である。本発明のさらに他の実施例によるＭＯＳ素子の概略的な断面図である。本発明のさらに他の実施例によるＭＯＳ素子の概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図２のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図３のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図３のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図３のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図３のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図３のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図５のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図６のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図６のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図６のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図６のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図６のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法のその他の一部を説明するための概略的な断面図である。本発明の実施例による図４のＭＯＳ素子の製造方法のさらに他の一部を説明するための概略的な断面図である。

符号の説明

１００半導体基板
１０２Ａ第１ゲート絶縁膜
１０２Ｂ第２ゲート絶縁膜
１０４ｎ−タイプチャンネル領域
１０６ｐ−タイプチャンネル領域
１１０インタフェース層
１２０ハフニウム酸化膜
１３０アルミニウム酸化膜
１４０ａ、１４０ｂ導電性ポリシリコン層
１５２ＮＭＯＳトランジスタ
１５４ＰＭＯＳトランジスタ。

Claims

第１基板領域、第１ゲート電極、及び前記第１基板領域と第１ゲート電極との間に位置する第１ゲート絶縁膜を具備する第１トランジスタと、
第２基板領域、第２ゲート電極、及び前記第２基板領域と第２ゲート電極との間に位置する第２ゲート絶縁膜を具備する第２トランジスタと、を含み、
前記第１ゲート絶縁膜は誘電定数が８以上である第１高誘電物質膜を含み、前記第２ゲート絶縁膜は誘電定数が８以上である第２高誘電物質膜を含み、前記第２高誘電物質膜は前記第１高誘電物質膜とは異なる物質であることを特徴とする半導体素子。
前記第１トランジスタはＮＭＯＳ素子であり、前記第２トランジスタはＰＭＯＳ素子であることを特徴とする請求項１に記載の半導体素子。
前記第１高誘電物質膜はハフニウム酸化膜であることを特徴とする請求項２に記載の半導体素子。
前記第１ゲート絶縁膜は、前記第１基板領域と前記第１高誘電物質膜との間に位置する第１インタフェース層をさらに含むことを特徴とする請求項２に記載の半導体素子。
前記第１インタフェース層は、シリコン酸化物、シリコン酸化窒化物及びシリケートよりなる群から選ばれた少なくとも１種の物質を含むことを特徴とする請求項４に記載の半導体素子。
前記第２高誘電物質膜はアルミニウム酸化膜であることを特徴とする請求項２に記載の半導体素子。
前記第２ゲート絶縁膜は、前記第２基板領域と前記第２高誘電物質膜との間に位置する第２インタフェース層をさらに含むことを特徴とする請求項６に記載の半導体素子。
前記第２インタフェース層は、シリコン酸化物、シリコン酸化窒化物及びシリケートよりなる群から選ばれた少なくとも１種の物質を含むことを特徴とする請求項７に記載の半導体素子。
前記第１ゲート絶縁膜は、誘電定数が８以上である第３高誘電物質膜を含むことを特徴とする請求項２に記載の半導体素子。
前記第１高誘電物質膜はハフニウム酸化膜であり、前記第２高誘電物質膜及び第３高誘電物質膜はアルミニウム酸化膜であることを特徴とする請求項９に記載の半導体素子。
前記第２高誘電物質膜及び第３高誘電物質膜は、同一平面上にあることを特徴とする請求項１０に記載の半導体素子。
前記第３高誘電物質膜は、前記第１基板領域と前記第１高誘電物質膜との間に位置することを特徴とする請求項１１に記載の半導体素子。
前記第１高誘電物質膜及び第２高誘電物質膜は、同一平面上にあることを特徴とする請求項１０に記載の半導体素子。
前記第１高誘電物質膜は、前記第１基板領域と前記第３高誘電物質膜との間に位置することを特徴とする請求項１３に記載の半導体素子。
前記第１高誘電物質膜と前記第３高誘電物質膜との間にあるインタフェース層は、前記第１高誘電物質膜と前記第３高誘電物質膜との合金であることを特徴とする請求項１０に記載の半導体素子。
前記合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項１５に記載の半導体素子。
前記第２ゲート絶縁膜は、誘電定数が８以上の第３高誘電物質膜を含むことを特徴とする請求項２に記載の半導体素子。
前記第１高誘電物質膜及び第３高誘電物質膜はハフニウム及び酸素を含み、前記第２高誘電物質膜はアルミニウム及び酸素を含むことを特徴とする請求項１７に記載の半導体素子。
前記第１高誘電物質膜及び第３高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項１８に記載の半導体素子。
前記第１高誘電物質膜及び第３高誘電物質膜は、同一平面上にあることを特徴とする請求項１８に記載の半導体素子。
前記第３高誘電物質膜は、前記第２基板領域と前記第２高誘電物質膜との間に位置することを特徴とする請求項２０に記載の半導体素子。
前記第１トランジスタ及び第２トランジスタそれぞれのゲート電極は、それぞれ金属及び金属窒化物よりなる群から選ばれた少なくとも１つであることを特徴とする請求項１に記載の半導体素子。
前記第１トランジスタ及び第２トランジスタそれぞれのゲート電極は、それぞれ金属、金属窒化物及びポリシリコンよりなる群から選ばれたち少なくとも１つであることを特徴とする請求項１に記載の半導体素子。
前記第１高誘電物質膜及び第２高誘電物質膜は、それぞれ窒素を含むことを特徴とする請求項２１に記載の半導体素子。
前記第１高誘電物質膜及び第２高誘電物質膜は、同一平面上にあることを特徴とする請求項１８に記載の半導体素子。
前記第２高誘電物質膜は、前記第２基板領域と前記第３高誘電物質膜との間に位置することを特徴とする請求項２５に記載の半導体素子。
前記第２高誘電物質膜と前記第３高誘電物質膜との間にあるインタフェース層は、前記第２高誘電物質膜と前記第３高誘電物質膜との合金であることを特徴とする請求項１８に記載の半導体素子。
前記合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項２７に記載の半導体素子。
前記第１ゲート絶縁膜及び第２ゲート絶縁膜の厚さは、０．２〜５０Åであることを特徴とする請求項２に記載の半導体素子。
基板と、
前記基板の表面に位置し、第１ハフニウム酸化膜、第１ゲート電極、及び第１ソース／ドレイン領域を含むＮＭＯＳトランジスタと、
前記基板の表面に位置し、アルミニウム酸化膜、第２ハフニウム酸化膜、第２ゲート電極、及び第２ソース／ドレイン領域を含むＰＭＯＳトランジスタと、を含むことを特徴とする半導体素子。
前記アルミニウム酸化膜は、前記第２ハフニウム酸化膜上に位置することを特徴とする請求項３０に記載の半導体素子。
前記第１ハフニウム酸化膜及び第２ハフニウム酸化膜は、それぞれ窒素を含むことを特徴とする請求項３１に記載の半導体素子。
前記第１ゲート電極及び第２ゲート電極は、金属を含むことを特徴とする請求項３０に記載の半導体素子。
前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、それぞれシリコン酸化物、シリコン酸化窒化物及びシリケートよりなる群から選ばれた少なくとも１つからなるインタフェース層を含むことを特徴とする請求項３０に記載の半導体素子。
前記ＰＭＯＳトランジスタは、ハフニウムアルミニウム酸化物を含むインタフェース層をさらに含むことを特徴とする請求項３４に記載の半導体素子。
前記ＰＭＯＳトランジスタは、ハフニウムアルミニウム酸化物を含むインタフェース層をさらに含むことを特徴とする請求項３１に記載の半導体素子。
第１基板領域上に誘電定数が８以上である第１高誘電物質膜を含む第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に第１ゲート電極を形成してＮＭＯＳ素子を形成する段階と、
第２基板領域上に誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である第２高誘電物質膜を含む第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート電極を形成してＰＭＯＳ素子を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム及び酸素を含み、前記第２高誘電物質膜はアルミニウム及び酸素を含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項３８に記載の半導体素子の製造方法。
前記第１ゲート絶縁膜は、第３高誘電物質膜をさらに含むように形成されることを特徴とする請求項３７に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム及び酸素を含み、前記第２高誘電物質膜はアルミニウム及び酸素を含み、前記第３高誘電物質膜はアルミニウム及び酸素を含むことを特徴とする請求項４０に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含み、前記第３高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項４１に記載の半導体素子の製造方法。
前記第２ゲート絶縁膜は、第３高誘電物質膜をさらに含むように形成されることを特徴とする請求項３７に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム及び酸素を含み、前記第２高誘電物質膜はアルミニウム及び酸素を含み、前記第３高誘電物質膜はハフニウム及び酸素を含むことを特徴とする請求項４３に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含み、前記第３高誘電物質膜はハフニウム酸化膜を含むことを特徴とする請求項４４に記載の半導体素子の製造方法。
基板の第１領域及び第２領域上に誘電定数が８以上である第１高誘電物質膜を形成する段階と、
前記第１高誘電物質膜上に誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である第２高誘電物質膜を形成する段階と、
前記基板の第２領域上に位置する前記第２高誘電物質膜の第１部分を覆うようにマスクを形成する段階と、
前記マスクによって露出する前記第２高誘電物質膜の第２部分を除去し、前記基板の第１領域上に位置する第１高誘電物質膜の第１部分を露出させる段階と、
前記マスクを除去して前記第２高誘電物質膜の第１部分を露出させる段階と、
前記第１高誘電物質膜の第１部分及び前記第２高誘電物質膜の第１部分上に、第１ゲート電極及び第２ゲート電極をそれぞれ形成する段階と、を含むことを特徴とする半導体素子の製造方法。
前記第１高誘電物質膜を形成した後、前記第２高誘電物質膜を形成する前に第１アニールを行う段階をさらに含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
前記第１高誘電物質膜のフッ素系化学物質に対するエッチング耐性を増加させるため、前記第１アニールによって前記第１高誘電物質膜を緻密化することを特徴とする請求項４７に記載の半導体素子の製造方法。
前記第１アニールは、Ｎ_２、ＮＯ、Ｎ_２Ｏ、ＮＨ_３及びＯ_２よりなる群から選ばれた少なくとも１つを含むガス雰囲気下で行われることを特徴とする請求項４８に記載の半導体素子の製造方法。
前記第１アニールの温度は７５０〜１０５０℃の範囲にあることを特徴とする請求項４８に記載の半導体素子の製造方法。
前記マスクを除去して前記第２高誘電物質膜の第１部分を露出させた後、第２アニールを行う段階をさらに含むことを特徴とする請求項４７に記載の半導体素子の製造方法。
前記第１領域はＮＭＯＳ領域であり、前記第２領域はＰＭＯＳ領域であり、前記第１高誘電物質膜はハフニウム及び酸素を含み、前記第２高誘電物質膜はアルミニウム及び酸素を含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項５２に記載の半導体素子の製造方法。
前記第１領域はＰＭＯＳ領域であり、前記第２領域はＮＭＯＳ領域であり、前記第１高誘電物質膜はアルミニウム及び酸素を含み、前記第２高誘電物質膜はハフニウム及び酸素を含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
前記第１高誘電物質膜はアルミニウム酸化膜を含み、前記第２高誘電物質膜はハフニウム酸化膜を含むことを特徴とする請求項５４に記載の半導体素子の製造方法。
前記第１高誘電物質膜及び第２高誘電物質膜をアニーリングし、前記第１高誘電物質膜及び前記第２高誘電物質膜の物質であるインタフェース合金を形成する段階をさらに含むことを特徴とする請求項４６に記載の半導体素子の製造方法。
前記第１領域はＮＭＯＳ領域であり、前記第２領域はＰＭＯＳ領域であり、前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含み、前記インタフェース合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項５６に記載の半導体素子の製造方法。
前記第１領域はＰＭＯＳ領域であり、前記第２領域はＮＭＯＳ領域であり、前記第１高誘電物質膜はアルミニウム及び酸素を含み、前記第２高誘電物質膜はハフニウム及び酸素を含み、前記インタフェース合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項５６に記載の半導体素子の製造方法。
基板の第１領域及び第２領域上に誘電定数が８以上である第１高誘電物質膜を形成する段階と、
前記基板の第１領域上に位置する前記第１高誘電物質膜の第１部分を覆うようにマスクを形成する段階と、
前記マスクによって露出しており、前記基板の第２領域上に位置する前記第１高誘電物質膜の第２部分を除去する段階と、
前記マスクを除去して前記第１高誘電物質膜の第１部分を露出させる段階と、
誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である第２高誘電物質膜を、前記第１高誘電物質膜の第１部分上及び前記基板の第２領域上に形成する段階と、
前記第１領域上に位置する前記第２高誘電物質膜の第１部分及び前記第２領域上に位置する前記第２高誘電物質膜の第２部分上に、第１ゲート電極及び第２ゲート電極をそれぞれ形成する段階と、を含むことを特徴とする半導体素子の製造方法。
前記第１領域はＮＭＯＳ領域であり、前記第２領域はＰＭＯＳ領域であり、前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項５９に記載の半導体素子の製造方法。
前記第１領域はＰＭＯＳ領域であり、前記第２領域はＮＭＯＳ領域であり、前記第１高誘電物質膜はアルミニウム酸化膜を含み、前記第２高誘電物質膜はハフニウム酸化膜を含むことを特徴とする請求項５９に記載の半導体素子の製造方法。
前記第１高誘電物質膜及び第２高誘電物質膜をアニーリングし、前記第１高誘電物質膜及び前記第２高誘電物質膜の物質であるインタフェース合金を形成する段階をさらに含むことを特徴とする請求項５９に記載の半導体素子の製造方法。
前記第１領域はＮＭＯＳ領域であり、前記第２領域はＰＭＯＳ領域であり、前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含み、前記インタフェース合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項６２に記載の半導体素子の製造方法。
前記第１領域はＰＭＯＳ領域であり、前記第２領域はＮＭＯＳ領域であり、前記第１高誘電物質膜はアルミニウム酸化膜を含み、前記第２高誘電物質膜はハフニウム酸化膜を含み、前記インタフェース合金はハフニウム、アルミニウム及び酸素を含むことを特徴とする請求項６２に記載の半導体素子の製造方法。
基板の第１領域及び第２領域上に誘電定数が８以上である第１高誘電物質膜を形成する段階と、
前記基板の第１領域上に位置する前記第１高誘電物質膜の第１部分を覆うようにマスクを形成する段階と、
前記マスクによって露出しており、前記基板の第２領域上に位置する前記第１高誘電物質膜の第２部分を除去する段階と、
前記マスクを除去して前記第１高誘電物質膜の第１部分を露出させる段階と、
誘電定数が８以上であって前記第１高誘電物質膜とは異なる物質である第２高誘電物質膜を、前記第１高誘電物質膜の第１部分上及び前記基板の第２領域上に形成する段階と、
前記第２領域上に位置する前記第２高誘電物質膜の第１部分上にマスクを形成する段階と、
前記マスクによって露出しており、前記基板の第１領域上に位置する前記第２高誘電物質膜の第２部分を除去する段階と、
前記マスクを除去して前記第２高誘電物質膜の第１部分を露出させる段階と、
前記第１高誘電物質膜の第１部分及び前記第２高誘電物質膜の第１部分上に、第１ゲート電極及び第２ゲート電極をそれぞれ形成する段階と、を含むことを特徴とする半導体素子の製造方法。
前記第１領域はＮＭＯＳ領域であり、前記第２領域はＰＭＯＳ領域であり、前記第１高誘電物質膜はハフニウム酸化膜を含み、前記第２高誘電物質膜はアルミニウム酸化膜を含むことを特徴とする請求項６５に記載の半導体素子の製造方法。
前記第１領域はＰＭＯＳ領域であり、前記第２領域はＮＭＯＳ領域であり、前記第１高誘電物質膜はアルミニウム酸化膜を含み、前記第２高誘電物質膜はハフニウム酸化膜を含むことを特徴とする請求項６５に記載の半導体素子の製造方法。