CN100580874C - 集成多栅极电介质成分和厚度的半导体芯片及其制造方法 - Google Patents
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Abstract
本发明公开了一种方法。所述方法包括在衬底上方形成材料并且构图所述材料，以便去除部分所述材料并且暴露所述衬底的下面的部分。所述方法还包括进行氧化工艺，由此在所述衬底的被暴露的部分上方并且在所述材料和衬底之间的界面形成氧化物层。本发明还公开了一种电路，该电路包括非关键器件和作为部分非关键器件形成的氧化物。高K电介质材料形成于作为所述电路内部分关键器件的衬底的上方。在所述高K电介质材料和下面的衬底之间提供氧化物基界面。本发明提供了第二种方法，所述方法形成氮化物或氧氮化物作为第一材料。
Description
技术领域
本发明涉及半导体芯片及其制造方法，并且更具体地涉及集成的多栅极氧化物厚度或成分的半导体芯片及其制造方法。
背景技术
在CMOS技术内，存在用多栅极电介质在芯片内产生场效应晶体管(FET)的需求。通过实例的方式，对于不同器件性能和产品的需求，需要多栅极电介质厚度。对于高性能逻辑电路，通常需要薄电介质，而需要较厚的电介质以支持在较高电压下工作的I/O电路。还希望在半导体芯片内产生包含独特的栅极电介质成分的区。不同的栅极电介质成分可以包括氧化物、氮化物、氧氮化物、高K电介质材料、或这些膜的堆叠的组合。这些电介质材料拥有不同的特性，包括泄漏、电容、迁移率、界面质量、可靠性、电荷俘获、和扩散阻挡特性。通过在可以从该电介质的所述特定特性获益的电路的区内放置不同的电介质，可以优化所述半导体芯片的整体性能。
在前述多栅极电介质的形成的FET应用之外，对于电容器应用，例如解耦电容器或DRAM存储电容器，可以需要附加的厚度或成分的栅极电介质，以便优化对于栅极泄漏和单位面积的电容的需求。
但是，对于当前的集成方案有限制。例如，标准的集成顺序是在整个晶片上生长较厚(第一)电介质，然后使用光刻掩模，湿法蚀刻其中薄(第二)电介质将要生长的区。在该集成方案中，在其中将要形成薄(第二)电介质的区中的衬底表面总要经历生长化学氧化物的光致抗蚀剂剥离工艺。该化学氧化物被引入较薄的第二氧化物并且可以损害电介质的质量。使用这种类型的集成顺序还导致暴露所述薄(第二)电介质区至附加的湿法蚀刻工艺，所述湿法蚀刻工艺可以通过产生表面粗糙度而降低界面质量。因为薄电介质通常是需要最高质量的半导体芯片的关键区，所以在薄电介质区中的劣化机制尤其成为问题。相似的缺点存在于在芯片内产生多电介质成分区的标准集成方案。
因而，本领域存在克服上述缺陷和限制的需求。
发明内容
在本发明的第一方面中，一种方法包括在衬底上方形成电介质材料，并且构图所述材料，以便去除部分材料并且暴露所述衬底的下面的部分。所述方法还包括进行氧化工艺，以便在衬底的被暴露的部分上方并且在所述材料和衬底之间的界面形成氧化物层。
在本发明的另一方面中，一种方法包括在衬底上方形成高K电介质材料，并且构图高K电介质材料，以便暴露衬底的非关键部分。所述方法还包括进行低温氧化工艺，以便在衬底的被暴露的部分上方并且在高K材料和衬底之间的界面形成氧化物层。
在本发明的又一方面中，一种电路包括形成有氧化物栅极电介质的非关键器件；和关键器件，所述关键器件具有高K电介质材料和所述高K电介质材料与下面的衬底之间的氧化物基界面。
所述电介质材料是HfSiOx、HfO2、HfSiON、ZrO2或其组合。
附图说明
图1-4示出了根据本发明第一方面的工艺步骤和最终结构；
图5-9示出了根据本发明第一方面的具有在氧化之后的可选的等离子体氮化的工艺步骤和最终结构；
图10-14示出了根据本发明第一方面的具有在氧化之前的可选的等离子体氮化的工艺步骤和最终结构；并且
图15-19示出了根据本发明第二方面的工艺步骤和最终结构。
具体实施方式
本发明涉及半导体芯片及其制造方法，更具体地涉及集成的多栅极电介质成分和厚度的半导体芯片及其制造方法。在实施例中，本发明的半导体芯片使用使得可以在同一的半导体芯片内产生例如氧化物/氧氮化物和高K电介质的集成顺序而制造。材料的集成通过在高K电介质下面的界面层的生长而改善了高K电介质界面，并且避免高K电介质暴露于可以使高K特性降低的高温之下。
通过实例的方式，集成包括在需要高性能晶体管的芯片的区中的SiO2(氧化物)或SiON(氧氮化物)栅极电介质，并且可以承受高栅极泄漏/功率耗散。此外，设想高K栅极电介质(例如HfO2、HfSiO、ZrO2等)用于需要低栅极泄漏/功率耗散的晶体管的芯片的区中。本发明设想的另一集成使用用于高性能晶体管的SiO2或SiON栅极电介质，和用于解耦电容器阵列(单位面积高电容)或SRAM阵列的高K栅极电介质。本发明设想的又一集成使用较厚的SiO2或SiON栅极用于低栅极泄漏晶体管，和使用高K栅极电介质用于阵列和/或逻辑电路的低Tinv和较高性能部分。
在本发明的第一方面中，一种方法包括在衬底上方形成高K电介质材料，并且构图所述高K电介质材料，以便暴露所述衬底的非关键部分。所述方法还包括进行氧化工艺，或者是低温等离子体、热、或者是基团，以便在衬底的被暴露的部分上方并且在所述高K电介质材料和衬底之间的界面形成氧化物层。该方面还可以替代地包括在氧化之前或之后的热等离子体氮化。
在本发明的第二方面中，一种方法包括通过或者等离子体或者热氮化法在衬底上方形成氮化物或氧氮化物电介质材料，并且构图该氮化物层，以便暴露衬底的非关键部分。所述方法还包括进行氧化工艺，或者是低温等离子体、热或者是基团，以便在衬底的被暴露的部分上方并且在氮化物电介质材料和衬底之间的界面形成氧化物层。该方面还可以替代地包括在氧化之后通过或者等离子体或者热氮化的附加氮化。
图1示出了根据本发明一方面的初始结构。在初始结构中，高K电介质材料10沉积在衬底上方。在沉积高K电介质材料10之前，衬底可以使用例如HF和/或SC1和SC2进行预清洁，从而保持薄叠层。
为了说明的目的，衬底仅显示于图1中；然而本领域的技术人员应当理解在此示出的所有结构均包括衬底。衬底优选为硅但是可以由砷化镓、硅-锗、或绝缘体上硅(SOI)衬底制成。此外，衬底还包含或n型或p型掺杂剂的掺杂剂。
高K电介质材料10可以例如是HfO2、HfSiOx、HfSiON、ZrO2或其组合。在实施例中，高K电介质材料10的厚度可以是从大约10埃至40埃的范围，尽管根据具体需要的器件的性能在本发明中也设想其它的厚度。在实施例中，高K电介质材料10具有大于SiO2的值并且更优选大于10的K值。高K电介质材料10可以使用例如通常所知的技术，例如CVD、PVD和原子层沉积而沉积。
图2示出了根据本发明的光刻工艺。在该实施例中，抗蚀剂层12沉积在高K电介质材料10的部分上方。在该实施例中，抗蚀剂层12形成于芯片的关键侧的上方，即芯片的高性能侧。然后所得的结构经历传统的光刻工艺，以便从非关键器件去除光致抗蚀剂。未被保护的高K电介质材料10从非关键器件被去除。在实施例中，将在非关键区上制造作为低功耗器件的MOSFET并且将在关键区上制造高性能的MOSFET。
图3示出了根据本发明的另一工艺步骤。在该工艺步骤中，使用传统剥离工艺剥离关键区上方的抗蚀剂层12。例如，可以使用硫酸和过氧化氢溶液剥离抗蚀剂层12。剥离工艺在非关键区上(例如低性能器件)形成薄氧化物14。应当理解，薄氧化物材料14的厚度可以为大约12埃。剥离工艺将潜在的损伤从关键区转移至非关键区(由于保护性的高K电介质层10)。
图4还表示了根据本发明的工艺步骤。在这些工艺步骤中，图4的结构是预清洁的。在该实施例中，预清洁可以是SC1和SC2清洁。
进行氧化，以便在非关键区上形成氧化层16。在该工艺步骤中，在高K电介质材料10下面形成薄氧化物18。在一实施例中，氧化物层16的厚度大约是20埃而薄氧化物层18的厚度是大约3埃。在实施例中，高K电介质材料10将减缓氧化工艺因而导致较薄的氧化物层18。薄氧化物层18提供了衬底和高K电介质材料10之间的界面，高K电介质材料10提供了对于高K电介质材料10和衬底中间的直接接触的改善。
氧化可以是等离子体、基团、或热氧化工艺。在优选的实施例中，氧化在低温下进行(例如小于或等于400℃)以便避免高K电介质材料10的退化。在后续的工艺步骤中，可以用已知的形成工艺在高K材料上建造MOSFET。
图5示出了根据本发明的一方面的具有氧化之后的可选的等离子体氮化的初始结构。如同图1，在该初始结构中，高K电介质材料10沉积在衬底上方。在沉和步骤之前，衬底可以使用例如HF和/或SC1和SC2预清洁，以便保持薄叠层。在实施例中，高K电介质材料的厚度可以从大约10埃至40埃，尽管根据具体的所需要的器件性能本发明也设想其它的厚度。在实施例中，高K电介质材料10具有比SiO2大的K值，并且更优选大于10的K值。高K电个质材料10可以是HfO2、HfSiOx、HfSiON、ZrO2或其它电介质材料。高K电介质材料10可以使用例如CVD、PVD、ALD等沉积。
图6示出了根据本发明的光刻工艺。在该实施例中，如图2，抗蚀剂层12沉积在高K电介质材料10的部分上方。抗蚀剂层12在关键区即高性能器件区的上方形成。所得的结构随后经历传统的光刻和蚀刻工艺，使得从非关键区中被去除未被保护的高K电介质材料10。
图7示出了根据本发明的另一工艺步骤。在该工艺步骤内，使用传统剥离工艺剥离芯片的关键侧上方的抗蚀剂层12，如同参考图3所讨论的。所得的薄氧化物材料14的厚度可以为约12埃。剥离工艺将任何潜在的损伤从关键器件转移至非关键器件(由于高K电介质层10的保护性)。
图8也表示根据本发明的另外的工艺步骤。在这些工艺步骤中，使用例如SC1和SC2预清洁结构。进行氧化从而在非关键区上形成氧化层16。在该工艺步骤中，如同图4，在高K电介质材料10下面形成薄氧化物18。在一实施例中，氧化物层16的厚度大约是20埃而薄氧化物层18的厚度是大约3埃。如同先前的实施例，高K电介质材料10减缓氧化工艺因而导致在衬底和高K电介质材料10之间的界面较薄的氧化物层18。
如同先前的实施例，氧化可以是等离子体、基团、或热氧化工艺。在优选的实施例中，氧化在低温下进行(例如小于或等于400℃)以便避免高K电介质材料10的退化。在后续的工艺步骤中，可以用已知的形成工艺在高K材料上建造MOSFET。
在图9中，在低温下进行等离子体氮化工艺。例如，等离子体氮化工艺可以在大约400℃或更低的温度下进行。通过在整个结构上进行等离子氮化，可以形成相对于非氮化的电介质具有减小的栅极泄漏的电介质，因而导致减小的功耗。另外，等离子体氮化提供了对于掺杂剂例如硼的改善的扩散阻挡，因而避免硼穿透入下面的衬底。即氮化改善了高K电介质材料10的总体性能(形成氮化的高K材料10a)以及通过优化其阻挡能力而改善了氧化物16的总体性能。
图10-14与参考图5-9所述的基本相同。但是，在该实施例中，在先前实施例的氧化步骤之前进行氮化工艺。通过实例的方式，图10示出了初始结构。与图1和图5相似，预清洁工艺之后，高K电介质材料10沉积在衬底上方。
在图11中，抗蚀剂沉积在高K电介质材料10的上方。随后进行光刻和蚀刻工艺，从非关键区去除光致抗蚀剂。在图12中，使用传统剥离工艺剥离在关键侧区上方的抗蚀剂层12，如同参考图3所讨论的。所得的薄氧化物材料14的厚度可以是大约12埃。剥离工艺将任何潜在的损伤从关键器件转移至非关键器件(由于高K电介质层10的保护性)。
在图13中，进行预清洁步骤，如上所述。还在低温下进行等离子体氮化，从而形成氮化的高K电介质材料10a。例如，等离子体氮化工艺可以在大约400℃或更低的温度下进行。通过在整个结构上进行等离子氮化，可以减小在随后将要形成于芯片的非关键侧上的氧化物材料中的泄漏电流。在该工艺阶段，等离子体氮化将提供在后续形成的氧化物层中的不同的氮分布。
如同先前所讨论的，等离子体氮化提供了对于掺杂剂，例如硼的良好的扩散阻挡，因而避免硼穿透入下面的衬底，并且通过优化其阻挡和泄漏电流能力而改善了高K电介质材料的总体特性。在实施例中，工艺条件取决于希望的器件质量。
图14表示在非关键器件上形成氧氮化物层16a的氧化步骤。在该工艺步骤中，如同图4和图8，薄氧化物形成于高K电介质材料10之下。在一实施例中，氮化物形成氧氮化物层16a至大约10-20埃的厚度。高K电介质材料减缓氧化过程因而导致衬底和高K电介质材料10之间的薄氧化物界面，如图上面所讨论的。如同先前的实施例，氧化可以是等离子体、基团或热氧化工艺。在优选的实施例中，氧化优选在低温下进行(例如小于或者等于40℃)，以便避免高K电介质材料10的退化。在后续的工艺步骤中，栅极可以用已知的形成工艺建造于高K材料上。
图15-19示出了根据本发明一方面的又一实施例。在该实施例中，与上述相似进行预清洁工艺。另外，进行直接氮化从而形成氮化物层20。在图15中示出的步骤可以通过等离子体或热工艺而进行。
图16示出了根据本发明的光刻工艺。在该实施例中，抗蚀剂层12沉积在氮化物层20的部分的上方。抗蚀剂层12形成于关键区即高性能器件的上方。所得的结构随后经历传统的蚀刻工艺，使得在芯片的非关键侧上去除氮化物层20。
在图17中，使用传统剥离工艺剥离在芯片的关键侧上方的抗蚀剂层12，如同参考图3所讨论的。剥离工艺形成为大约12埃的所得的薄氧化物材料14。剥离工艺将任何潜在的损伤从关键区转移至非关键区(由于高K电介质层10的保护性)。
图18还表示根据本发明的另外的工艺步骤。在这些工艺步骤中，结构使用例如SC1和SC2被预清洁。进行氧化，以便在非关键区上形成厚氧化物层16。在该工艺步骤中，在氮化物层20下面形成薄氧化物或氧氮化物层18a。与高K电介质的实施例相似，氮化物层20减缓氧化过程因而导致较薄的氧化物(氧氮化物)层18a，提供衬底和氮化物层20之间的界面。该界面提供了从氮化物层20和衬底之间的界面的改善。如同先前的实施例，氧化可以是等离子体、基团或热氧化工艺。
在图19中，在低温下进行可选的等离子体氮化工艺。例如，等离子体氮化工艺可以在大约400℃或更低的温度下进行。通过在整个结构上进行等离子氮化，可以减小在氧化物材料中的泄漏电流因而节省芯片中的功耗并且减小掺杂剂扩散入衬底的可能性。
现在应当理解，多栅极电介质成分，即不同的成分和厚度的栅极电介质，制造于单个芯片之内以便支持各种器件。例如，在实施例中，对于各种器件设想不同的氮浓度和分布，以便恰当地平衡氧氮化物的益处(栅极泄漏电流减小，Tinv减小)。本发明设想对于不同的电介质层使用不同的氧化速率或表面处理，以便产生多电介质。例如，在栅极电介质中的氮可以减小氧化速率。一实施例使用这样的特性以便通过产生具有不同氮浓度的区，随后通过氧化而产生多栅极电介质厚度。具有较高氮浓度的区具有减小了的氧化速率并且导致较薄的电介质，而具有较低氮浓度的区以较高的速率生长导致较厚的电介质。与当前的集成方案相比，这避免了将薄氧化物硅表面暴露于光致抗蚀剂，并且还消除了一次HF暴露和潜在的在薄氧化物区上的表面粗糙度的增加。因为保持了在作为最关键的产品区的薄电介质区较高的硅表面/界面的质量，所以这些都是有益的。如上所述，通过集成多栅极电介质材料，例如在同一芯片内的高K电介质和氧化物，可以实现相似的实施例和收益。
上述方法用于集成电路芯片的制造。所得的集成电路芯片可以通过制造商以原料晶片的形式(即作为具有多个未封装的芯片的单个晶片)，作为裸芯，或以封装的形式分发。在后者的情形，芯片安装在单芯片封装中(例如塑料载体，具有固定于母板或其它高级的载体的引线)或以多芯片封装(例如具有在任一表面或两个表面的互连或掩埋互连的陶瓷载体)。在任何的情形中，随后芯片与其它芯片、分立电路元件、和/或其它作为或者是(a)中间产品，例如母板，或者是(b)终端产品的信号处理器件集成。终端产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用至先进的具有显示器、键盘或其它输入器件、和中央处理器的计算机产品。
尽管就典型实施例描述了本发明，但是本领域的技术人员应当理解可以在改进的情况且在所附权利要求的精神和范围之内实施本发明。
Claims (15)
1.一种用于制造半导体芯片的方法，包括：
在衬底上方形成高K电介质材料；
构图所述高K电介质材料，以便去除部分所述高K电介质材料并且暴露部分的所述衬底；以及
进行氧化工艺，由此在所述衬底的被暴露的部分上方并且在所述高K电介质材料和衬底之间的界面形成氧化物层，
其中所述高K电介质材料是HfSiOx、HfO2、HfSiON、ZrO2或其组合。
2.根据权利要求1的方法，还包括在形成所述高K电介质材料之前预清洁衬底。
3.根据权利要求1的方法，其中所述构图包括在关键区上的所述高K电介质材料的部分上方沉积抗蚀剂层，并且去除未被保护的在非关键区上的高K电介质材料，使得由剥离所引起的损伤从关键区转移至非关键区。
4.根据权利要求1的方法，其中：
所述氧化在低温下进行；并且
所述高K电介质材料阻挡在所述衬底和高K电介质材料之间的界面所导致的氧化工艺。
5.根据权利要求4的方法，其中所述低温是400℃或更低。
6.根据权利要求1的方法，还包括在氧化工艺之后进行氮化工艺，由此在所述高K电介质材料和氧化物层的顶部形成氮基层，所述氮化在低温下进行。
7.根据权利要求6的方法，其中所述氮化工艺减小了在氧化物中的泄漏电流并且提供了对于掺杂剂的扩散阻挡，因而避免了硼穿透入所述衬底中。
8.根据权利要求1的方法，还包括在所述氧化工艺之前进行氮化工艺，从而形成氮化的高K电介质材料，所述氮化在400℃或更低的温度下进行。
9.一种用于制造半导体芯片的方法，包括：
在衬底上方形成高K电介质材料；
构图所述高K电介质材料，以便暴露衬底的非关键部分；以及
进行低温氧化工艺，以便在所述衬底的被暴露的部分上方并且在所述高K电介质材料和衬底之间的界面形成氧化物层，
其中所述高K电介质材料是HfSiOx、HfO2、HfSiON、ZrO2或其组合。
10.根据权利要求9的方法，其中所述低温是400℃或更低。
11.根据权利要求9的方法，还包括在所述氧化工艺之后进行氮化工艺，所述氮化工艺在所述高K电介质材料和所述氧化物的顶部形成氮基材料。
12.根据权利要求11的方法，其中所述氮化在400℃或更低的低温下进行。
13.根据权利要求11的方法，其中所述氮化工艺减小了在氧化物中的泄漏电流并且提供了对于掺杂剂的扩散阻挡，因而避免了硼穿透入所述衬底内。
14.根据权利要求9的方法，其中所述高K电介质材料留在所述衬底的关键部分的上方。
15.一种电路，包括：
形成有氧化物栅极电介质的非关键器件；和
关键器件，所述关键器件具有高K电介质材料和所述高K电介质材料和下面的衬底之间的氧化物基界面，
其中所述高K电介质材料是HfSiOx、HfO2、HfSiON、ZrO2或其组合。
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