JP2004342775A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート絶縁膜3として、半導体基板1の側から窒素と金属を含んだ第1の高誘電率膜4と、第1の高誘電率膜4とは組成の異なる第2の高誘電率膜5を積層した絶縁膜を用いて絶縁ゲート型トランジスタを構成する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、高誘電率絶縁膜と半導体基板界面に低誘電率酸化物が形成されることによる酸化膜換算膜厚(EOT:Equivalent Oxide Thickness)の増大を抑制するための構成に特徴のある半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
近年、集積回路技術の発達に伴うMOSFETの微細化の進展とともに、ゲート絶縁膜としてHfO2 、ZrO2 、それらのシリケート或いはアルミネート、さらには、Al2 O3 等の高誘電率(High−k)膜の採用が試みられている(例えば、非特許文献1乃至3参照)。
【0003】
ここで、図5を参照して従来の高誘電率ゲート絶縁膜を用いたMOS型半導体装置の一例を説明する。
図5参照
図5は、従来の高誘電率ゲート絶縁膜を用いたMOS型半導体装置の概略的要部断面図であり、まず、n型シリコン基板31の所定領域にp型ウエル領域32を形成するとともに、n型シリコン基板31を選択酸化することによって素子分離酸化膜33を形成したのち、有機金属気相成長法を用いてHf(t−OC4 H9 )4 、Al(t−C4 H9 )3 、及び、O2 を流した酸化性雰囲気中で素子形成領域にHf80Al20Oy からなるゲート絶縁膜34を形成する。
【0004】
次いで、多結晶シリコンからなるゲート電極35を形成し、このゲート電極35をマスクとしてAs等のイオンを注入することによってn+ 型ソース・ドレイン領域36を形成したのち、全面に低温酸化膜(LTO)からなる層間絶縁膜37を堆積させ、次いで、層間絶縁膜37にn+ 型ソース・ドレイン領域36に達するコンタクトホールを形成し、このコンタクトホールをWで埋め込んでWプラグ38を形成することによって、MOSFETの基本構成が完成する。
【0005】
このゲート絶縁膜34を構成するHf80Al20Oy の比誘電率は約27であるので、例えば、ゲート絶縁膜34を2nm堆積させた場合にも、酸化膜換算膜厚EOTは、SiO2 膜に換算した場合の等価膜厚であるので、SiO2 の比誘電率を約3.9とすると、
EOT≒2×3.9/27≒0.2888≒0.3〔nm〕
となる。
【0006】
したがって、この様な高誘電率膜を用いることによって、通常の成膜技術の限界を越える酸化膜換算膜厚EOTのゲート絶縁膜を有する微細なMOSFETを構成することが可能になる。
【0007】
【非特許文献1】
IEDM2001 Technical Digest,No.20.3,pp.459−462,2001
【非特許文献2】
IEDM2002 Technical Digest,No.34.1,pp.849−852,2002
【非特許文献3】
2002 Symposium on VLSI Technology Digest of Technical Paper,No.15.1,2002
【0008】
【発明が解決しようとする課題】
しかし、ゲート絶縁膜として、上述の高誘電率膜(High−k膜)を用いた場合には、シリコン基板との界面に誘電率の低いSiO2 膜が形成されてしまうという問題があるのでこの事情を図6を参照して説明する。
【0009】
図6参照
図6は、従来の高誘電率ゲート絶縁膜を用いたMOS型半導体装置における問題点の説明図であり、p型ウエル領域32とゲート絶縁膜34との界面に1nm程度の膜厚のSiO2 膜39が形成される。
【0010】
これは、ゲート絶縁膜34の形成直前のp型ウエル領域32の表面にケミカル酸化膜が島状に残っていること、及び、酸化雰囲気中での成膜時、さらには、注入イオンの活性化等のその後の熱処理工程においてO2 とp型ウエル領域32の表面とが反応してSiO2 膜39を形成するものと考えられる。
【0011】
このようなSiO2 膜39の存在はEOTの増大の原因となり、MOS型ト ランジスタの微細化の障害となる。
因に、上述のようにSiO2 膜39が1nm形成された場合のEOTは、
となる。
【0012】
したがって、本発明は、高誘電率絶縁膜と半導体基板との界面における低誘電率酸化膜の形成を防止してEOTの増大を抑制することを目的とする。
【0013】
【課題を解決するための手段】
図1は本発明の原理的構成の説明図であり、ここで、図1を参照して本発明における課題を解決するための手段を説明する。
図1参照
上記目的を達成するため、本発明は、半導体装置において、ゲート絶縁膜3として、半導体基板1の側から窒素と金属を含んだ第1の高誘電率膜4と、第1の高誘電率膜4とは組成の異なる第2の高誘電率膜5を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする。
【0014】
この様に、素子形成領域2に接するように窒素と金属を含んだ第1の高誘電率膜4を設けることによって、SiO2 膜の形成を防止することができ、且つ、この窒素と金属を含んだ第1の高誘電率膜4はSiO2 膜に比べて誘電率が高いので、EOTの増大を小さく抑えることが可能になる。
【0015】
この場合の窒素と金属を含んだ第1の高誘電率膜4が、HfON、HfSiON、AlON、及び、AlSiONのうちのいずれかが好適であり、それによって、EOTの増大を少なくすることができる。
なお、ゲート電極6が多結晶シリコン以外からなる場合には、ZrON或いはZrSiONを用いても良いものである。
【0016】
また、第2の高誘電率膜5としては、Hfx Al1−x Oy Nz (但し、0≦x≦1,y>0,z≧0)或いはHfx Al1−x Siw Oy Nz (但し、0≦x≦1,y>0,z≧0,w>0)等の比誘電率が20以上の高誘電率膜が好適である。
【0017】
また、上述の半導体装置を製造する場合には、少なくとも素子形成領域2の露出表面に金属窒化膜を成膜したのち、金属窒化膜上に金属窒化膜と組成の異なる高誘電率膜を成膜すれば良い。
【0018】
この場合、金属窒化膜の成膜後に、半導体基板1を大気中に晒すことなく、即ち、in−situで、高誘電率膜を成膜することが望ましく、それによって、不所望なSiO2 膜等の低誘電率膜の形成を防止することができる。
【0019】
また、金属窒化膜の成膜後で、且つ、高誘電率膜の成膜前に、金属窒化膜を酸化雰囲気で熱処理することが望ましい。
即ち、金属窒化膜は一般に導電性であるので、金属窒化膜を酸化雰囲気で熱処理することによってHfON等の金属酸窒化膜に変化し、絶縁性を有するようになる。
【0020】
或いは、金属窒化膜の成膜後に、基板1を大気中に晒すことなく、酸化雰囲気での熱処理及び高誘電率膜の成膜を行うことが望ましい。
この場合も不所望なSiO2 膜等の低誘電率膜が形成されることなく金属窒化膜を確実に絶縁化したのちに、高誘電率膜の成膜が可能になる。
【0021】
この場合の金属窒化膜としては、HfN、HfSiN、AlN、及び、AlSiNのうちのいずれかが好適である。
なお、ゲート電極6が多結晶シリコン以外からなる場合には、ZrN或いはZrSiNを用いても良いものである。
【0022】
また、高誘電率膜としては、Hfx Al1−x Oy Nz (但し、0≦x≦1,y>0,z≧0)或いはHfx Al1−x Siw Oy Nz (但し、0≦x≦1,y>0,z≧0,w>0)のいずれかが好適である。
【0023】
また、金属窒化膜或いは高誘電率膜の成膜工程の少なくとも一方の工程において、N源として、SiH2 〔NH(t−C4 H9 )〕2 (BTBASi:BisTertiaryButylAminoSilane) 或いはNH3 を用いることが望ましい。
【0024】
【発明の実施の形態】
ここで、図2乃至図4を参照して、本発明の実施の形態の絶縁ゲート型半導体装置の製造工程を説明する。
図2(a)参照
まず、n型シリコン基板11の所定領域にp型ウエル領域12を形成したのち、n型シリコン基板11の表面にパッド酸化膜13を介してSiN膜を形成し、このSiN膜を素子形成領域に対応する形状にパターニングしてSiN膜パターン14を形成する。
【0025】
図2(b)参照
次いで、SiN膜パターン14を耐酸化マスクとして酸化雰囲気中で熱酸化を行うことによって、素子分離酸化膜15を形成する。
【0026】
図2(c)参照
次いで、SiN膜パターン14を除去したのち、稀HFで処理することによって、パッド酸化膜13を除去して素子形成領域の表面を露出させる。
【0027】
図3(d)参照
次いで、有機金属気相成長法を用いてHf源としてのHf〔N(CH3 )2 〕4 (Tetrakis Dimethylamino hafnium)及びN源としてのNH3 を流して65Paの圧力下で、500℃において全面に厚さが、例えば、1nmのHfN膜16を形成する。
【0028】
図3(e)参照
引き続いて、基板を大気中に晒すことなく、有機金属気相成長法を用いてHf源としてのHf(t−OC4 H9 )4 (Tetra tertial butoxy hafnium)、Al源としてAl(t−C4 H9 )3 (Tri tertial butyl aluminum)、及び、O2 を流して65Paの圧力下で、500℃において全面に厚さが、例えば、2nmのHf80Al20Oy 膜18形成する。
この成膜工程において、導電性のHfN膜16は酸化されて絶縁性のHfON膜17となる。
【0029】
次いで、例えば、800℃において、30秒間のRTA(Rapid Thermal Anneal)を施すことによって、Hf80Al20Oy 膜18とHfON膜17とからなる2層構造のゲート絶縁膜19とする。
【0030】
図3(f)参照
次いで、全面に多結晶シリコン膜を堆積させたのち、多結晶シリコン膜をゲート絶縁膜19とともにゲート長が例えば350nmになるようにエッチングすることによってゲート電極20を形成する。
【0031】
図4(g)参照
次いで、ゲート電極20をマスクとしてAsイオン21を注入することによってn+ 型ソース・ドレイン領域22を形成する。
【0032】
図4(h)参照
次いで、全面に低温酸化膜(LTO)膜からなる層間絶縁膜23を堆積させたのち、層間絶縁膜23にn+ 型ソース・ドレイン領域22に達するコンタクトホール24を形成する。
【0033】
図4(i)参照
次いで、全面にAl膜を堆積させてコンタクトホール24を埋め込んだのち、パターニングすることによって、金属配線25を形成することによって、絶縁ゲート型半導体装置の基本構成が完成する。
【0034】
この絶縁ゲート型半導体装置のC−V測定を行ってEOTを測定したところ、EOTtot =0.8nmであった。
この場合、2nmのHf80Al20Oy 膜18のEOT、即ち、EOTHfAlO は約0.3nmであり、1nmのHfON膜17のEOT、即ち、EOTHfONは、HfONの誘電率を約8とすると、
EOTHfON=1×3.9/8=0.4875≒0.5
となり、したがって、
EOTHfAlO +EOTHfON≒0.3+0.5=0.8=EOTtot
となり、界面にHfON膜17が形成されているとすることと矛盾しない結果が得られた。
【0035】
この様に、本発明の実施の形態においては、Hf80Al20Oy 膜18の下に耐酸化性に優れたHfN膜16を設けているので、HfN膜16をHfON膜17に変換する工程においても、p型ウエル領域12との界面に低誘電率のSiO2 膜が形成されないので、EOTの増大を抑制することができ、それによって、界面層の高誘電率化が可能になるので微細な絶縁ゲート型トランジスタからなる高集積度半導体集積回路装置を実現することができる。
【0036】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、下地となるHfN膜を成膜する際に、Hf源としてHf〔N(CH3 )2 〕4 を用い、N源としてNH3 を用いているが、N源として、SiH2 〔NH(t−C4 H9 )〕2 を用いても良いものであり、この場合にはN源に由来するSiが若干混入するのでHfSiN膜となる。
【0037】
また、このような下地となるHfN或いはHfSiNに限られるものではなく、AlN或いはAlSiNを用いても良いものであり、その場合には、Al源として、Al(t−C4 H9 )3 或いはAl(C2 H5 )3 (Tri eftylaluminum)を用いれば良く、また、N源としてはNH3 或いはSiH2 〔NH(t−C4 H9 )〕2 を用いれば良い。
【0038】
なお、ゲート電極を構成する導電材料が多結晶シリコン以外の材料、例えば、W等の金属ゲートの場合には、下地となる高誘電率膜としてZrN或いはZrSiNを用いても良いものである。
【0039】
また、上記の実施の形態においては、HfAlOy 膜を成膜する際に、Hf源としてHf(t−OC4 H9 )4 、Al源としてAl(t−C4 H9 )3 、及び、酸素源としてO2 を用いているが、Hf源としてHf(t−OC4 H9 )4 を用いる場合には、Al源としてはAl(C2 H5 )3 を、また、酸素源としてはO3 を用いても良いものである。
【0040】
また、Hf源としてHf〔N(CH3 )2 〕4 をもちいても良く、その場合には、Al源としてAl(t−C4 H9 )3 、及び、酸素源としてO2 或いはO3 を用いても良いものである。
【0041】
また、上記のHfとAl組成比は任意であり、Alが大きくなると誘電率は低くなるが、熱的安定性が向上して多結晶化しにくくなるので結晶粒界を介したリーク電流が流れにくくなるとともに、ゲート電極に含まれるドーパントの突き抜けを防止することができる。
【0042】
また、高誘電率膜はHfx Al1−x Oy に限られるものではなく、Hfx Al1−x Oy Nz を用いても良いものである。
このように、Nを含ませることによって、熱処理工程におけるゲート絶縁膜の多結晶化を抑制することができる。
【0043】
この場合には、例えば、Hf源としてHf〔N(CH3 )2 〕4 、Al源としてAl(t−C4 H9 )3 、N源としてNH3 、及び、酸素源としてO2 或いはO3 を用いても良いものである。
【0044】
或いは、Hf源としてHf(t−OC4 H9 )4 、Al源としてAl(t−C4 H9 )3 或いはAl(C2 H5 )3 、N源としてSiH2 〔NH(t−C4 H9 )〕2 、及び、酸素源としてO2 或いはO3 を用いても良いものである。
この場合にもN源に由来するSiが若干混入するのでHfx Al1−x Siw Oy Nz 膜となる。
【0045】
また、上記の実施の形態では、HfN膜をHfx Al1−x Oy 膜の成膜工程で酸化して導電性を失わせているが、HfN膜或いはHfSiN膜の成膜後に、in−situで、酸化雰囲気で熱処理して酸化しても良いものである。
【0046】
また、上記の実施の形態においては、素子分離をLOCOS(選択酸化)法を用いて行っているが、選択酸化法に限られるものではなく、STI等の他の素子分離法を用いても良いものである。
【0047】
また、上記の実施の形態においては、基板としてシリコン基板を用いているが、シリコン基板に限られるものではなく、SiGe基板を用いても良いものであり、それによって、より高速動作が可能な高集積度半導体集積回路装置を実現することができる。
【0048】
また、上記の実施の形態においては、単一のnチャネル型IGFETとして示しているが、pチャネル型IGFETと組み合わせてCMOSを構成しても良いことは言うまでもないことである。
【0049】
また、上記の実施の形態においては、高誘電率膜をゲート絶縁膜として用いた例を示しているが、本発明の2層構造の高誘電率膜はゲート絶縁膜に限られるものではなく、半導体基板に設けた導電領域を一方の電極として容量素子を構成する場合の誘電体膜として用いても良いものである。
【0050】
ここで、再び図1を参照して、本発明の詳細な特徴を説明する。
再び、図1参照
(付記1) ゲート絶縁膜3として、半導体基板1の側から窒素と金属を含んだ第1の高誘電率膜4と、前記第1の高誘電率膜4とは組成の異なる第2の高誘電率膜5を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
(付記2) 上記窒素と金属を含んだ第1の高誘電率膜4が、HfON、HfSiON、AlON、及び、AlSiONのうちのいずれかであることを特徴とする付記1記載の半導体装置。
(付記3) 上記第2の高誘電率膜5が、Hfx Al1−x Oy Nz (但し、0≦x≦1,y>0,z≧0)或いはHfx Al1−x Siw Oy Nz (但し、0≦x≦1,y>0,z≧0,w>0)のいずれかであることを特徴とする付記1または2に記載の半導体装置。
(付記4) 少なくとも素子形成領域2の露出表面に金属窒化膜を成膜したのち、前記金属窒化膜上に該金属窒化膜と組成の異なる高誘電率膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
(付記5) 上記金属窒化膜の成膜後に、半導体基板1を大気中に晒すことなく、上記高誘電率膜を成膜することを特徴とする付記4記載の半導体装置の製造方法。
(付記6) 上記金属窒化膜の成膜後で、且つ、上記高誘電率膜の成膜前に、前記金属窒化膜を酸化雰囲気で熱処理することを特徴とする付記4記載の半導体装置の製造方法。
(付記7) 上記金属窒化膜の成膜後に、半導体基板1を大気中に晒すことなく、酸化雰囲気での熱処理及び上記高誘電率膜の成膜を行うことを特徴とする付記6記載の半導体装置の製造方法。
(付記8) 上記金属窒化膜が、HfN、HfSiN、AlN、及び、AlSiNのうちのいずれかであることを特徴とする付記4乃至7のいずれか1に記載の半導体装置の製造方法。
(付記9) 上記高誘電率膜が、Hfx Al1−x Oy Nz (但し、0≦x≦1,y>0,z≧0)或いはHfx Al1−x Siw Oy Nz (但し、0≦x≦1,y>0,z≧0,w>0)のいずれかであることを特徴とする付記4乃至8のいずれか1に記載の半導体装置の製造方法。
(付記10) 上記金属窒化膜或いは上記高誘電率膜の成膜工程の少なくとも一方の工程において、N源として、SiH2 〔NH(t−C4 H9 )〕2 を用いることを特徴とする付記4乃至9のいずれか1に記載の半導体装置の製造方法。
(付記11) 上記金属窒化膜或いは上記高誘電率膜の成膜工程の少なくとも一方の工程において、N源として、NH3 を用いることを特徴とする付記4乃至9のいずれか1に記載の半導体装置の製造方法。
【0051】
【発明の効果】
本発明によれば、高誘電率酸窒化膜を形成する前に金属窒化膜を形成しているので、半導体基板界面に低誘電率のSiO2 膜が形成することができるので、EOTを小さく抑えたゲート絶縁膜の形成が可能になり、ひいては、特性の優れた微細な絶縁ゲート型トランジスタからなる高集積度半導体集積回路装置の実現に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明の原理的構成の説明図である。
【図2】本発明の実施の形態の絶縁ゲート型半導体装置の途中までの製造工程の説明図である。
【図3】本発明の実施の形態の絶縁ゲート型半導体装置の図2以降の途中までの製造工程の説明図である。
【図4】本発明の実施の形態の絶縁ゲート型半導体装置の図3以降の製造工程の説明図である。
【図5】従来の高誘電率ゲート膜を用いたMOS型半導体装置の概略的断面図である。
【図6】従来の高誘電率ゲート膜を用いたMOS型半導体装置における問題点の説明図である。
【符号の説明】
1 半導体基板
2 素子形成領域
3 ゲート絶縁膜
4 第1の高誘電率膜
5 第2の高誘電率膜
6 ゲート電極
11 n型シリコン基板
12 p型ウエル領域
13 パッド酸化膜
14 SiN膜パターン
15 素子分離酸化膜
16 HfN膜
17 HfON膜
18 Hf80Al20Oy 膜
19 ゲート絶縁膜
20 ゲート電極
21 Asイオン
22 n+ ソース・ドレイン領域
23 層間絶縁膜
24 コンタクトホール
25 金属配線
31 n型シリコン基板
32 p型ウエル領域
33 素子分離酸化膜
34 ゲート絶縁膜
35 ゲート電極
36 n+ 型ソース・ドレイン領域
37 層間絶縁膜
38 Wプラグ
39 SiO2 膜
Claims (5)
- ゲート絶縁膜として、半導体基板の側から窒素と金属を含んだ第1の高誘電率膜と、前記第1の高誘電率膜とは組成の異なる第2の高誘電率膜を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
- 上記窒素と金属を含んだ第1の高誘電率膜が、HfON、HfSiON、AlON、及び、AlSiONのうちのいずれかであることを特徴とする請求項1記載の半導体装置。
- 上記第2の高誘電率膜が、Hfx Al1−x Oy Nz (但し、0≦x≦1,y>0,z≧0)或いはHfx Al1−x Siw Oy Nz (但し、0≦x≦1,y>0,z≧0,w>0)のいずれかであることを特徴とする請求項1または2に記載の半導体装置。
- 少なくとも素子形成領域の露出表面に金属窒化膜を成膜したのち、前記金属窒化膜上に該金属窒化膜と組成の異なる高誘電率膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
- 上記金属窒化膜の成膜後に、基板を大気中に晒すことなく、酸化雰囲気での熱処理及び上記高誘電率膜の成膜を行うことを特徴とする請求項4記載の半導体装置の製造方法。
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