[参考例]
参考例による半導体装置の製造方法について、図1乃至図3を用いて説明する。図1乃至図3は、本参考例による半導体装置の製造方法を示す工程断面図である。
本参考例は、本願発明者等が、高誘電率膜を含むゲート絶縁膜と、ゲート絶縁膜に接する金属膜を含むゲート電極とを有する半導体装置を検討する過程で行った製造方法の一例である。
まず、シリコン基板10内に、例えばSTI(Shallow Trench Isolation)法により、シリコン酸化膜の素子分離膜12を形成する(図1(a))。
次いで、素子分離膜12が形成されたシリコン基板10内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル(図示せず)を形成する。
次いで、素子分離膜12が形成されたシリコン基板10上に、例えば熱酸化法により、シリコン酸化膜14を形成する(図1(b))。
次いで、シリコン酸化膜14上に、例えばALD(Atomic Layer Deposition:原子層堆積)法により、ハフニウム酸化膜16を形成する(図1(c))。
次いで、ハフニウム酸化膜16上に、例えばPVD(Physical Vapor Deposition:物理気相成長)法により、窒化チタン(TiN)膜22を形成する。窒化チタン膜22は、MISFETのメタルゲート膜となる膜である。
次いで、窒化チタン膜22上に、例えば熱CVD法により、ポリシリコン膜24を形成する(図2(a))。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜24、窒化チタン膜22、ハフニウム酸化膜16、及びシリコン酸化膜14をパターニングし、窒化チタン膜22とポリシリコン膜24との積層膜のゲート電極28を形成する。
次いで、ゲート電極28をマスクとしてイオン注入を行い、ゲート電極28の両側のシリコン基板10の表面に、エクステンション領域となる不純物拡散領域30を形成する(図2(b))。
次いで、全面に、例えばCVD法により、例えばシリコン窒化膜を堆積してエッチバックし、ゲート電極28の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜32を形成する。
次いで、ゲート電極28及びサイドウォール絶縁膜32をマスクとしてイオン注入を行い、ゲート電極28の両側のシリコン基板10の表面に、不純物拡散領域34を形成する。
次いで、例えば窒素雰囲気中で熱処理を行い、導入した不純物を活性化する。この熱処理により、不純物拡散領域30,34を形成する不純物が活性化し、ソース/ドレイン領域36が形成される(図3(a))。
上記製造方法によれば、シリコン酸化膜14とハフニウム酸化膜16との積層構造のゲート絶縁膜40と、窒化チタン膜22とポリシリコン膜24との積層構造のゲート電極38とを有する半導体装置が形成できるものと推察された(図3(a)参照)。
しかしながら、実際に製造された半導体装置では、本来は窒化チタン膜22の仕事関数とシリコン基板10の仕事関数との関係によって閾値電圧を制御できると考えられるところ、閾値電圧を理論通りに制御できないことが判明した。
これについて本願発明者等が鋭意検討を行ったところ、図3(b)に示すように、ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間に、シリコン膜18が形成されていることが判明した。そして、このシリコン膜18の存在により、MISFETの閾値電圧を理論通りに制御できないことが初めて明らかとなった。
シリコン膜18が形成される原因と、シリコン膜18の存在により閾値電圧を理論通りに制御できない理由について、本願発明者等は以下のように推察している。
ハフニウム酸化膜16は、欠陥の多い膜であり、膜中には多数の酸素欠損が生じている。このため、ソース/ドレイン領域36を形成する際の活性化アニールのような高温熱処理を行うと、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。
この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18を形成する。また、これとは別に、シリコン膜18を形成するシリコンは、ポリシリコン膜24側から拡散してくることも考えられる。
析出したシリコン膜18は、ノンドープのシリコンであり、フェルミ準位が禁制帯中心(ミッドギャップ)の近傍に位置している。この結果、このシリコン膜18上にゲート電極28を形成すると、窒化チタン膜22の仕事関数による閾値電圧制御の効果が阻害され、シリコン膜18の仕事関数とシリコン基板10の仕事関数との関係によって閾値電圧が規定されてしまい、MISFETの閾値電圧が深く(絶対値が大きく)なるものと考えられる。
[第1実施形態]
第1実施形態による半導体装置及びその製造方法について図4乃至図18を用いて説明する。
図4は、本実施形態による半導体装置の構造を示す概略断面図である。図5乃至図12は、本実施形態による半導体装置の製造方法を示す工程断面図である。図13乃至図15は、シリコンの析出を検証するために作成した試料のRBSスペクトルを示す図である。図16及び図17はMISFETのゲート長と閾値電圧との関係を示すグラフである。図18は、P型MISFETのC−V測定結果を示すグラフである。
はじめに、本実施形態による半導体装置の構造について図4を用いて説明する。
シリコン基板10の表面には、活性領域を画定する素子分離膜12が埋め込まれている。素子分離膜12により画定されたシリコン基板10の活性領域上には、シリコン酸化膜14と、ハフニウム酸化膜16と、シリコン酸化膜38と、TaO(CN)膜20との積層構造のゲート絶縁膜40が形成されている。ゲート絶縁膜40上には、窒化チタン膜22とポリシリコン膜24との積層構造のゲート電極28が形成されている。ゲート電極28の側壁部分には、サイドウォール絶縁膜32が形成されている。ゲート電極28の両側のシリコン基板10内には、ソース/ドレイン領域36が形成されている。
このように、本実施形態による半導体装置は、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、シリコン酸化膜38と、TaO(CN)膜20との積層構造を有している。ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、シリコン酸化膜38とTaO(CN)膜20とが形成されているが、参考例におけるシリコン膜18のようなノンドープのシリコンは存在していない。
したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜22の仕事関数とシリコン基板10の仕事関数との関係によって閾値電圧を制御することができる。
なお、図4は、P型MISFETの例である。メタルゲート膜は、形成するMISFETの導電型に応じて、所望の閾値電圧を得られる仕事関数を有するメタル材料を適宜選択することが望ましい。P型MISFET用のメタルゲート材料としては、例えば上述のTiN等を、N型MISFET用のメタルゲート材料としては、例えばTi、TaN、TaSiN等を適用することができる。
次に、本実施形態による半導体装置の製造方法について図5乃至図15を用いて説明する。
まず、シリコン基板10内に、例えばSTI法により、深さが例えば400nmの溝内に埋め込まれたシリコン酸化膜の素子分離膜12を形成する(図5(a))。
次いで、素子分離膜12が形成されたシリコン基板10内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル(図示せず)を形成する。
N型MISFETの形成領域には、例えば、ボロンイオン(B+)を、加速エネルギー120keV、ドーズ量1.0×1013cm−2の条件でイオン注入し、P型ウェルを形成する。また、N型MISFETの閾値電圧制御用に、例えば、ボロンイオン(B+)を、加速エネルギー15keV、ドーズ量1.0×1013cm−2の条件でイオン注入する。
P型MISFETの形成領域には、例えば、リンイオン(P+)を、加速エネルギー300keV、ドーズ量1.0×1013cm−2の条件でイオン注入し、P型ウェルを形成する。また、P型MISFETの閾値電圧制御用に、例えば、砒素イオン(As+)を、加速エネルギー80keV、ドーズ量1.0×1013cm−2の条件でイオン注入する。
次いで、素子分離膜12が形成されたシリコン基板10上に、例えば熱酸化法により、膜厚0.3nm〜1.0nm、例えば0.7nmのシリコン酸化膜14を形成する(図5(b))。熱酸化は、例えば、O3、O2、酸化窒化ガスなどの酸素元素を含む酸化雰囲気中で行う。
シリコン酸化膜14の成膜後、例えば、N2ガスを含む雰囲気中でプラズマ処理し、続いて750℃〜1100℃の熱処理を行い、シリコン酸化膜14をシリコン窒化酸化膜としてもよい。シリコン酸化膜14の成膜後のプラズマ処理では、シリコン酸化膜14下のシリコン基板10内にダメージが入らないように、N2プラズマ処理条件を最適化することが望ましい。
シリコン酸化膜14は、酸化シリコンを主体とするシリコン系絶縁膜であれば、特に限定されるものではない。酸化シリコンを主体とするシリコン系絶縁膜としては、例えば、SiO2膜やSiON膜等が挙げられる。
次いで、シリコン酸化膜14上に、例えばALD法により、膜厚0.5nm〜3nm、例えば2.1nmのハフニウム酸化膜16を形成する(図5(c))。ハフニウム酸化膜16は、ALD法のほか、熱CVD(Chemical Vapor Deposition:化学気相成長)法、PVD法等により形成してもよい。
ハフニウム酸化膜16には、ジルコニウム(Zr)、チタン(Ti)、アルミニウム(Al)、シリコン(Si)、タンタル(Ta)、ランタン(La)、イットリウム(Y)、マグネシウム(Mg)等のうちいずれか1つ以上の元素を添加するようにしてもよい。これら元素の添加量は、MISFETの閾値電圧を制御可能な範囲で、適宜設定することができる。
ハフニウム酸化膜16は、酸化ハフニウムを主体とするハフニウム系絶縁膜であれば、特に限定されるものではない。酸化ハフニウムを主体とするハフニウム系絶縁膜としては、例えば、HfO2膜、HfSiO膜、HfSiON膜、HfAlO膜、HfAlON膜等が挙げられる。
次いで、必要に応じて、500℃〜1050℃、例えば850℃の熱処理を例えば5秒間行い、ハフニウム酸化膜16の膜質を調整する。
ハフニウム酸化膜16の成膜後、例えば、N2ガスを含む雰囲気中でプラズマ処理し、続いて750℃〜1100℃の熱処理を行い、ハフニウム酸化膜16を窒化するようにしてもよい。
次いで、窒素雰囲気中で、750℃〜1100℃の温度、例えば1050℃で5秒間の熱処理を行い、ハフニウム酸化膜16上にシリコン膜18を析出させる(図6(a))。この熱処理は、後述のソース/ドレイン領域を形成する際の活性化アニールと同程度の熱処理である。
ソース/ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
シリコン膜18を析出させる熱処理を、ソース/ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。
なお、本願明細書では、「シリコン膜」と表現するが、析出するシリコンは、必ずしも完全な膜状に存在するとは限らない。例えば、シリコンがアイランド状に析出することも考えられる。本願明細書における「シリコン膜」は、シリコンがアイランド状に析出した場合なども含むものである。
図13乃至図15は、シリコンの析出を検証するために作成した試料のHRBS(High resolution Rutherford Backscattering Spectrometry:高分解能ラザフォード後方散乱分光)スペクトルを示す図である。図13はスペクトルの全体像であり、図14及び図15は、それぞれ、C,O,Siピーク近傍のスペクトルの拡大図及びHfピーク近傍のスペクトルの拡大図である。横軸は後方散乱粒子のエネルギーを示し、縦軸は後方散乱粒子のカウント数を示している。
各図中、サンプルAは、シリコン基板上に、膜厚0.7nmのSiON膜と、膜厚2.1nmのHfO膜とを形成し、窒素雰囲気中、1050℃、5秒間の熱処理を行ったサンプルである。サンプルBは、サンプルAと同様の処理後、酸素雰囲気中、400℃、30分間の酸化処理を行い、更に希弗酸処理を行ったサンプルである。サンプルCは、サンプルAと同様の処理後、アンモニア過水処理を行ったサンプルである。SiON膜が本実施形態のシリコン酸化膜14に対応し、HfO膜が本実施形態のハフニウム酸化膜に対応している。
RBSスペクトルにおいて、横軸のエネルギーは、サンプル表面からの深さに対応づけることができる。例えばシリコンの場合、図13乃至図15のスペクトルでは、344〜346keVのエネルギー位置がサンプル表面を表し、これよりも低エネルギー側がサンプル内部を表す。すなわち、サンプル表面にシリコンが存在する場合、344〜346keVのエネルギー位置にシリコンのスペクトルが観察される。
HfO膜を形成後、1050℃、5秒間の熱処理を行ったサンプルAでは、図14に示されるように、344〜346keV近傍にシリコンのピークが観察される。このことは、サンプルAの表面にシリコンが析出していることを表している。
一方、サンプルB及びサンプルCのスペクトルでは、344〜346keV近傍にシリコンのピークは観察されない。このことは、サンプルBでは析出したシリコンを酸化した後に希弗酸処理によって除去しており、サンプルCでは析出したシリコンをアンモニア過水処理によって除去しているからである。
図15においてサンプルBにおけるハフニウムのスペクトルの半値幅が狭くなっているのは、析出したシリコンを酸化して除去する過程で、HfO膜の表面も僅かに除去されているためである。このことからも、HfO膜上に析出したシリコンないしはシリコン酸化膜が除去されていることが推察される。
以上の結果から、HfO膜を形成後に熱処理を行うことにより、HfO膜の表面にシリコンが析出することを検証することができた。
次いで、析出したシリコン膜18上に、例えばALD法により、膜厚0.3nm〜1nm、例えば1nmであり、タンタルを25.6%、酸素を36.1%、炭素を26.7%、窒素を11.6%含むTaO(CN)膜20を形成する(図6(b))。なお、TaO(CN)膜20は、実効酸化膜膜厚(EOT:Effective Oxide Thickness)の増加の要因となるため、膜厚は1nm以下であることが望ましい。TaO(CN)膜20は、タンタルを主原料とし、酸素を10%〜70%、炭素を10%〜33%、窒素を5%〜33%、それぞれ含有することが望ましい。
TaO(CN)膜20は、例えばALD法により、例えば、PDMAT(Pentadimethylaminotantalum:[(CH3)2N]5Ta)を原料として、堆積温度150℃〜300℃で、水素、酸素、アンモニア、窒素、ヘリウム、アルゴンのうちのいずれか1つ以上のガスを用い、1Pa〜1000Pa圧力下で、堆積とパージと反応ガスとプラズマ反応のいずれか1つ以上を含むシーケンスを繰り返し行うことにより、形成することができる。
シリコン膜18上に形成する膜は、シリコンに対して酸化作用を有する元素を含む酸素含有膜であれば、TaO(CN)膜20に限定されるものではない。シリコンに対して酸化作用を有する元素を含む酸素含有膜は、一般的には、Al2O3、ZrO2、HfO2、TiO2以外の金属酸化物膜である。例えば、タンタル、モリブデン(Mo)、マンガン(Mn)、鉄(Fe)、ニッケル(Ni)、ルテニウム(Ru)、コバルト(Co)、銅(Cu)、プラチナ(Pt)、亜鉛(Zn)の酸化物膜が挙げられる。
これら酸化物膜は、上述のTaO(CN)膜20のように、窒素や炭素を含むことが望ましい。これは、膜中に含まれる窒素や炭素が、シリコンに対して酸化作用を有する元素がシリサイド化するのを防止するように作用するからである。シリコンに対して酸化作用を有する元素がシリサイド化して半導体的或いは金属的な性質を有すると、後に形成するメタルゲート膜による閾値電圧の制御ができなくなるからである。
次いで、TaO(CN)膜20上に、例えばPVD法により、例えば膜厚10nmの窒化チタン(TiN)膜22を形成する(図6(c))。窒化チタン膜22は、例えば、スパッタ法により、基板温度を例えば−30℃〜400℃、RFパワーを0〜2000W、DCパワーを0〜50000W、N2ガスのみ又はAr+N2ガス雰囲気中で成膜する。窒化チタン膜22は、PVD法に限らず、ALD法、CVD法等により形成してもよい。
窒化チタン膜22は、メタルゲート膜となる膜である。メタルゲート膜としては、例えば、Ti、Hf、Al、TiTa、RuTa、TiSi、WN、TiAlN、TiSiN、TaSiN、TaN、NiSi、NiSi2、W、WSi2、TiN、CoSi2、MoSi2、ZrN、WSi、HfN、IrO2、PtRa、Ir、TaCN、Mo、MoN、RuO2、Ru、Pt、Ni3Si、Niのうちのいずれか又はこれらから選択される2以上の材料の積層膜等を適用することができる。
メタルゲート膜となる膜は、N型MISFET形成領域とP型MISFET形成領域とで作り分けるようにしてもよい。この場合、N型MISFET用のメタルゲート膜としては、Ti、TaN、TaSiN等を適用することができる。また、P型MISFET用のメタルゲート膜としては、TiN等を適用することができる。
なお、本願明細書では、上記メタルゲート材料を、総括して「金属」と表現することもある。この場合の「金属」には、金属元素そのもののみならず、上述のような、金属酸化物、金属窒化物、金属珪化物、金属合金等をも含むものである。これらは、電気的に金属的な性質を示すものである。
次いで、窒化チタン膜22上に、例えば熱CVD法により、例えば膜厚10nm〜100nmのポリシリコン膜24を形成する。ポリシリコン膜24の代わりに、アモルファスシリコン膜を堆積してもよい。
なお、ポリシリコン膜24は、いわゆるMIPS(Metal Insert Polycrystalline Silicon)構造と呼ばれるゲート電極構造を形成するためのものである。ゲート電極は、必ずしもMIPS構造である必要はなく、ポリシリコン膜24の代わりに、例えば膜厚10nmのTiN膜と、例えば膜厚50nmのW膜とを形成してもよい。
次いで、ポリシリコン膜24上に、例えば熱CVD法により、例えば膜厚5nm〜20nmのシリコン窒化膜26を形成する(図7(a))。なお、シリコン窒化膜26は、ゲート電極を形成する際のパターニング工程においてハードマスクとして用いる膜であり、必ずしも形成する必要はない。
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜26、ポリシリコン膜24、窒化チタン膜22、TaO(CN)膜20、シリコン膜18、ハフニウム酸化膜16、及びシリコン酸化膜14をパターニングし、窒化チタン膜22とポリシリコン膜24との積層膜のゲート電極28を形成する。
次いで、ハードマスクとして用いたシリコン窒化膜26を除去する(図7(b))。
次いで、ゲート電極28をマスクとしてイオン注入を行い、ゲート電極28の両側のシリコン基板10の表面に、エクステンション領域となる不純物拡散領域30を形成する。
N型MISFET用の不純物拡散領域30は、例えば、砒素イオンを、加速エネルギー2keV、ドーズ量2.0×1015cm−2の条件でイオン注入することにより形成する。P型MISFET用の不純物拡散領域30は、例えば、ボロンイオンを、加速エネルギー0.6keV、ドーズ量2.0×1015cm−2の条件でイオン注入することにより形成する。
次いで、全面に、例えばCVD法により、膜厚100nm程度、例えば50nmのシリコン窒化膜を堆積する。このシリコン窒化膜は、ゲート電極28の側壁部分に形成されるサイドウォール絶縁膜となる膜である。シリコン窒化膜の代わりに、シリコン酸化膜、窒化ホウ素膜、又はこれらの膜を組み合わせて用いてもよい。
次いで、ドライエッチングにより、シリコン窒化膜をエッチバックし、ゲート電極28の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜32を形成する(図8(a))。
次いで、ゲート電極28及びサイドウォール絶縁膜32をマスクとしてイオン注入を行い、ゲート電極28の両側のシリコン基板10の表面に、不純物拡散領域34を形成する。
N型MISFET用の不純物拡散領域34は、例えば、砒素イオンを、加速エネルギー5keV、ドーズ量5.0×1015cm−2の条件でイオン注入することにより形成する。P型MISFET用の不純物拡散領域34は、例えば、ボロンイオンを、加速エネルギー2keV、ドーズ量3.0×1015cm−2の条件でイオン注入することにより形成する。
次いで、例えば窒素雰囲気中で、950℃〜1050℃で0〜3秒間、例えば1000℃で0秒間(スパイクアニール)を行い、導入した不純物を活性化する。
この熱処理により、不純物拡散領域30,34の不純物が活性化し、ソース/ドレイン領域36が形成される。
また、シリコン膜18とTaO(CN)膜20との間では、
TaOx(CN) + Siy → TaOx−yCN + SiyOy
の反応式で表されるシリコンの酸化反応が生じる。この熱処理の過程でポリシリコン膜24側から窒化チタン膜22とシリコン膜18との界面にシリコンが拡散してきた場合にも、上記反応式で表されるシリコンの酸化反応が生じる。この反応が生じるのは、酸素がタンタルと結合するよりもシリコンと結合する法が安定だからである。この反応により、シリコン膜18はシリコン酸化膜36に置換され、ハフニウム酸化膜16とTaO(CN)膜20との間のシリコン膜18は消滅する。
また、本実施形態による半導体装置の製造方法では、ソース/ドレイン領域36を形成するための活性化アニールの前に、シリコン膜18を析出させる熱処理を前もって行っているため、活性化アニールの際にシリコンが析出することはない。
こうして、シリコン酸化膜14、ハフニウム酸化膜16、シリコン酸化膜38、及びTaO(CN)膜20の積層膜のゲート絶縁膜40を形成する(図8(b))。
なお、以後のプロセスにおいてゲート電極28及びゲート絶縁膜40の構造は変化しないため、本工程以降を説明する図面では、ゲート電極28及びゲート絶縁膜40の積層構造の記載を省略する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、ゲート電極28上及びソース/ドレイン領域36上に形成されている自然酸化膜(図示せず)を除去する。
次いで、全面に、例えばスパッタ法により、膜厚5nm〜20nm、例えば9nmのニッケル膜42を形成する。ニッケル膜42は、ゲート電極28上及びソース/ドレイン領域36上にシリサイド膜を形成するための膜である。ニッケル膜42には、Pt、Ta、W、Re、Y、Yb、Al、La、Tiの郡から選択される少なくとも1種類の元素を添加してもよい。また、ニッケルのほか、シリサイド化する他の金属材料を用いてもよい。
次いで、ニッケル膜42上に、例えばスパッタ法により、膜厚5nm〜50nm、例えば10nmの窒化チタン膜44を形成する(図9(a))。窒化チタン膜44は、ゲート電極28上及びソース/ドレイン領域36上にシリサイド膜を形成する際のキャップ膜である。窒化チタン膜44の代わりに、膜厚5nm〜50nm程度のチタン膜を用いてもよい。
次いで、窒素雰囲気中で、例えば450℃で30秒間の急速アニール処理を行い、ニッケル膜42とシリコンとが接触する部分(ゲート電極28のポリシリコン膜24上及びソース/ドレイン領域36上)をシリサイド化し、NiSi膜46を形成する(図9(b))。なお、シリサイド化のための熱処理には、急速アニール処理の代わりに、炉アニール、又は炉アニールと急速加熱処理とを組み合わせた熱処理を用いてもよい。
次いで、例えば硫酸と過酸化水素水との混合液(硫酸:過酸化水素水=3:1)を用いて化学処理(SPM処理)し、キャップ膜としての窒化チタン膜44と未反応のニッケル膜42とを選択的に除去する(図9(c))。硫酸と過酸化水素水との混合液の代わりに塩酸と過酸化水素水との混合液を用いてもよい。
次いで、全面に、例えば熱CVD法により、例えば400℃の処理温度で、例えば膜厚50nmのシリコン窒化膜48を形成する(図10(a))。シリコン窒化膜48は、いわゆるデュアルストレスライナーと呼ばれるストレス膜でもよい。
次いで、シリコン窒化膜48上に、例えばプラズマCVD法により、例えば400℃の処理温度で、例えば膜厚600nmのシリコン酸化膜50を形成する(図10(b))。
次いで、例えばCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、シリコン酸化膜50の表面を研磨し、平坦化する(図10(c))。
次いで、リソグラフィ及びドライエッチングにより、シリコン酸化膜50及びシリコン窒化膜48に、ゲート電極28上のNiSi膜46に達するコンタクトホール52と、ソース/ドレイン領域36上のNiSi膜46に達するコンタクトホール54とを形成する(図11(a))。このエッチングの際、シリコン窒化膜48がエッチングストッパとして機能し、ゲート電極28及びソース/ドレイン領域36の不測のオーバーエッチングを防止することができる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのTiと、例えば膜厚10nmのTiNとを堆積し、シリコン酸化膜50上及びコンタクトホール52,54の内壁にTiN/Ti構造の下地膜56を形成する。
次いで、下地膜56上に、例えばCVD法により、例えば膜厚300nmのW膜58を形成する(図11(b))。これにより、下地膜56が形成されたコンタクトホール52,54内は、W膜58によって充填される。
次いで、シリコン酸化膜50上のW膜58及び下地膜56を、例えばCMP法により研磨して除去し、コンタクトホール52,54内に、下地膜56及びW膜58により形成されたコンタクトプラグ60を形成する(図11(c))。
次いで、コンタクトプラグ60が埋め込まれたシリコン酸化膜50上に、必要に応じて、所望の層数のメタル配線層やパッシベーション膜等を形成し、本実施形態による半導体装置を完成する(図12)。図12では、シリコン酸化膜50上に、Cu又はCu合金の配線層64が埋め込まれた層間絶縁膜62と、Cu又はCu合金のビア部68が埋め込まれた層間絶縁膜66と、層間絶縁膜66上に形成されたAl又はAl合金の配線層70を形成した例を示している。
図16は及び図17は、MISFETのゲート長(Lsem)と閾値電圧(Vth)との関係を示すグラフである。図16がP型MISFETの場合であり、図17がN型MISFETの場合である。横軸は、測長SEMにより測定したゲート長である。
各図において、●印は、上述の本実施形態の製造方法により製造したMISFETの場合である。■印は、TaO(CN)膜の代わりにAlOx膜を用いるほかは、上述の本実施形態による製造方法と同様の方法により製造したMISFETの場合である。◆印は、TaO(CN)膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したMISFETの場合である。ゲート電極のメタルゲート膜は、N型MISFET及びP型MISFETともに、窒化チタン膜とした。
P型MISFETでは、図16に示すように、TaO(CN)膜の代わりにAlOx膜を用いた試料(■印)及びTaO(CN)膜を形成していない試料(◆印)では、ゲート長Lsemが120nmの点における閾値電圧Vthは、−0.45V程度であった。
また、N型MISFETでは、図17に示すように、TaO(CN)膜の代わりにAlOx膜を用いた試料(■印)及びTaO(CN)膜を形成していない試料(◆印)では、ゲート長Lsemが120nmの点における閾値電圧Vthは、0.4V程度であった。
これらのことから、TaO(CN)膜の代わりにAlOx膜を用いた試料(■印)及びTaO(CN)膜を形成していない試料(◆印)では、P型MISFET用のメタルゲート膜として形成した窒化チタン膜22による恩恵が得られていないことが判る。これは、HfO膜上に析出したシリコン膜が残存しているためであると考えられる。
TaO(CN)膜の代わりにAlOx膜を用いた試料(■印)において、TaO(CN)膜を形成していない試料(◆印)と相違点が見られないのは、前述のように、AlOxがシリコンに対して酸化作用をもつ元素を含有していないためである。
これに対し、本実施形態の製造方法により製造した試料(●印)では、ゲート長Lsemが120nmの点におけるP型MISFETの閾値電圧Vthは、−0.3V程度であった。また、ゲート長Lsemが120nmの点におけるN型MISFETの閾値電圧Vthは、+0.55V程度であった。
これらのことから、本実施形態の製造方法により製造したMISFETは、P型MISFETがより浅い(絶対値の低い)閾値電圧Vthを有することが判る。これは、シリコンのミッドギャップよりも大きい仕事関数を有する窒化チタン膜によって、MISFETの閾値電圧Vthが制御できたことを示している。N型MISFETでは、より深い(絶対値の大きい)閾値電圧Vthとなっているが、これはP型用のメタルゲート材料を用いているためである。N型MISFETにおいても、P型MISFETと同様の効果により閾値電圧を制御できることが判った。
図18は、P型MISFETのC−V測定結果を示すグラフである。横軸がゲート電圧Vgであり、縦軸がMISキャパシタの容量Cである。図中、●印は、上述の本実施形態の製造方法により製造したMISFETの場合である。◆印は、TaO(CN)膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したMISFETの場合である。
図18に示すように、本実施形態の製造方法により製造した試料(●印)では、TaO(CN)膜を形成していない試料(◆印)と比較して、容量値が減少している。これは、析出したシリコンを酸化するために形成したTaO(CN)膜が、絶縁膜としてゲート絶縁膜40内に残存していることを示している。
ただし、図18の結果からも明らかなように、TaO(CN)膜を厚くしすぎると実効酸化膜膜厚が増加して好ましくないため、半導体装置の商品価値を保つには、膜厚は1nm以下とすることが望ましい。
このように、本実施形態によれば、ソース/ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース/ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
[第2実施形態]
第2実施形態による半導体装置及びその製造方法について図19乃至図21を用いて説明する。なお、図4乃至図12に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図19は、本実施形態による半導体装置の構造を示す概略断面図である。図20及び図21は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図19を用いて説明する。
本実施形態による半導体装置は、図19に示すように、ゲート絶縁膜40のハフニウム酸化膜16とシリコン酸化膜28との間にAlOx膜72が形成されているほかは、図4に示す第1実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、AlOx膜72と、シリコン酸化膜38と、TaO(CN)膜20との積層構造により形成されている。
ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、AlOx膜72と、シリコン酸化膜38と、TaO(CN)膜20とが形成されているが、参考例におけるシリコン膜18のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜22の仕事関数によって閾値電圧を制御することができる。
AlOx膜72は、シリコン酸化膜14とハフニウム酸化膜16との界面近傍にダイポールを形成し、MISFETのしきい値電圧を制御するために用いるキャップ膜である。キャップ膜としては、P型MISFETでは膜厚0.3nm〜1nm程度のAlOx等を、N型MISFETでは膜厚0.3nm〜1nm程度のLaOx、YOx、MgO等を、それぞれ適用することができる。AlOx膜72等のキャップ膜を形成することにより、MISFETの閾値電圧をより浅くすることができる。
次に、本実施形態による半導体装置の製造方法について図20及び図21を用いて説明する。
まず、図5(a)乃至図5(c)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、及びハフニウム酸化膜16を形成する(図20(a))。
次いで、ハフニウム酸化膜16上に、例えばPVD法により、膜厚0.3nm〜1nm、例えば0.5nmのAlOx膜72を形成する(図20(b))。AlOx膜72は、PVD法のほか、熱CVD法、ALD法等により形成してもよい。N型MISFET形成領域には、AlOx膜の代わりに膜厚0.3nm〜1nm程度のLaOx、YOx、MgO等を形成するようにしてもよい。
次いで、750℃〜1100℃、例えば1050℃の熱処理を5秒間行い、AlOx膜72中のアルミニウムを、シリコン酸化膜14とハフニウム酸化膜16との界面に拡散させる。シリコン酸化膜14とハフニウム酸化膜16との界面に拡散したアルミニウムは、ダイポールを形成し、MISFETの閾値電圧制御用に用いることができる。
この熱処理に伴い、AlOx膜72の表面には、シリコン膜18が析出する(図20(c))。ソース/ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
シリコン膜18を析出させる熱処理を、ソース/ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。
次いで、シリコン膜18上に、図6(b)乃至図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、TaO(CN)膜20、窒化チタン膜22、ポリシリコン膜24及びシリコン窒化膜26を形成する(図21(a))。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図8(b)に示す工程では、シリコン膜18がシリコン酸化膜36に置換され、AlOx膜72とTaO(CN)膜20との間のシリコン膜18は消滅する。これにより、シリコン酸化膜14、ハフニウム酸化膜16、AlOx膜72、シリコン酸化膜38、及びTaO(CN)膜20の積層膜のゲート絶縁膜40が形成される(図21(b))。
このように、本実施形態によれば、ソース/ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース/ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
また、ハフニウム酸化膜上に、ハフニウム膜中にダイポールを形成してMISFETのしきい値電圧を制御しうるキャップ膜を形成することにより、MISFETの閾値電圧をより浅くすることができる。
[第3実施形態]
第3実施形態による半導体装置及びその製造方法について図22乃至図24を用いて説明する。なお、図4乃至図21に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図22は、本実施形態による半導体装置の構造を示す概略断面図である。図23及び図24は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図22を用いて説明する。
本実施形態による半導体装置は、図22に示すように、シリコン酸化膜38と窒化チタン膜22との間にTaO(CN)膜20が形成されていないほかは、図19に示す第2実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、AlOx膜72と、シリコン酸化膜38との積層構造により形成されている。
ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、AlOx膜72とシリコン酸化膜38とが形成されているが、参考例におけるシリコン膜18のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜22の仕事関数によって閾値電圧を制御することができる。
次に、本実施形態による半導体装置の製造方法について図23及び図24を用いて説明する。
まず、第1実施形態及び第2実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72を形成する(図23(a))。
次いで、750℃〜1100℃、例えば1050℃の熱処理を5秒間行い、AlOx膜72中のアルミニウムを、シリコン酸化膜14とハフニウム酸化膜16との界面に拡散させる。シリコン酸化膜14とハフニウム酸化膜16との界面に拡散したアルミニウムは、ダイポールを形成し、MISFETの閾値電圧制御用に用いることができる。
この熱処理に伴い、AlOx膜72の表面には、シリコン膜18が析出する(図23(b))。ソース/ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
次いで、酸素を含む雰囲気中で、300℃〜500℃、例えば400℃の温度で30分間の熱処理を行い、シリコン膜18を酸化してシリコン酸化膜38に置換する(図23(c))。ここで、酸化温度を300℃以上としているのは、300℃未満ではシリコンを酸化するためのエネルギーが足りないからである。酸化温度を500℃以下としているのは、500℃よりも高い温度で酸化すると、シリコン基板10のシリコンまでもが酸化され、シリコン酸化膜38の膜厚が増加してしまうからである。
次いで、シリコン膜18上に、図6(c)乃至図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、窒化チタン膜22、ポリシリコン膜24及びシリコン窒化膜26を形成する(図24(a))。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図23(b)に示す工程においてシリコン膜18を析出させる熱処理を前もって行っているため、図8(b)に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜14、ハフニウム酸化膜16、AlOx膜72、及びシリコン酸化膜38の積層膜のゲート絶縁膜40が形成される(図24(b))。
このように、本実施形態によれば、ソース/ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース/ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
[第4実施形態]
第4実施形態による半導体装置及びその製造方法について図25乃至図27を用いて説明する。なお、図4乃至図24に示す第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図25は、本実施形態による半導体装置の構造を示す概略断面図である。図26及び図27は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図25を用いて説明する。
本実施形態による半導体装置は、図25に示すように、ハフニウム酸化膜16と窒化チタン膜22との間にAlOx膜72及びシリコン酸化膜38が形成されていないほかは、図22に示す第3実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16との積層構造により形成されている。
ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、参考例におけるシリコン膜18のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜22の仕事関数によって閾値電圧を制御することができる。
次に、本実施形態による半導体装置の製造方法について図26及び図27を用いて説明する。
まず、第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、及びハフニウム酸化膜16を形成する。
次いで、ハフニウム酸化膜16上に、例えばPVD法により、膜厚0.3nm〜5nm、例えば0.5nmのAlOx膜72を形成する。N型MISFET形成領域には、AlOx膜の代わりに膜厚0.3nm〜1nm程度のLaOx、YOx、MgO等を形成するようにしてもよい。
次いで、750℃〜1100℃、例えば1050℃の熱処理を5秒間行い、AlOx膜72中のアルミニウムを、シリコン酸化膜14とハフニウム酸化膜16との界面に拡散させる。シリコン酸化膜14とハフニウム酸化膜16との界面に拡散したアルミニウムは、ダイポールを形成し、MISFETの閾値電圧制御用に用いることができる。
この熱処理に伴い、AlOx膜72の表面には、シリコン膜18が析出する(図26(a))。ソース/ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
次いで、酸素を含む雰囲気中で、300℃〜500℃、例えば400℃の温度で30分間の熱処理を行い、シリコン膜18を酸化してシリコン酸化膜38に置換する(図26(b))。
次いで、例えば希弗酸を用いたウェットエッチングにより、シリコン酸化膜38及びAlOx膜72を除去する(図26(c))。シリコン酸化膜38及びAlOx膜72を除去することにより、ゲート絶縁膜の実効酸化膜膜厚を薄くすることができる。
シリコン酸化膜38及びAlOx膜72のエッチングは、エッチング液として例えばHF:H2O=1:100〜1000の希弗酸を用い、室温で行うことができる。希弗酸の代わりに、NH4F:HF:H2O等のBOE(Buffered Oxide Etchant)を用いてもよい。この場合、例えば、NH4F:HF:H2O=40:0.2:57.4のエッチング液を用いることができる。
シリコン酸化膜38及びAlOx膜72のエッチングでは、図15のRBSスペクトルからも判るように、下地のハフニウム酸化膜16の一部もエッチングされるため、エッチング量は適宜制御することが望ましく、弗酸濃度は可能な限り薄くすることが望ましい。また、本エッチングでは、シリコン酸化膜38とともにAlOx膜72も除去可能のため、AlOx膜72によるゲート絶縁膜の実効酸化膜膜厚の増加を防止することができる。これにより、AlOx膜72は、第1乃至第3実施形態の場合よりも厚く形成することができる。
次いで、ハフニウム酸化膜16上に、図6(c)乃至図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、窒化チタン膜22、ポリシリコン膜24及びシリコン窒化膜26を形成する(図27(a))。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図26(a)に示す工程においてシリコン膜18を析出させる熱処理を前もって行っているため、図8(b)に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜14及びハフニウム酸化膜16の積層膜のゲート絶縁膜40が形成される(図27(b))。
このように、本実施形態によれば、ソース/ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース/ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換して除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
[第5実施形態]
第5実施形態による半導体装置及びその製造方法について図28乃至図30を用いて説明する。なお、図4乃至図27に示す第1乃至第4実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図28は、本実施形態による半導体装置の構造を示す概略断面図である。図29及び図30は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図28を用いて説明する。
本実施形態による半導体装置は、図28に示すように、AlOx膜72と窒化チタン膜22との間にシリコン酸化膜38が形成されていないほかは、図22に示す第3実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、AlOx膜72との積層構造により形成されている。
ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、参考例におけるシリコン膜18のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜22の仕事関数によって閾値電圧を制御することができる。
次に、本実施形態による半導体装置の製造方法について図29及び図30を用いて説明する。
まず、第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、及びハフニウム酸化膜16を形成する。
次いで、ハフニウム酸化膜16上に、例えばPVD法により、膜厚0.3nm〜3nm、例えば0.5nmのAlOx膜72を形成する。N型MISFET形成領域には、AlOx膜の代わりに膜厚0.3nm〜1nm程度のLaOx、YOx、MgO等を形成するようにしてもよい。
次いで、750℃〜1100℃、例えば1050℃の熱処理を5秒間行い、AlOx膜72中のアルミニウムを、シリコン酸化膜14とハフニウム酸化膜16との界面に拡散させる。シリコン酸化膜14とハフニウム酸化膜16との界面に拡散したアルミニウムは、ダイポールを形成し、MISFETの閾値電圧制御用に用いることができる。
この熱処理に伴い、AlOx膜72の表面には、シリコン膜18が析出する(図29(a))。ソース/ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
次いで、例えばアンモニアと過酸化水素水との混合液(APM:アンモニア過水)を用いたウェットエッチングにより、AlOx膜72上に析出したシリコン膜18を除去する。(図29(b))。シリコン膜18のエッチングは、例えばエッチング液としてNH4OH:H2O2=1:2:110のアンモニア過水を用い、例えば20℃〜80℃の温度で行うことができる。
なお、シリコン膜18のエッチングではAlOx膜72の一部もエッチングされるため、ゲート絶縁膜の実効酸化膜圧を考慮すれば、第1乃至第3実施形態の場合よりもAlOx膜72を若干厚めに形成することができる。
次いで、AlOx膜72上に、図6(c)乃至図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、窒化チタン膜22、ポリシリコン膜24及びシリコン窒化膜26を形成する(図30(a))。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図29(a)に示す工程においてシリコン膜18を析出させる熱処理を前もって行っているため、図8(b)に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72の積層膜のゲート絶縁膜40が形成される(図30(b))。
このように、本実施形態によれば、ソース/ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース/ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前に除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
[第6実施形態]
第6実施形態による半導体装置及びその製造方法について図31乃至図33を用いて説明する。なお、図4乃至図30に示す第1乃至第5実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図31は、本実施形態による半導体装置の構造を示す概略断面図である。図32及び図33は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図31を用いて説明する。
本実施形態による半導体装置は、図31に示すように、AlOx膜72と窒化チタン膜22との間に、シリコン酸化膜38の代わりにドープされたシリコン膜74が形成されているほかは、図22に示す第3実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、AlOx膜72との積層構造により形成され、ゲート電極28が、ドープされたシリコン膜74と、窒化チタン膜22と、ポリシリコン膜24との積層膜により形成されている。
ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、参考例におけるシリコン膜18のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜74が形成されている。したがって、ハフニウム酸化膜16と窒化チタン膜22との間にノンドープのシリコン膜18が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜74の導電型は、P型MISFETであればP型、N型MISFETであればN型である。
なお、本実施形態において窒化チタン膜22は、第1乃至第5実施形態において用いているような、いわゆるメタルゲート膜と呼ばれる、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。本実施形態における窒化チタン膜22は、主として、ゲート空乏化を抑制し、また、ポリシリコン膜24の成膜の際にドーパントの昇華を抑制することを目的とするものである。したがって、MISFETの導電型に応じて選択する必要はなく、上述のメタルゲート用の材料を任意に適用することができる。
次に、本実施形態による半導体装置の製造方法について図32及び図33を用いて説明する。
まず、第1実施形態及び第2実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72を形成する(図32(a))。
次いで、AlOx膜72の表面を、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等を含む気体雰囲気に曝し、これら不純物ドーパントが付着したドーパント付着層76を形成する(図32(b))。N型MISFETであれば、例えば、リン、砒素、アンチモンのいずれかを含む気体雰囲気に曝し、P型MISFETであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかを含む気体雰囲気に曝す。この気体雰囲気としては、固体元素を気化した雰囲気を用いてもよいし、BH3、B2H6、AsH3、PH3等の水素化合物や有機化合物の雰囲気を用いてもよい。
なお、本実施形態では、AlOx膜72の形成後に、ダイポールの形成及びシリコン膜18の析出のための熱処理を行っていないが、第3乃至第5実施形態の場合と同様、ダイポールの形成及びシリコン膜18の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜18の析出のための熱処理を行った場合には、析出したシリコン膜18上にドーパント付着層76が形成され、或いは析出したシリコン膜18中にドーパント不純物が添加される。
次いで、ドーパント付着層76が形成されたAlOx膜72上に、図6(c)乃至図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、窒化チタン膜22、ポリシリコン膜24及びシリコン窒化膜26を形成する(図33(a))。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図8(b)に示す活性化アニール工程では、ハフニウム酸化膜16膜中の酸素欠損がシリコン酸化膜14中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、シリコン酸化膜14中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜16と窒化チタン膜22との界面に析出し、シリコン膜18が形成される。
しかしながら、AlOx膜72と窒化チタン膜22との間には、ドーパント付着層76が形成されており、シリコン膜の析出とともにこのシリコン膜にはドーパント付着層76からドーパント不純物が添加される。これにより、AlOx膜72と窒化チタン膜22との間には、ドープされたシリコン膜74が形成される。これにより、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72の積層膜のゲート絶縁膜40と、ドープされたシリコン膜74、窒化チタン膜22、及びポリシリコン膜24の積層膜のゲート電極28が形成される(図33(b))。
このように、本実施形態によれば、メタルゲート膜の形成前に、ドーパント付着層を形成するので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、ドーパント付着層からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。
[第7実施形態]
第7実施形態による半導体装置及びその製造方法について図34乃至図36を用いて説明する。なお、図4乃至図33に示す第1乃至第6実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図34は、本実施形態による半導体装置の構造を示す概略断面図である。図35及び図36は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図34を用いて説明する。
本実施形態による半導体装置は、図34に示すように、ゲート絶縁膜40が、シリコン酸化膜14と、ハフニウム酸化膜16と、AlOx膜72との積層構造により形成され、ゲート電極28が、ドープされたシリコン膜74と、窒化チタン膜22と、ポリシリコン膜24との積層膜により形成されている点で、図31に示す第6実施形態による半導体装置と同様である。
第6実施形態の場合と同様、本実施形態による半導体装置においても、ゲート絶縁膜40のハフニウム酸化膜16とゲート電極28の窒化チタン膜22との間には、参考例におけるシリコン膜18のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜74が形成されている。したがって、ハフニウム酸化膜16と窒化チタン膜22との間にノンドープのシリコン膜18が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜74の導電型は、P型MISFETであればP型、N型MISFETであればN型である。
なお、本実施形態において窒化チタン膜22は、第6実施形態の場合と同様、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。窒化チタン膜22の代わりに、他のメタルゲート用の材料を適用してもよい。
次に、本実施形態による半導体装置の製造方法について図35及び図36を用いて説明する。
まず、第1実施形態及び第2実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、素子分離膜12、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72を形成する(図35(a))。
次いで、AlOx膜72上に、例えばPVD法により、例えば膜厚10nmの窒化チタン(TiN)膜22を形成する。
なお、本実施形態では、AlOx膜72の形成後に、ダイポールの形成及びシリコン膜18の析出のための熱処理を行っていないが、第3乃至第5実施形態の場合と同様、ダイポールの形成及びシリコン膜18の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜18の析出のための熱処理を行った場合には、析出したシリコン膜18上に窒化チタン膜22が形成される。
次いで、窒化チタン膜22中へ、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等の不純物をイオン注入する(図35(b))。N型MISFETであれば、例えば、リン、砒素、アンチモンのいずれかをイオン注入し、P型MISFETであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかをイオン注入する。P型MISFETの場合、例えば、ボロンイオンを、加速エネルギーを0.1keV〜5keV、ドーズ量を1.0×1013〜1.0×1016cm−2の条件でイオン注入する。
なお、窒化チタン膜22中への不純物添加には、イオン注入の代わりに、プラズマドーピング、クラスタードープ等を用いてもよい。
次いで、窒化チタン膜22上に、図7(a)に示す第1実施形態による半導体装置の製造方法と同様にして、ポリシリコン膜24及びシリコン窒化膜26を形成する(図36(a))。
なお、窒化チタン膜22中への不純物の添加は、ポリシリコン膜24の形成後或いはシリコン窒化膜26の形成後に行ってもよい。ポリシリコン膜24の形成前に窒化チタン膜22に不純物を添加した場合であっても、ポリシリコン膜24の形成後或いはシリコン窒化膜26の形成後に、更に不純物を添加するようにしてもよい。
次いで、図7(b)乃至図12に示す第1実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
この際、図8(b)に示す活性化アニール工程では、シリコン酸化膜14中の酸素がハフニウム酸化膜16中に拡散し、ハフニウム酸化膜16の酸素欠損にトラップされる。この結果、シリコン酸化膜14中のシリコンが過剰となり、AlOx膜72と窒化チタン膜22との間にシリコン膜が析出される。
しかしながら、窒化チタン膜22中にはドーパント不純物が添加されているため、析出したシリコン膜中には窒化チタン膜22中のドーパント不純物が拡散して活性化される。これにより、AlOx膜72と窒化チタン膜22との間には、ドープされたシリコン膜74が形成される。これにより、シリコン酸化膜14、ハフニウム酸化膜16、及びAlOx膜72の積層膜のゲート絶縁膜40と、ドープされたシリコン膜74、窒化チタン膜22、及びポリシリコン膜24の積層膜のゲート電極28が形成される(図36(b))。
このように、本実施形態によれば、メタルゲート膜の形成後、メタルゲート膜中にドーパント不純物を添加しておくので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、メタルゲート膜からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記第1及び第2実施形態では、TaO(CN)膜20の形成前にシリコン膜18を析出する熱処理を行ったが、シリコン膜18は、必ずしもTaO(CN)膜20の形成前に析出する必要はない。その後の熱処理(例えば、ソース/ドレイン領域の活性化アニール)の際に析出するシリコンを、そのときにTaO(CN)膜20によって酸化するようにしてもよい。この熱処理は、TaO(CN)膜20の形成後であれば、ゲート電極28のパターニング前でもよい。
また、上記第2乃至第7実施形態では、ハフニウム酸化膜16上にAlOx膜72を形成したが、第1実施形態と同様、第3乃至第7実施形態においても、AlOx膜72は必ずしも形成する必要はない。
また、上記第1乃至第7実施形態では、高誘電率膜として酸化ハフニウムを主体とするハフニウム系絶縁膜を用いたゲート絶縁膜を有するMISFETの例を説明したが、ゲート絶縁膜を形成する高誘電率膜は、酸化ハフニウムに限定されるものではない。例えば、酸化ハフニウムの代わりに、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等の金属酸化物の高誘電率材料を適用することもできる。本願発明者等は具体的な検討を行っていないが、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等を用いた場合においても、参考例1で示したようなシリコンの析出が予想される。
また、上記実施形態に記載の構成材料、膜厚、処理条件等の各種条件は、上記実施形態に記載のものに限定されるものではなく、上記実施形態の効果を実現しうる範囲で、当業者等が必要に応じて適宜選択・設定することができるものである。
以上の実施形態に関し、更に以下の付記を開示する。
(付記1) 半導体基板上に、酸化シリコンを主体とする第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、酸化ハフニウムを主体とする第2の絶縁膜を形成する工程と、
熱処理を行い、前記第2の絶縁膜上に、シリコンを析出させる工程と、
前記シリコン上に、シリコンに対して酸化作用を有する第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、
熱処理を行い、前記第3の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程と
を有することを特徴とする半導体装置の製造方法。
(付記2) 付記1記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記シリコンを酸化させる工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース/ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。
(付記3) 付記1又は2記載の半導体装置の製造方法において、
前記第3の絶縁膜は、Ta、Mo、Mn、Fe、Ni、Ru、Co、Cu、Pt又はZnの酸化物を主体とする膜である
ことを特徴とする半導体装置の製造方法。
(付記4) 付記3記載の半導体装置の製造方法において、
前記第3の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置の製造方法。
(付記5) 半導体基板上に、酸化シリコンを主体とする第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、酸化ハフニウムを主体とする第2の絶縁膜を形成する工程と、
熱処理を行い、前記第2の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを酸化する工程と、
前記シリコンを酸化する工程の後、第2の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記6) 付記5記載の半導体装置の製造方法において、
前記シリコンを酸化する工程の後、前記金属膜を前記第2の絶縁膜上に形成する工程の前に、酸化した前記シリコンを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記7) 半導体基板上に、酸化シリコンを主体とする第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、酸化ハフニウムを主体とする第2の絶縁膜を形成する工程と、
熱処理を行い、前記第2の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを除去する工程と、
前記第2の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記8) 付記1乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記第2の絶縁膜の形成後、前記シリコンを析出させる工程の前に、AlOx、LaOx、YOx又はMgOxを主体とする第5の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記9) 半導体基板上に、酸化シリコンを主体とする第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、酸化ハフニウムを主体とする第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第2の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、
前記ドーパント付着層が形成された前記第2の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第2の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコン内に前記ドーパント付着層の前記ドーパント不純物を添加する工程と
を有することを特徴とする半導体装置の製造方法。
(付記10) 半導体基板上に、酸化シリコンを主体とする第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、酸化ハフニウムを主体とする第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に、金属膜を形成する工程と、
前記金属膜の膜中に、ドーパント不純物を導入する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第2の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程と
を有することを特徴とする半導体装置の製造方法。
(付記11) 付記9又は10記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記ドーパント不純物が添加された前記シリコンを形成する工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース/ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。
(付記12) 付記9乃至11のいずれか1項に記載の半導体装置の製造方法において、
前記第2の絶縁膜を形成する工程の後、前記金属膜を形成する工程の前に、AlOx、LaOx、YOx又はMgOxを主体とする第3の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記13) 付記1乃至12のいずれか1項に記載の半導体装置の製造方法において、
前記シリコンを析出させる工程では、前記第2の絶縁膜の酸素欠損を補うために前記第1の絶縁膜から前記第2の絶縁膜へ酸素が供給されることにより余剰となった前記第1の絶縁膜中のシリコンを析出させる
ことを特徴とする半導体装置の製造方法。
(付記14) 半導体基板上に形成され、酸化シリコンを主体とする第1の絶縁膜と、
前記第1の絶縁膜上に形成され、酸化ハフニウムを主体とする第2の絶縁膜と、
前記第2の絶縁膜上に形成され、酸化シリコンを主体とする第3の絶縁膜と、
前記第3の絶縁膜上に形成され、Ta、Mo、Mn、Fe、Ni、Ru、Co、Cu、Pt又はZnの酸化物を主体とする第4の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第4の絶縁膜と接する金属膜を有するゲート電極と
を有することを特徴とする半導体装置。
(付記15) 付記14記載の半導体装置において、
前記第4の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置。
(付記16) 付記14又は15記載の半導体装置において、
前記第2の絶縁膜と前記第3の絶縁膜との間に、AlOx、LaOx、YOx又はMgOxを主体とする第5の絶縁膜を更に有する
ことを特徴とする半導体装置。