JP2006080409A - 半導体装置及びその製造方法 - Google Patents

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Abstract


【課題】 高誘電率ゲート絶縁層とシリコン基板、ゲート電極界面において、低誘電率界面層が生成し、絶縁層全体の誘電率を低下させる。また、基板のシリコンが絶縁層表面まで拡散し、ゲート電極界面における低誘電率層生成を助長する。さらにシリサイド反応により、しきい値がシフトするという問題を解決する。
【解決手段】
高誘電率ゲート絶縁層１０３の上または下の界面において、シリコンの拡散、シリコンとのシリサイド生成反応および低誘電率界面層の生成を起こすことのない、かつＳｉＯ２と比して十分高い誘電率をもつＬａとＡｌを含む金属酸化物層である絶縁層１０１１，１０１２をバリア層として具備した構造を提供する。
【選択図】 図６

Description

本発明は、半導体装置及びその製造方法、特に高誘電率絶縁層を備える半導体装置及びその製造方法に関する。
スケーリングされるＣＭＯＳ ＬＳＩの素子の微細化はゲート絶縁層の薄膜化を要求している。０．１μｍを下回る世代の次世代ＭＯＳ型電界効果トランジスタにおけるゲート絶縁層はＳｉＯ２換算で１．５ｎｍ以下の膜厚が要求されている。しかし、この膜厚領域では直接トンネル電流によるリーク電流の抑制ができず、これにより消費電力の増加をもたらすことから、もはやＳｉＯ２をゲート絶縁層として適用できない。よって、それに代替する材料として、高い誘電率を持ち、膜厚を厚くすることでリーク電流を抑制できるような材料、すなわちＨｉｇｈ−ｋ材料の研究開発が現在世界中で盛んに行われている。
これまで、数多くのＨｉｇｈ−ｋ材料が提案されてきているが、特に近年では、高い誘電率はもとより、その熱的安定性から例えばＨｆＯ２、ＨｆＳｉＯ層もしくはこれに窒素を添加したＨｆＳｉＯＮ層が実用化に向けて有望視されている。特にＨｆＳｉＯＮ層に関しては、ゲート電極として用いる多結晶シリコンの活性化アニールのための熱処理プロセスを経ても、リーク電流、もしく不純物拡散の要因となる結晶化は誘起されず、かつＳｉＯ２換算膜厚で０．６ｎｍを達成している。（非特許文献１参照）
しかしながら、このようなＨｆＯ２、ＨｆＳｉＯ、もしくはＨｆＳｉＯＮ層などのＨｆ系材料をゲート絶縁層とした場合の構造には、半導体装置製造過程における熱処理により、シリコン基板とゲート絶縁層との界面において、ゲート絶縁層と基板のシリコンとの反応により生成されたＳｉＯ２と考えられる低誘電率層が形成される。
また、シリコン基板中のシリコンは半導体装置製造過程における熱処理を経るとこのゲート絶縁層中を拡散して絶縁層表面に析出しシリサイドを形成し、やはり低誘電率層を形成する。
これら低誘電率層の存在は、ＳｉＯ２換算で０．５ｎｍ以下といった、さらなるゲート絶縁層の薄膜化が要求される世代おいては、もはや致命的となる。
また、問題は低誘電率界面層の存在だけではなく、このようなゲート絶縁層を用いたＭＩＳＦＥＴは、オン状態となるしきい値電圧が理想的な値よりもシフトしてしまう問題があり、低電源電圧状態でオン電流を確保することができないという問題点があった。このしきい値シフトの要因としては、ハフニウムが多結晶シリコン電極／絶縁層界面において多結晶シリコンを構成するシリコンや基板中を拡散してきたＳｉと結合し、このＨｆ−Ｓｉ結合準位がフェルミピニングをもたらすというモデルが考えられる。
これらの低誘電率層の形成及びしきい値シフトの問題は、Ｈｆ系材料を用いたゲート絶縁層に限らず、基板のシリコンが拡散しうる金属、もしくは電極である多結晶シリコンと反応しうる金属である、Ｚｒ，Ｔｉ，Ｔａの酸化物を用いた高誘電率ゲート絶縁層を適用した場合においても同様に発生する。
ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ． （２００３） １０７．
本発明は上記課題を解決するためになされたもので、半導体装置に適用される高誘電率絶縁層において、絶縁層構成成分とシリコンとの反応を抑制して、絶縁層表面に低誘電率層の形成を抑制し、かつしきい値シフトを抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明者らは上記課題を克服するために鋭意研究した結果、前記課題はいずれも、絶縁層を構成する元素と、シリコン基板または電極を構成するシリコンとの反応により生じるものである点に着目し、絶縁層の上または下の界面における界面反応および基板からのシリコンの拡散を抑制する材料からなるバリア層を設けた構造が有効であることを見出した。つまり高誘電率絶縁層の少なくとも上または下の界面において、シリコンの拡散及びシリコンとのシリサイド生成反応や、低誘電率界面層の生成を起こすことがなく、かつＳｉＯ２と比して十分高い誘電率をもつ絶縁層をバリア層として設けた構造を提供する。
本発明（請求項１）は、
シリコン基板と、
前記シリコン基板上に形成され少なくともＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層と、
前記絶縁層上に形成された電極と、
前記シリコン基板と前記絶縁層との界面及び前記絶縁層と前記電極との界面のうち少なくとも一方の界面に、Ｌａ及びＡｌを含む金属酸化物層とを備えることを特徴とする半導体装置である。
また、本発明（請求項２）は、前記Ｌａ及びＡｌを含む金属酸化物層が、アモルファス層であることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項３）は、前記Ｌａ及びＡｌを含む金属酸化物層が、ＬａＡｌＯ３層であることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項４）は、前記Ｌａ及びＡｌを含む金属酸化物層が、膜厚が０．５ｎｍ以上２ｎｍ以下であることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項５）は、前記Ｌａ及びＡｌを含む金属酸化物層が、前記シリコン基板と前記絶縁層との界面に、前記シリコン基板及び前記絶縁層と接して設けられていることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項６）は、前記Ｌａ及びＡｌを含む金属酸化物層が、前記絶縁層と前記電極との界面に、前記絶縁層及び前記電極に接して設けられていることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項７）は、前記絶縁層がゲート絶縁層であり、前記電極がゲート電極であるＭＩＳＦＥＴを備えることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項８）は、前記電極はポリシリコン電極であることを特徴とする請求項１記載の半導体装置である。
また、本発明（請求項９）は、シリコン基板上にＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に電極を形成する電極形成工程と、
下記（イ）及び（ロ）で示される工程のうちの少なくとも一方の金属酸化物形成工程とを行うことを特徴とする半導体装置の製造方法である。
（イ）前記絶縁層形成工程前に、前記シリコン基板表面に、Ｌａ及びＡｌを含む金属酸化物層を形成する金属酸化物形成工程。
（ロ）前記絶縁層形成工程後で前記電極形成工程前に、前記絶縁層表面に、Ｌａ及びＡｌを含む金属酸化物層を形成する金属酸化物形成工程。
また、本発明（請求項１０）は、シリコン基板上にＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に電極を形成する電極形成工程と、
下記（ハ）及び（ニ）で示される工程のうちの少なくとも一方の金属酸化物形成工程とを行うことを特徴とする半導体装置の製造方法である。
（ハ）前記絶縁層形成工程前に、前記シリコン基板表面に、メタルＬａ及びメタルＡｌを１原子層以下の厚さで堆積したメタル層を形成後、前記メタル層上に酸化性雰囲気でＬａ及びＡｌを含む金属酸化物層を堆積とすると共に前記メタル層を酸化する金属酸化物形成工程。
（ニ）前記絶縁層形成工程後で前記電極形成工程前に、前記絶縁層表面に、メタルＬａ及びメタルＡｌを１原子層以下の厚さで堆積したメタル層を形成後、前記メタル層上に酸化性雰囲気でＬａ及びＡｌを含む金属酸化物層を堆積とすると共に前記メタル層を酸化する金属酸化物形成工程。
本発明によれば、半導体装置に適用される高誘電率絶縁層において、絶縁層構成成分とシリコンとの反応を抑制して、絶縁層表面に低誘電率層の形成を抑制し、かつしきい値シフトを抑制することが可能な半導体装置及びその製造方法を提供することができる。
以下では本発明を詳細に説明する。
まず、シリコン基板上に形成したＬａ及びＡｌを含む金属酸化物層（以下、Ｌａ及びＡｌを含む金属酸化物層を「ＬａＡｌＯ層」と表記する。）の特性を、界面反応およびシリコン拡散抑制効果に着目して評価した結果を説明する。
図１は、ＨＦ処理により自然酸化膜を除去したｎ型シリコン基板上に、ＬａＡｌＯ３単結晶基板をターゲットとしたレーザーアブレーション法によりＬａＡｌＯ層を５ｎｍ堆積した後、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ（ＲＴＡ）装置へ導入し、常圧の窒素雰囲気で１０００℃、３０秒のＲＴＡ処理を施した試料の断面ＴＥＭ像である。図１にみられるように、シリコン基板とＬａＡｌＯ層との界面は直接接し、いかなる遷移層も存在しておらず、また低誘電率界面層も生成していない。また、ＬａＡｌＯ層はアモルファス層であった。
図２は前記ＬａＡｌＯ層のＳｉ２ｓ、Ａｌ２ｐおよびＬａ４ｄ ＸＰＳスペクトルである。Ｓｉ２ｓスペクトルに関しては、シリコンのピークは基板のメタルに起因するもののみであり、酸化物状態に起因するピークは観測されない。この結果はＴＥＭ像において界面層が生成しなかった結果と矛盾しない。さらに、Ａｌ２ｐおよびＬａ４ｄ ＸＰＳスペクトルにおいても、いずれも酸化物に起因するピークのみでシリサイドの形成に起因するピークは観測されない。
これらの結果は、１０００℃の熱処理を施したとしても、ＬａＡｌＯ層は基板のシリコンとの反応による酸化物、シリサイドの生成のいずれも起きないことを示している。
これらの結果は、多結晶シリコン電極上にＬａＡｌＯ層を積層した場合、ＬａＡｌＯ層と電極との界面においても同様に得られる。
次に、このＬａＡｌＯ層を、シリコン基板と、Ｈｆ酸化物のゲート絶縁層との界面に形成した場合のＬａＡｌＯ層の特性を評価した結果を説明する。
前記と同様な手法で２ｎｍのＬａＡｌＯ層をシリコン基板上に堆積させた後、これに連続してＨｆＯ２をターゲットとしたレーザーアブレーション法によりＨｆＯ２を堆積させ、１０００℃，３０秒のＲＴＡ処理を施した。
図３にこの試料の二次イオン質量分析法（ＳＩＭＳ）により酸素とシリコンの深さ方向分析を行った結果（図３（ｂ））、及び比較のためＬａＡｌＯ層を形成しない他は同じ条件にて作製したＨｆＯ２単層膜に対する同じくＳＩＭＳによる分析を行った結果（図３（ａ））を示す。
図３から明らかなように、ＬａＡｌＯ層がシリコン基板と、ＨｆＯ２層との界面に存在している場合（図３（ｂ））はシリコン基板からＨｆＯ２層中や表面へのシリコンの拡散、およびシリコン基板とＬａＡｌＯ層界面における界面層の生成は観測されないが、ＬａＡｌＯ層を設けず、ＨｆＯ２単層層の場合（図３（ａ））は、シリコン基板からのシリコンが層中を拡散して、ＨｆＯ２層表面に析出していること、及びシリコン基板とＨｆＯ２層界面に界面層が生成していることがわかる。
上記図３（ａ）と図３（ｂ）との比較の結果により、ＨｆＯ２絶縁層におけるシリコンの拡散や界面層の発生に対する、ＬａＡｌＯ層のバリア性は絶大であることが示している。
次にＬａＡｌＯ層のシリコン拡散に対するバリア性が発現するのに適した膜厚を評価するために、ＬａＡｌＯの膜厚を０．３ｎｍ、０．５ｎｍ、０．７ｎｍ、０．９ｎｍと変化させて、１０００℃，３０秒のＲＴＡ処理を施し、Ｘ線光電子分光法により表面に析出するシリコンのピーク強度を評価した結果を図４に示す。
図４から明らかなように、膜厚０．５ｎｍを境にＳｉピーク強度が顕著に小さくなっており、０．５ｎｍ以上ではほぼ検出されない。すなわち、ＬａＡｌＯ層のシリコン拡散の十分なバリア性を得るには０．５ｎｍ以上の膜厚が望ましいことがわかる。
次にＬａＡｌＯ層（アモルファス層）の結晶化に対する耐熱性を評価するために、ＬａＡｌＯの膜厚を１．５ｎｍ、２．０ｎｍ、２．５ｎｍと変化させて、１０００℃，３０秒のＲＴＡ処理を施し、ＬａＡｌＯ３（６００）ピークに着目して、Ｉｎ−ｐｌａｎｅ Ｘ線回折測定を行った結果を図５に示す。
図５から、ＬａＡｌＯ３（６００）の回折ピークは、膜厚１．５ｎｍ、２．０ｎｍでは観測されないのに対し、２．５ｎｍの膜厚では極微弱なピークが観測される。これは２．０ｎｍ以下の膜厚では、１０００℃，３０秒のＲＴＡ処理を施してもＬａＡｌＯは結晶化しないのに対し、２．５ｎｍでは同プロセスを経ることで結晶化が誘起されることを示している。例えばゲート絶縁層における結晶化は、その結晶粒界が、電極である多結晶シリコンを活性化させるために導入されるホウ素や砒素といった不純物の拡散経路となり、これら不純物がチャネルまで拡散してしまうため、しきい値変動をもたらすことや、結晶粒界がトラップ準位を形成しうることから、抑制すべき現象である。このことを考慮するに、ゲート絶縁層のバリア層としてのＬａＡｌＯ層は、１０００℃，３０秒のＲＴＡ処理を施しても結晶化が誘起されない、２ｎｍ以下の膜厚で用いることが望ましいといえる。
前記のような、シリコン拡散へのバリア性、および結晶化への耐熱性の二つを考慮すると、ＬａＡｌＯバリア層の膜厚は、０．５ｎｍ以上２ｎｍ以下のアモルファス層であることが望ましい。
図３（ｂ）において観測されるような、シリコン基板のシリコンが拡散して絶縁層表面に析出する現象は、Ｚｒ、Ｔｉ、Ｔａの酸化物を高誘電率絶縁層として適用した場合にも同様に観測される。すなわち、これらの絶縁層を単にゲート絶縁層として用いた場合、シリコン基板と絶縁層との界面においてはシリコン酸化物などを、絶縁層と電極との界面においては表面ではシリコン酸化物のほかにシリサイドなどを形成させ、低誘電率界面層となったり、しきい値をシフトさせてしまう懸念がある。しかしながらこれらの絶縁層においてもＬａＡｌＯ層の存在によりシリコン基板と絶縁層構成成分との反応や、シリコンの絶縁層中での拡散が抑えられ、ひいては低誘電率界面層やしきい値シフトの発生を抑制することができる。
Ｈｆ、Ｚｒ、Ｔｉ、Ｔａの酸化物は誘電率が高く、また耐熱性に優れているため、高温プロセスを経ても劣化が少なく、例えばＭＩＳＦＥＴのゲート絶縁層等半導体装置の絶縁層として適している。一方、ＬａとＡｌを含む金属酸化物は、上記の如くのバリア材として適した特性を有するのは元より、それ自体の誘電率が高いことから、薄膜化して高誘電率ゲート絶縁膜におけるシリコン界面でのバリア材として使用することに非常に適している。したがって両者を積層することにより信頼性の高い半導体装置を得ることができる。
ＬａＡｌＯ層は、具体的には例えばＬａＡｌＯ３で表されるＬａとＡｌを含む複合酸化物が用いられるが、基板または電極との界面に低誘電率反応層を生成させにくい材料、例えば、Ｌａ２Ｏ３やＡｌ２Ｏ３が一部含まれていても良い。
なお、上記の例では、一連の成膜をレーザーアブレーション法によって行ったが、この手法による製膜に限定されるものではなく、ＣＶＤ法、ＭＢＥ法、蒸着法、ＡＬＤ法などの手法を用いてもよい。
また、上記の例では、ＬａＡｌＯ層はアモルファス層であったが、シリコン（１００）基板上においては、シリコン（１００）とＬａＡｌＯ３のミスマッチは１．１％と小さいため、シリコン基板上に積極的に形成したＬａＡｌＯ３結晶層、またＬａＡｌＯ３は、シリコン基板上にエピタキシャル成長することが可能であることから、更に望ましくは、結晶粒界が発生しにくいＬａＡｌＯ３のエピタキシャル単結晶層を用いても良い。このＬａＡｌＯ３結晶はペロブスカイト構造を有し非常に緻密で安定な層が形成されるためバリア材としても効果を示す。
本発明に係る半導体装置は、ＭＩＳＦＥＴにおけるゲート絶縁層及びゲート電極構造、不揮発性メモリ素子のゲート電極及び絶縁層構造、容量素子のキャパシターの電極及び絶縁層構造等に適用することができるがこれらに限定されるものではない。
図６はＭＩＳＦＥＴを有する半導体装置の一実施形態を示す断面図である。ｎ型シリコン基板１０１表面に、シリコン酸化物層からなる素子分離層１０２が形成されている。素子分離層１０２により画定された素子領域には、ソース／ドレイン拡散層１０５が形成されている。ソース／ドレイン拡散層１０５間のｎ型シリコン基板１０１上には、厚さ約２ｎｍ〜５ｎｍのゲート絶縁層１０３と、ゲート絶縁層１０３上に設けられた、ポリシリコン層であるゲート電極１０４が形成されている。
ゲート絶縁層１０３とシリコン基板１０１との界面には厚さ約０．５ｎｍ〜２ｎｍの基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層１０３とゲート電極１０４との界面には厚さ約０．５ｎｍ〜２ｎｍのゲート絶縁層−ゲート電極界面バリア層１０１２が形成されている。基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層−ゲート電極界面バリア層１０１２に本発明に係るＬａとＡｌを含む金属酸化物層が適用される。
基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層１０３、ゲート電極１０４、ゲート絶縁層−ゲート電極界面バリア層１０１２の側壁にはシリコン窒化層のゲート側壁１０７が形成されている。こうして、ゲート電極１０４と、ソース／ドレイン拡散層１０５とを有するＭＩＳＦＥＴが構成されている。
このようなＭＩＳＦＥＴが形成されたｎ型シリコン基板１０１上には、シリコン酸化層からなる層間絶縁層１０８が形成されている。層間絶縁層１０８には、ソース／ドレイン拡散層１０５に達するコンタクトホールが開口されている。コンタクトホール内には、ソース／ドレイン拡散層１０５に電気的に接続するアルミニウムの金属配線１０９が埋め込まれている。
図６においては、ゲート絶縁層１０３に対して、その上下両界面に各々基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層−ゲート電極界面バリア層１０１２を設けた例を示したが、基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層−ゲート電極界面バリア層１０１２の少なくとも一方が存在していても本発明の効果が奏される。望ましくは、少なくとも基板−ゲート絶縁層界面バリア層１０１１が設けられており、さらに望ましくは、基板−ゲート絶縁層界面バリア層１０１１、ゲート絶縁層−ゲート電極界面バリア層１０１２の両方が設けられていることが本発明の効果を高める上で望ましい。
ゲート絶縁層１０３としてはＨｆＯ，ＨｆＯ２，ＨｆＳｉＯ４，ＨｆＳｉＯＮ，ＺｒＯ２，ＺｒＳｉＯ４，ＴｉＯ２，ＴａＯ５，Ｔａ２Ｏ５，Ｓｒ２Ｔａ２Ｏ７，ＳｒＴｉＯ３，ＢａＴｉＯ３，ＣａＴｉＯ３，ＢａｘＳｒ１−ｘＴｉＯ３，ＰｂＴｉＯ３，ＰｂＺｒｘＴｉ１−ｘＯ３，ＳｒＢｉ２Ｔａ２Ｏ９，ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９，ＣｅＯ２，ＨｆＡｌＯ，ＨｆＡｌＯＮ若しくはＢｉ２（ＴａｘＮｂ１−ｘ）Ｏ６などにより構成されるものが挙げられる。
尚、ゲート電極１０６としては多結晶ＳｉＧｅやＴｉＮ、Ｍｏ、Ａｕ、Ａｌ、Ｐｔ、Ａｇ、Ｗなどの金属ゲート電極でもかまわない。
次に図６に示すＭＩＳＦＥＴを有する半導体装置の製造方法の一実施形態について図７、図８を用いて説明する。図７、図８はＭＩＳＦＥＴの製造工程の一実施形態を示す概略断面図である。
ここではＨｆＯ２ゲート絶縁層に対して、ＬａＡｌＯ層を上下の界面バリア層に適用したＭＩＳＦＥＴを例として作製方法について説明する。
まず、図７（ａ）に示すように、ｐ型シリコン基板１０１上に、シリコン熱酸化膜により素子分離領域１０２を形成する。なお、図では素子分離領域１０２が基板表面よりも上方に出ているが、素子分領域１０２の上面を基板表面と同じ高さにしてもよい。
次いで、図７（ｂ）に示すように、シリコン基板表面にＬａＡｌＯ層のバリア層１０１１を１．５ｎｍ形成する金属酸化物形成工程（Ａ）、ゲート絶縁層となるＨｆＯ２層を２ｎｍ形成する絶縁層形成工程、さらにＬａＡｌＯ層のバリア層１０１２を再び１．５ｎｍ形成する金属酸化物形成工程（Ｂ）を行う。金属酸化物形成工程（Ａ）、（Ｂ）の詳細は後述する。金属酸化物形成工程（Ａ）、（Ｂ）は希望するバリア層の形成位置によって一方のみ行っても良いし、両方行っても良い。
次いで、図７（ｃ）に示すように、化学気相成長法によってポリシリコン膜１０４を全面に堆積し、次いで、図８（ｄ）に示すように、ポリシリコン膜をパターニングしてゲート電極１０４を形成する電極形成工程を行う。
次いで、図８（ｅ）に示すように、ゲート部の側壁に例えばシリコン窒化膜より形成される側壁絶縁膜１０７を形成する。
次いで、図８（ｆ）に示すように、全面に、例えばＰをイオン注入し、その後熱処理を行い、Ｐをシリコン基板１０１中に拡散し活性化させ、ソース領域及びドレイン領域１０５を形成する。
これ以降の工程は通常のＭＩＳ型トランジスタの作製工程に準じており、化学気相成長法によって全面に層間絶縁膜となるシリコン酸化膜を堆積し、この層間絶縁膜１０８にコンタクト孔を開口し、続いてスパッタ法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応性イオンエッチングによってパターニングしてアルミニウム配線１０９を形成することにより、前記図６に示したような構造を有するＭＩＳ型トランジスタが完成する。
このようにして形成されたＭＩＳＦＥＴは、約１０００℃以上の高温プロセスを経ても、ゲート絶縁層のリーク電流が極めて低く抑えられ、かつしきい値のシフトも観測されず、良好な動作を示す。
以下に上記の金属酸化物形成工程（Ａ）、（Ｂ）についてさらに詳細に説明する。
金属酸化物形成工程（Ａ）、（Ｂ）として適用可能な金属酸化物形成工程の内の１つの例は、シリコン基板表面若しくは絶縁膜表面、若しくはその両方に、レーザーアブレーション法、ＣＶＤ法、ＭＢＥ法、蒸着法、ＡＬＤ法などの方法でＬａとＡｌを含む酸化物を形成する。例えば、レーザーアブレーション法では、ＬａＡｌＯ３単結晶をターゲットとした製膜で形成することができる。
金属酸化物形成工程（Ａ）、（Ｂ）として適用可能な金属酸化物形成工程の他の例としては、シリコン基板表面若しくは絶縁膜表面、若しくはその両方に、メタルＬａ及びメタルＡｌを１原子層以下の厚さで堆積したメタル層を形成後、前記メタル層上に酸化性雰囲気でＬａ及びＡｌを含む酸化物層を堆積とすると共に前記メタル層を酸化する方法がある。このとき例えば分子ビームエピタキシー法（MBE法）を適用することができる。その具体例について以下に説明する。
まず、ＨＦ処理により自然酸化層を除去されたｎ型シリコン基板をＭＢＥチャンバーへ導入し、基板温度を３００℃とし、金属Ｌａおよび金属Ａｌを蒸発源として用いて、シリコン基板上にＬａおよびＡｌを組成比１：１の割合で一原子層蒸着する。その後、基板温度を６００℃に昇温させ、ＭＢＥ装置に１×１０−４Ｐａの酸素を導入しながら、金属Ｌａおよび金属Ａｌを蒸発源として、１ｎｍのＬａＡｌＯ層を堆積する。
このようにして堆積された層のＸＰＳスペクトルは、図２に示したものと同様のものであり、Ｓｉの酸化物状態のピークおよび、ＬａとＡｌのメタル起因のピークは観測されず、Ｓｉは基板のピークのみ、ＬａおよびＡｌはそれぞれ酸化物に起因するピークのみが観測された。この結果は、最初に一原子層堆積されたＬａおよびＡｌは、その後のプロセスにより酸化され、シリコン基板上には直接ＬａＡｌＯ層が存在し、界面にいかなる遷移層も存在していないことを示している。また、このような方法により作製されたバリア層は、図３と同様なシリコン拡散に対する良好なバリア特性を示し、シリコンとのシリサイド生成反応および低誘電率界面層の生成を起こすことがない。
ＬａＡｌＯ層の断面TEM像。 ＬａＡｌＯ層のXPSスペクトル。 ＬａＡｌＯ層及び比較例のＳＩＭＳによる分析結果を示す図。 Ｘ線光電子分光法によりＬａＡｌＯ層の表面に析出するシリコンのピーク強度を評価した結果を示す図。 ＬａＡｌＯ層のＩｎ−ｐｌａｎｅ Ｘ線回折測定を行った結果を示す図。 ＭＩＳＦＥＴの一実施形態を示す断面図。 ＭＩＳＦＥＴの製造方法の一実施形態を示す断面図。 ＭＩＳＦＥＴの製造方法の一実施形態を示す断面図。
符号の説明
１０１・・・シリコン基板
１０１１・・・基板−ゲート絶縁層界面バリア層
１０１２・・・ゲート絶縁層−ゲート電極界面バリア層
１０２・・・素子分離層
１０３・・・ゲート絶縁層
１０４・・・ゲート電極
１０５・・・ソース／ドレイン拡散層
１０６・・・ゲート電極
１０７・・・ゲート側壁
１０８・・・層間絶縁層
１０９・・・アルミニウム配線

Claims (10)

  1. シリコン基板と、
    前記シリコン基板上に形成され少なくともＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層と、
    前記絶縁層上に形成された電極と、
    前記シリコン基板と前記絶縁層との界面及び前記絶縁層と前記電極との界面のうち少なくとも一方の界面に、Ｌａ及びＡｌを含む金属酸化物層とを備えることを特徴とする半導体装置。
  2. 前記Ｌａ及びＡｌを含む金属酸化物層は、アモルファス層であることを特徴とする請求項１記載の半導体装置。
  3. 前記Ｌａ及びＡｌを含む金属酸化物層は、ＬａＡｌＯ３層であることを特徴とする請求項１記載の半導体装置。
  4. 前記Ｌａ及びＡｌを含む金属酸化物層は、膜厚が０．５ｎｍ以上２ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
  5. 前記Ｌａ及びＡｌを含む金属酸化物層は、前記シリコン基板と前記絶縁層との界面に、前記シリコン基板及び前記絶縁層と接して設けられていることを特徴とする請求項１記載の半導体装置。
  6. 前記Ｌａ及びＡｌを含む金属酸化物層は、前記絶縁層と前記電極との界面に、前記絶縁層及び前記電極に接して設けられていることを特徴とする請求項１記載の半導体装置。
  7. 前記絶縁層がゲート絶縁層であり、前記電極がゲート電極であるＭＩＳＦＥＴを備えることを特徴とする請求項１記載の半導体装置。
  8. 前記電極はポリシリコン電極であることを特徴とする請求項１記載の半導体装置。
  9. シリコン基板上にＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層を形成する絶縁層形成工程と、
    前記絶縁層上に電極を形成する電極形成工程と、
    下記（イ）及び（ロ）で示される工程のうちの少なくとも一方の金属酸化物形成工程とを行うことを特徴とする半導体装置の製造方法。
    （イ）前記絶縁層形成工程前に、前記シリコン基板表面に、Ｌａ及びＡｌを含む金属酸化物層を形成する金属酸化物形成工程。
    （ロ）前記絶縁層形成工程後で前記電極形成工程前に、前記絶縁層表面に、Ｌａ及びＡｌを含む金属酸化物層を形成する金属酸化物形成工程。
  10. シリコン基板上にＨｆ，Ｚｒ，Ｔｉ，Ｔａから選択される少なくとも一種の元素の酸化物の絶縁層を形成する絶縁層形成工程と、
    前記絶縁層上に電極を形成する電極形成工程と、
    下記（ハ）及び（ニ）で示される工程のうちの少なくとも一方の金属酸化物形成工程とを行うことを特徴とする半導体装置の製造方法。
    （ハ）前記絶縁層形成工程前に、前記シリコン基板表面に、メタルＬａ及びメタルＡｌを１原子層以下の厚さで堆積したメタル層を形成後、前記メタル層上に酸化性雰囲気でＬａ及びＡｌを含む金属酸化物層を堆積とすると共に前記メタル層を酸化する金属酸化物形成工程。
    （ニ）前記絶縁層形成工程後で前記電極形成工程前に、前記絶縁層表面に、メタルＬａ及びメタルＡｌを１原子層以下の厚さで堆積したメタル層を形成後、前記メタル層上に酸化性雰囲気でＬａ及びＡｌを含む金属酸化物層を堆積とすると共に前記メタル層を酸化する金属酸化物形成工程。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273531A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置およびその製造方法
JP2008141178A (ja) * 2006-10-23 2008-06-19 Interuniv Micro Electronica Centrum Vzw 半導体装置の製造方法およびそれにより得られた半導体装置
US7737503B2 (en) 2006-06-08 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2010182964A (ja) * 2009-02-06 2010-08-19 Toshiba Corp 半導体装置及びその製造方法
JP2010186853A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 半導体装置の製造方法
US7863695B2 (en) 2007-11-05 2011-01-04 Kabushiki Kaisha Toshiba Complementary MISFET semiconductor device having an atomic density ratio aluminum/lanthanum (Al/La) in the gate insulating layer of PMIS is larger than that of the NMIS
JP2011014614A (ja) * 2009-06-30 2011-01-20 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2016013600A (ja) * 2014-07-02 2016-01-28 Dmg森精機株式会社 工作機械

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267113A1 (en) * 2005-05-27 2006-11-30 Tobin Philip J Semiconductor device structure and method therefor
US20080164582A1 (en) * 2007-01-05 2008-07-10 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
JP5518880B2 (ja) * 2009-09-17 2014-06-11 株式会社東芝 半導体装置の製造方法
JP2012060063A (ja) * 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
JP5439420B2 (ja) * 2011-03-22 2014-03-12 株式会社東芝 記憶装置
JP7210344B2 (ja) * 2019-03-18 2023-01-23 キオクシア株式会社 半導体装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816192B2 (ja) 1989-08-16 1998-10-27 株式会社日立製作所 半導体装置の製造方法
SG99871A1 (en) 1999-10-25 2003-11-27 Motorola Inc Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
JP2002141503A (ja) * 2000-08-24 2002-05-17 National Institute Of Advanced Industrial & Technology 自己整合型トランジスタの製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6541280B2 (en) 2001-03-20 2003-04-01 Motorola, Inc. High K dielectric film
JP2002314072A (ja) 2001-04-19 2002-10-25 Nec Corp 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
CN100492662C (zh) * 2001-06-21 2009-05-27 松下电器产业株式会社 半导体装置及其制造方法
US6528376B1 (en) * 2001-11-30 2003-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Sacrificial spacer layer method for fabricating field effect transistor (FET) device
JP3840207B2 (ja) * 2002-09-30 2006-11-01 株式会社東芝 絶縁膜及び電子素子
EP1570525B1 (en) * 2002-12-09 2015-12-02 Imec Method for forming a dielectric stack
US6828200B2 (en) * 2003-01-03 2004-12-07 Texas Instruments Incorporated Multistage deposition that incorporates nitrogen via an intermediate step
JP3834564B2 (ja) 2003-06-13 2006-10-18 シャープ株式会社 半導体装置及びその製造方法
JP4105044B2 (ja) * 2003-06-13 2008-06-18 株式会社東芝 電界効果トランジスタ
US7045847B2 (en) * 2003-08-11 2006-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with high-k gate dielectric
US6958511B1 (en) * 2003-10-06 2005-10-25 Fasl, Llc Flash memory device and method of fabrication thereof including a bottom oxide layer with two regions with different concentrations of nitrogen
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273531A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置およびその製造方法
US7737503B2 (en) 2006-06-08 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7768077B2 (en) 2006-06-08 2010-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8169040B2 (en) 2006-06-08 2012-05-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2008141178A (ja) * 2006-10-23 2008-06-19 Interuniv Micro Electronica Centrum Vzw 半導体装置の製造方法およびそれにより得られた半導体装置
US7863695B2 (en) 2007-11-05 2011-01-04 Kabushiki Kaisha Toshiba Complementary MISFET semiconductor device having an atomic density ratio aluminum/lanthanum (Al/La) in the gate insulating layer of PMIS is larger than that of the NMIS
JP2010182964A (ja) * 2009-02-06 2010-08-19 Toshiba Corp 半導体装置及びその製造方法
JP2010186853A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 半導体装置の製造方法
JP2011014614A (ja) * 2009-06-30 2011-01-20 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2016013600A (ja) * 2014-07-02 2016-01-28 Dmg森精機株式会社 工作機械

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