CN103579319A - 层叠结构、半导体器件及其制造方法 - Google Patents

层叠结构、半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及层叠结构、半导体器件及其制造方法。一种集成电路器件包括半导体衬底和位于所述半导体衬底上的栅电极。所述栅电极结构包括位于所述半导体衬底上的由介电材料形成的绝缘层、位于所述绝缘层上的氧阻挡层以及位于所述氧阻挡层上的钨（W）金属层。

Description

层叠结构、半导体器件及其制造方法
技术领域
本发明一般而言涉及包括低电阻率金属的集成电路器件及其制造方法。
背景技术
为使金属氧化物半导体场效应晶体管（MOSFET）栅极叠层继续按比例缩小（scaling），已经广泛研究了各种具有较高相对介电常数的材料（高k电介质）及其集成问题。带有金属栅极的基于Hf的高k电介质已经得到成功实现。然而，根据ITRS路线图，需要进一步按比例缩小栅极以同时满足将来的性能和功率要求。已经很明显，如果仅替换栅极绝缘层，而不同时改变电极材料，则不足以实现器件按比例缩小。
钨是在电子领域中——具体地，在芯片技术中——具有多种用途的金属化元素。此类用途的例子包括——但不限于——在前端和后端金属化方案中使用钨插塞（plug）填充工艺填充接触部（contact）和过孔，使用钨作为互连材料，使用钨作为金属氧化物半导体场效应晶体管（MOSFET）栅极叠层的部件，以及使用钨作为动态随机存取存储器（DRAM）栅极叠层的部件以及其它用途。
在DRAM应用中，之前已采用传统的钨多硅结构（tungsten polycide，WSix）栅极叠层来用于早期的DRAM代。然而，因为表面电阻太高，这些材料通常对于进一步的栅极按比例缩小来说是不实用的。仅增加具有WSix的叠层结构的厚度来降低表面电阻会导致其它问题，例如蚀刻截面轮廓（etch profile）、BPSG空隙形成、增加的寄生电容，等等。而且，随着因按比例缩小导致的字线宽度减小，表面电阻迅速增大。
为了克服这些问题，已提出了需要阻挡层的钨多晶金属栅极结构，例如，W/TiNx/多晶硅或W/TaNx/多晶硅。然而，当将钨沉积到TiN或TaN上时，经常形成小晶粒、高电阻率的钨。由于钨中电子的晶界散射是限制电导率（即，增加的电阻率）的主要因素，因此通常需要较大的钨晶粒尺寸。可使用在钨沉积和过孔多步骤沉积过程之前或期间的特殊处理来增大晶粒尺寸并降低电阻率。然而，这些过程会降低制造产量并增加成本。
发明内容
根据一个实施例，一种层叠结构（layered structure）包括：硅层；覆盖在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝（TaAlN）或氮化钛铝（TiALN）构成；以及沉积在所述氧阻挡层上的钨层。
在另一实施例中，一种半导体器件包括：半导体衬底；覆盖在所述半导体衬底上的介电层；覆盖在所述介电层上的硅层；沉积在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及沉积在所述氧阻挡层上的钨层。
在另一实施例中，一种半导体器件包括：半导体衬底；覆盖在所述半导体衬底上的高k介电层，其中所述高k介电层包含介电常数大于4.0的材料；覆盖在所述高k介电层上的金属层；覆盖在所述金属层上的硅层；沉积在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及沉积在所述氧阻挡层上的钨层。
在另一实施例中，一种制造层叠结构的方法，所述方法包括：在下伏层（underlying layer）上沉积硅层；沉积氧阻挡层，所述氧阻挡层覆盖在所述硅层上，其中所述氧阻挡层基本上由氮化钽铝（TaAlN）或氮化钛铝（TiALN）构成；以及沉积钨层，所述钨层被沉积在所述氧阻挡层上。
在另一实施例中，一种制造半导体器件的方法包括：沉积介电层，所述介电层覆盖在半导体衬底上；沉积硅层，所述硅层覆盖在所述介电层上；在所述硅层上沉积氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及在所述氧阻挡层上沉积钨层。
在另一实施例中，一种制造半导体器件的方法包括：沉积高k介电层，所述高k介电层覆盖在半导体衬底上，其中所述高k介电层包含介电常数大于4.0的材料；沉积金属层，所述金属层覆盖在所述高k介电层上；沉积硅层，所述硅层覆盖在所述金属层上；沉积氧阻挡层，所述氧阻挡层被沉积在所述硅层上，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及沉积钨层，所述钨层被沉积在所述氧阻挡层上。
其它特征和优点通过本公开的技术实现。本公开的其它实施例和方面在此进行详细描述并被视为所请求保护的公开的一部分。为了更好地理解本发明的优点和特征，请参阅说明书和附图。
附图说明
被视为本发明的主题在说明书结尾处的权利要求中具体指出并明确要求保护。通过结合附图给出的以下详细描述，本发明的上述和其它特征以及优点将变得显而易见，其中：
图1示例出根据本公开的栅电极结构的截面视图。
图2以图表示例出根据本公开的各种栅电极和比较用栅电极的在双向栅极偏置扫描（从-1.5V到+1.0V，然后返回到-1.5V）期间电容随栅极偏置的变化。
图3以图表示例出根据本公开的各种栅电极以及比较用栅电极的在+1V栅极偏置下的面积比栅极泄漏电流（areal gate leakage current）随电容等效厚度（CET）的变化。
具体实施方式
本文中披露了低电阻率金属栅电极结构，该结构包括低电阻率钨金属层、氧阻挡层和硅层，其中氧阻挡层由TaAlN或TiAlN形成，并且被置于钨金属层与硅层之间。有利地，已经发现即使在1000℃下执行退火之后，本公开的栅电极结构也是热稳定的。而且，钨金属层的表面电阻率在厚度约为125埃的情况下大约是11到15欧姆/平方，这比包括TiN或TaN（而非TaAlN或TiAlN）的类似栅电极结构低了大于50%。
现在参考图1，栅电极结构10一般包括半导体衬底12，在该衬底上制造栅电极结构。半导体衬底10可以是硅。然而，也可以是其它半导体材料，例如，锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。
栅电极结构10可以进一步包括氧化物层或氮氧化物层（未示出），该层也称为界面层，在该界面层上沉积介电层14。例如，形成氧化物层的工艺步骤可以包括湿法化学氧化。示例性湿法化学氧化工艺可以包括在65℃下使用氢氧化铵、过氧化氢以及水的混合物（比例为1:1:5）处理经清洁的半导体表面（例如，用氢氟酸处理过的半导体表面）。或者，还可以通过在臭氧水溶液中处理最后用HF处理的（HF-last）半导体表面来形成氧化物层，其中臭氧浓度通常——但不限于——从2百万分率（ppm）到40ppm。由于该高k介电材料，氧化物层有助于最小化半导体衬底层12中的迁移率劣化。在半导体衬底层为硅的情况下，氧化物层可以是氧化硅层。一般而言，氧化物层的厚度为5埃到15埃，但是本文中还预期更薄和更厚的厚度。本文中还预期其它形成界面氧化物层的方法以及其它界面层。
介电层14一般包括介电金属氧化物。在一个实施例中，介电层包括介电常数大于氧化硅的介电常数的高k介电材料。在一个实施例中，当在真空中测定时，介电层的介电常数大于4.0，典型地大于10。此类介电常数大于4.0的介电材料的例子包括——但不限于——氮化硅、氧氮化硅、金属氧化物、金属氮化物、金属氮氧化物和/或金属硅酸盐。在一个实施例中，介电层14包括HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3或它们的多层叠层。在本发明的另一实施例中，介电层14为基于Hf的栅极介电层，其包括HfO2、硅酸铪和氮氧化铪硅，可选地包含其它金属离子，例如Al、La、Dy、Sr或Ba。本文中还预期不具有高k介电层的结构，而是例如包括诸如氧化硅（SiO2）的氧化物或诸如氧氮化硅（SiON）的氮氧化物。
介电层可以通过本领域中公知的方法形成，其中包括例如化学气相沉积（CVD）、原子层沉积（ALD）、分子束沉积（MBD）、脉冲激光沉积（PLD）、液态源雾化化学沉积（LSMCD）、溅射沉积等。
所沉积的高k栅极介电层14的厚度可以依赖于所采用的介电材料以及用于形成栅极介电层的工艺而变化。一般而言，所沉积的高k栅极介电层14的厚度为从5埃到200埃，其中从10埃到100埃的厚度更为典型。如果栅极介电层14为二氧化硅或氧氮化硅，则栅极介电层的厚度将包括相对较薄的界面氧化物层的厚度。
然后在介电层14上沉积可选的薄金属层16，该薄金属层16可选地包含氮化钛（TiN）或氮化钽（TaN）。层16典型地具有小于或等于100埃的层厚度。层16可以通过化学气相沉积工艺形成，例如通过原子层沉积或者通过其它任何沉积工艺形成。
沉积薄金属层16之后，沉积硅层18。该硅层可以是无定形硅（a-多晶硅）或者可以是多晶硅（多晶硅），并且可以通过化学气相沉积工艺或其它适当的工艺沉积。硅层典型地具有约30埃到约1000埃的厚度。
然后可以对硅层的表面进行清洁处理以去除可能已在硅层上形成的任何氧化物层。例如，可以对硅层进行氩溅射处理持续足以去除约10埃的硅层的时间段，但是也可以去除更多或更少量的硅层。或者，可以对硅层执行湿法化学清洗处理，可选地包括使用氢氟酸。
然后在硅层18上沉积氧阻挡层20。氧阻挡层是选自氮化钛铝（TiAlN）和氮化钽铝（TaAlN）的材料，该层一般通过物理气相沉积、溅射、热化学气相沉积或等离子体增强化学气相沉积工艺进行沉积。基于全量组成，铝含量的范围典型地从约5到约40原子%。合适的氮含量典型地可以在约10到50原子%之间。
可选地，可以对氧阻挡层进行空气暴露或任何其它氧化处理以引入某些应用所需的氧原子。氧阻挡层20的厚度典型地为10埃到500埃，在其它实施例中，厚度为从25埃到200埃。
可以在氧阻挡层20上沉积钨层22。氧阻挡层20允许形成比例如在TiN或TaN层上大得多的钨晶粒。结果，可预期导致较低的表面电阻的较低晶界散射。
钨层还可以可选地含有更少量的其它元素，紧接在钨沉积之后含有其它元素或者在器件制造之后含有其它元素，其中诸如氮、氧、钛或钽的其它元素的量或任何其它元素的量优选地低于约10原子百分比。钨层可以具有任何厚度。对于多数应用，应测定约10到1000埃，优选地约50到500埃的厚度。
可以在钨层22上沉积可选的覆盖层（capping layer）24。覆盖层可以由任何材料制成。对于许多应用，可选的覆盖层优选地包含绝缘化合物，例如氮化硅（Si3N4）、氧化铝或氧化铪，对于该化合物，测定厚度为约10到500埃。覆盖层可以通过沉积工艺形成，该沉积工艺为例如原子层沉积、PECVD（等离子体增强CVD）、MOCVD（金属有机CVD）、MLD（分子层沉积）、RTCVD（快速热CVD）、ALD、溅射或任何其它沉积法。化学气相沉积工艺通常在高温下执行。例如，氮化硅膜的RTCVD通常可以在高于500℃的温度下执行。诸如溅射的物理沉积工艺通常在较低的温度下执行，例如在室温下执行。
可以对器件结构进行一种或多种退火处理。例如，一种典型的退火是将衬底暴露在高于约600℃到约1100℃的温度下持续短于1分钟，典型地短于10秒的时间。另一典型的退火是在诸如形成气体（forming gas）的氢气氛中，将衬底暴露在约300℃到约600℃的温度下持续更长的时间。再一种典型的退火是将衬底暴露在高于约1000℃到约1400℃的温度下持续短于20毫秒的时间。
下面的实例仅为了示例的目的而给出，并非旨在限制本公开的范围。
实例
在这些实例中，在硅半导体衬底上制造多种比较用钨金属栅电极和根据本公开的钨金属栅电极并测量钨表面电阻率。栅电极的结构一般包括钨金属层、氧阻挡层和硅层，如在表1中提供的。
衬底表面首先被化学处理以通过化学氧化形成界面层，然后在NH3氛围中执行退火，然后沉积厚度为22埃的HFO2，接着沉积厚度为约4埃的镧。然后将厚度介于30和40埃之间的TiN层沉积在HFO2层上。之后通过快速热化学气相沉积（RTCVD）将硅层（例如，无定形硅（a-Si）或多晶硅（多晶Si））沉积在高k介电层上。接着处理所沉积的硅表面，其中在所指出的地方，执行氩气溅射处理（50W、360秒）。然后如所指示的，沉积氧阻挡层、钨金属层和覆盖层。然后进一步处理电极结构以形成金属氧化物半导体电容器（MOSCAPS），其中包括在1000℃下退火5秒，然后暴露到475℃的形成气体气氛持续30分钟。在沉积钨金属层之后；随后在用Si3N4层覆盖之后，以及在退火之后，测量表面电阻（Rs）。下面的表1中描述了样品。实例1到5是比较实例。在下面的表2中提供了结果。
表1
Figure BDA00003519117500071
*比较实例
表2
Figure BDA00003519117500082
Figure BDA00003519117500091
*比较实例
如上面的比较实例3所示，在将直接沉积在钨硅层上之后的表面电阻、在700℃下沉积氮化硅之后的表面电阻、以及在1000℃下退火之后的表面电阻分别为约12、32和27欧姆/平方。在栅电极结构经受氮化硅的RTCVD期间所提供的高温之后电阻率的显著增大可以归因于硅化钨（即，WSi2）的形成，从而导致膜的形态劣化。
对于比较实例4和5，使用TaN和TiN作为氧阻挡层导致在钨沉积之后产生相对较高的电阻率（32-33欧姆/平方），这可能是小晶粒形成的征兆。
与之对照，根据本公开的实例6-15的栅电极结构不受氮化物层的RTCVD期间以及退火期间采用的温度和条件的影响并呈现出具有最小变化的一致地较低的电阻率（约12-15欧姆/平方）。这些低电阻率是由氧阻挡层的使用提供的大晶粒钨结构的征兆。
图2以图表示例出根据本公开的各种栅电极和比较用栅电极在双向栅极偏置扫描（从-1.5V到+1.0V，然后返回到-1.5V）期间电容随栅极偏置的变化。比较实例1和2表示在某些32和28nm逻辑CMOS技术中使用的金属插入的多晶Si叠层（MIPS）栅电极。比较实例3的质量差，这是因为没有氧阻挡层，同样导致形成硅化物（即，WSi2），从而导致膜的形态劣化。比较实例16不具有使TaAlN层从TiN层分隔的Si层，导致与比较实例1和2相比，平带电压经常发生不希望的改变。所有其它实例（包括根据本公开的实例6到15）令人满意地以比较实例1和2的电容-电压特性更接近的电容-电压特性为特征。没有Ar溅射的实例14以处于负栅极偏置范围的电容-电压特性为特征，这些电容-电压特性与针对具有Ar溅射的实例4-13和15观察到的情况相比更接近理想状态（即，在-0.2到0.3V附近没有信号）。这可以表明当省略Ar溅射时例如沟道/栅极电介质界面处的俘获状态的密度较低，但是这可以归因于并非最优的Ar溅射工艺条件，且不旨在暗示Ar溅射是不利的。
图3以图表示例出根据本公开的各种栅电极（仅示出实例1-2和4-16；实例3因为电容-电压特性较差而被忽略）以及比较用栅电极的在+1V栅极偏置下的面积比栅极泄漏电流随电容等效厚度（CET）的变化。不具有使TaAlN层从TiN层分隔的Si层的比较实例16不令人满意地具有显著高于比较实例1和2的CET。用于某些制造的器件的没有Ar溅射的实例14令人满意地以低于比较实例1和2的CET为特征，并且具有稍高的面积比栅极泄漏电流，而对于某些其它制造的器件，CET和面积比栅极泄漏电流二者都增加，这表明在没有Ar溅射的情况下由在TaAlN沉积之前存在的自然（native）SiO2导致的产量问题。根据本公开的所有其它实例（包括实例6到13和15）令人满意地以与比较实例1和2相比类似或较低的CET以及类似或仅稍高的面积比栅极泄露电流为特征。
本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限定本公开。本文中所用的单数形式的“一”和“该”，旨在也包括复数形式，除非上下文中明确地另行指出。还要知道，“包含”一词在本说明书中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件，以及/或者它们的组合。
下面的权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变化对于本领域的普通技术人员而言是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。

Claims (49)

1.一种层叠结构，包括：
硅层；
覆盖在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝（TaAlN）或氮化钛铝（TiALN）构成；以及
沉积在所述氧阻挡层上的钨层。
2.根据权利要求1的层叠结构，还包括：
位于所述硅层下面的金属层；以及
位于所述金属层下面的高k介电层，其中所述高k介电层包含介电常数大于4.0的材料。
3.根据权利要求2的层叠结构，其中所述金属层包含氮化钛（TiN）和氮化钽（TaN）中的至少一者。
4.根据权利要求2的层叠结构，其中所述高k介电层为基于Hf的电介质。
5.根据权利要求1的层叠结构，其中所述氧阻挡层允许所述钨层形成大晶粒并获得低电阻率。
6.根据权利要求1的层叠结构，其中所述硅层包含多晶硅或无定形多晶硅中的至少一者。
7.根据权利要求1的层叠结构，其中所述氧阻挡层的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
8.根据权利要求1的层叠结构，其中所述氧阻挡层经受表面氧化。
9.根据权利要求1的层叠结构，其中所述硅层的厚度为100到1000埃，所述氧阻挡层的厚度为25到200埃，并且所述钨层的厚度为50到500埃。
10.根据权利要求1的层叠结构，还包括覆盖在所述钨层上的覆盖层。
11.根据权利要求1的层叠结构，其中所述钨层包含氮化钨。
12.一种半导体器件，包括：
半导体衬底；
覆盖在所述半导体衬底上的介电层；
覆盖在所述介电层上的硅层；
沉积在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及
沉积在所述氧阻挡层上的钨层。
13.根据权利要求12的半导体器件，其中所述半导体衬底包含硅。
14.根据权利要求12的半导体器件，还包括覆盖在所述钨层上的覆盖层。
15.根据权利要求14的半导体器件，其中所述覆盖层为氮化硅。
16.根据权利要求12的半导体器件，其中所述钨层包含氮化钨。
17.根据权利要求12的半导体器件，其中所述介电层包含氧化硅和氧氮化硅中的至少一者。
18.根据权利要求12的半导体器件，其中所述硅层包含多晶硅或无定形多晶硅。
19.一种半导体器件，包括：
半导体衬底；
覆盖在所述半导体衬底上的高k介电层，其中所述高k介电层包含介电常数大于4.0的材料；
覆盖在所述高k介电层上的金属层；
覆盖在所述金属层上的硅层；
沉积在所述硅层上的氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及
沉积在所述氧阻挡层上的钨层。
20.根据权利要求19的器件，还包括：
沉积在所述钨层上的覆盖层。
21.根据权利要求20的器件，其中所述覆盖层为氮化硅。
22.根据权利要求19的器件，还包括：
被设置在所述衬底与所述高k介电层之间的界面层。
23.根据权利要求19的器件，其中所述氧阻挡层的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
24.根据权利要求19的器件，其中所述硅层的厚度为100到1000埃，所述氧阻挡层的厚度为25到200埃，并且所述钨层的厚度为50到500埃。
25.一种制造层叠结构的方法，所述方法包括：
在下伏层上沉积硅层；
沉积氧阻挡层，所述氧阻挡层覆盖在所述硅层上，其中所述氧阻挡层基本上由氮化钽铝（TaAlN）或氮化钛铝（TiALN）构成；以及
沉积钨层，所述钨层被沉积在所述氧阻挡层上。
26.根据权利要求25的方法，还包括：
沉积金属层，所述金属层位于所述硅层下面；以及
沉积高k介电层，所述高k介电层位于所述金属层下面，其中所述高k介电层包含介电常数大于4.0的材料。
27.根据权利要求26的方法，其中所述金属层包含氮化钛（TiN）和氮化钽（TaN）中的至少一者。
28.根据权利要求26的方法，其中所述高k介电层为基于Hf的电介质。
29.根据权利要求25的方法，其中所述硅层包含多晶硅或无定形多晶硅中的至少一者。
30.根据权利要求25的方法，其中所述氧阻挡层的铝含量足以允许所述钨层形成大晶粒并获得低电阻率。
31.根据权利要求25的方法，其中所述氧阻挡层经受表面氧化。
32.根据权利要求25的方法，其中所述硅层的厚度为100到1000埃，所述氧阻挡层的厚度为25到200埃，并且所述钨层的厚度为50到500埃。
33.根据权利要求25的方法，还包括沉积覆盖层，所述覆盖层覆盖在所述钨层上。
34.根据权利要求25的方法，其中所述钨层包含氮化钨。
35.根据权利要求26的方法，还包括在高于600℃的温度下对所述层叠结构执行退火，其中所述钨层的电阻率与退火之前所述钨金属层的电阻率相比保持基本相同。
36.一种制造半导体器件的方法，包括：
沉积介电层，所述介电层覆盖在半导体衬底上；
沉积硅层，所述硅层覆盖在所述介电层上；
在所述硅层上沉积氧阻挡层，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及
在所述氧阻挡层上沉积钨层。
37.根据权利要求36的方法，其中所述半导体衬底包含硅。
38.根据权利要求36的方法，还包括沉积覆盖层，所述覆盖层覆盖在所述钨层上。
39.根据权利要求38的方法，其中所述覆盖层为氮化硅。
40.根据权利要求36的方法，其中所述钨层包含氮化钨。
41.根据权利要求36的方法，其中所述介电层包含氧化硅和氧氮化硅中的至少一者。
42.根据权利要求36的方法，其中所述硅层包含多晶硅或无定形多晶硅。
43.根据权利要求36的方法，还包括在高于600℃的温度下对所述器件执行退火，其中所述钨层的电阻率与退火之前所述钨金属层的电阻率相比保持基本相同。
44.一种制造半导体器件的方法，包括：
沉积高k介电层，所述高k介电层覆盖在半导体衬底上，其中所述高k介电层包含介电常数大于4.0的材料；
沉积金属层，所述金属层覆盖在所述高k介电层上；
沉积硅层，所述硅层覆盖在所述金属层上；
沉积氧阻挡层，所述氧阻挡层被沉积在所述硅层上，其中所述氧阻挡层基本上由氮化钽铝或氮化钛铝构成；以及
沉积钨层，所述钨层被沉积在所述氧阻挡层上。
45.根据权利要求44的方法，还包括：
在所述钨层上沉积覆盖层。
46.根据权利要求45的方法，其中所述覆盖层为氮化硅。
47.根据权利要求44的方法，还包括：
将界面层沉积在所述半导体衬底与所述高k介电层之间。
48.根据权利要求44的方法，还包括在高于600℃的温度下对所述器件执行退火，其中所述钨层的电阻率与退火之前所述钨金属层的电阻率相比保持基本相同。
49.根据权利要求44的方法，其中所述硅层的厚度为100到1000埃，所述氧阻挡层的厚度为25到200埃，并且所述钨层的厚度为50到500埃。
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