JP2004356439A - 半導体装置 - Google Patents

Abstract

【課題】半導体プロセス中での金属酸化物誘電体膜の還元を防止できる、金属酸化物誘電体膜／電極の積層構造を含む半導体装置を提供することにある。
【解決手段】半導体装置は、シリコン基板１と、シリコン基板１上に設けられたキャパシタ誘電体膜としてのＴａＯ膜１６と、ＴａＯ膜１６上に設けられ、酸素とルテニウムを含み、かつＴａＯ膜１６との界面側で酸素濃度がピークになる酸素濃度分布を厚さ方向に有する上部電極としてのルテニウム膜１７とを備えている。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、金属酸化物誘電体膜を用いた素子を含む半導体装置に関する。
【０００２】
【従来の技術】
電子デバイスのサイズが小さくなるに伴い、電子デバイスの機能を単に回路構成のみで達成するのではなく、機能性薄膜等の材料自体の特性を利用してデバイスの機能を実現することが有利になりつつある。
【０００３】
大規模集積回路を従来のＭＯＳトランジスタとＭＯＳキャパシタのみで実現することは、素子のサイズが縮小されていくなかで、非常に困難なものになっている。例えば、ＭＯＳキャパシタでは微細化に伴い、ゲート酸化膜の薄膜化が困難になっている。そのため、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：実効的酸化膜厚）の薄膜化と低リーク電流を同時に実現するために、シリコン酸化膜やシリコン窒化膜／シリコン酸化膜積層膜（ＮＯ膜）よりも２０〜３０程度高い比誘電率を発現するＹ_２ Ｏ_３ 、ＨｆＯ_２ 、ＺｒＯ_２ あるいはＴａ_２ Ｏ_５ ［ＴａＯ］などの高誘電率金属酸化物からなる誘電体膜の採用が不可避であると考えられている。
【０００４】
また、ＭＯＳキャパシタ、特に半導体メモリに使用されるＭＯＳキャパシタの場合、集積回路の最小加工寸法が小さくなっても、Ｓ／Ｎ比を低下させないために、一定のキャパシタ容量を確保し続けていく必要がある。そのために、キャパシタ誘電体膜として、ＴａＯ、（Ｂａ，Ｓｒ）ＴｉＯ_３ ［ＢＳＴ］、ＳｒＴｉＯ_３ ［ＳＴＯ］、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３ ［ＰＺＴ］、ＳｒＢｉ_２ Ｔａ_２ Ｏ_９ ［ＳＢＴ］など数百以上の比誘電率を実現できる金属酸化物からなる誘電体膜が検討されている。
【０００５】
この種の金属酸化物誘電体膜の高誘電率を利用するうえで、電極の選定は重要である。その理由は以下の通りである。従来より使用されている多結晶シリコン電極は、金属酸化物誘電体膜に接するとその接触面が酸化され、シリコン酸化膜（低誘電率層）が形成される。その結果、金属酸化物誘電体膜単独の場合に比べて、シリコン酸化膜が存在する分だけ、ＥＯＴが増加することによる。
【０００６】
このようなＥＯＴの増加を回避するために、電極材料として、比較的酸化が起こりにくい、窒化チタンや窒化タンタルなどの金属の窒化物を採用することが考えられる。ここで、高誘電率金属酸化物誘電体膜は一般にバンドギャップが小さいために、膜自体でリーク電流を抑制することは難しい。そのため、金属酸化物誘電体膜との界面のショットキィ障壁を高くすることができない窒化チタン電極や窒化タンタル電極を選定した場合、リーク電流の抑制が困難であるという問題がある。
【０００７】
金属酸化物誘電体膜に用いる電極として最も特性的に優れている電極の一つとして、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属からなる貴金属電極があげられる。その理由としては、貴金属は酸化されないか、酸化されても導電性を示すためにＥＯＴに影響を与えないことや、貴金属は仕事関数が大きいので、金属酸化物誘電体膜との界面のショットキィ障壁を高くできることがあげられる。
【０００８】
しかし、貴金属電極を採用した場合、以下のような問題がある。Ｐｔ、Ｉｒ、Ｒｕなどの貴金属は触媒効果を有する。そのため、貴金属電極は、半導体プロセス中の水素ガスから水素ラジカルを生成して、金属酸化物誘電体膜を還元してしまう。金属酸化物誘電体膜は還元されると、酸素欠損を生じて半導体化するために、金属酸化物誘電体膜の絶縁性が大幅に低下するという問題が生じる。半導体プロセス中の水素ガスとしては、例えば、トランジスタ等のプロセスダメージを回復させるために、ダイシング直前の最終工程で行われる４００℃程度の水素含有還元性雰囲気中での熱処理によるものがあげられる。
【０００９】
【発明が解決しようとする課題】
上述の如く、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属電極は、金属酸化物誘電体膜に用いる電極として特性的に優れている。しかし、この種の貴金属電極は触媒効果を有するために、半導体プロセス中の水素ガスから水素ラジカルを生成して、金属酸化物誘電体膜を還元して、金属酸化物誘電体膜の特性劣化を招くという問題がある。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、半導体プロセス中での金属酸化物誘電体膜の還元を防止できる、金属酸化物誘電体膜／電極の積層構造を含む半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた金属酸化物誘電体膜と、前記金属酸化物誘電体膜上に設けられ、触媒作用を有する貴金属と酸素とを含み、かつ前記金属酸化物誘電体膜との界面側で酸素濃度が最大となる酸素濃度分布を厚さ方向に有する電極とを備えていることを特徴とする。
【００１３】
本発明によれば、金属酸化物誘電体膜／触媒効果を有する金属を含む電極の積層構造において、金属酸化物誘電体膜との界面側の電極内に酸素を設けることによって、半導体プロセス中での金属酸化物誘電体膜の還元の原因となる、上記界面における金属の触媒効果を抑制することができる。
【００１４】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係るスタック型ＤＲＡＭのメモリセルの製造工程を示す断面図である。
【００１７】
まず、図１（ａ）に示すように、周知のプロセスにより、シリコン基板１上に素子分離絶縁膜２、ＬＤＤ構造を有するＭＯＳトランジスタ３、層間絶縁膜４、ビット線５、コンタクト電極６を形成する。
【００１８】
続いて、同図（ａ）に示すように、層間絶縁膜７を堆積し、層間絶縁膜７にビアホールを開口し、該ビアホールを埋め込むようにバリアメタル膜、タングステン膜を順次堆積し、その後、ビアホール外部のバリアメタル膜、タングステン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスにより除去するともに、表面を平坦化し、バリアメタル膜８、タングステン膜９からなるビアプラグを形成する。
【００１９】
次に、図１（ｂ）に示すように、ＬＰＣＶＤプロセスにより、シリコン窒化膜１０を８０ｎｍ堆積し、続いてプラズマＣＶＤプロセスにより、シリコン窒化膜１０上にシリコン酸化膜１１を６００ｎｍ堆積し、その後、シリコン酸化膜１１およびシリコン窒化膜１０を周知のフォトリソグラフィ技術とＲＩＥ技術により加工し、キャパシタ電極の鋳型となるキャビティ１２を形成する。
【００２０】
続いて、同図（ｂ）に示すように、キャビティ１２の内面を被覆するように、ＣＶＤプロセスによりバリアメタルとしての窒化チタン膜１３を２０ｎｍ堆積し、さらにＣＶＤ−ルテニウム膜のシードとして用いるルテニウム薄膜（不図示）を１０ｎｍ形成してから、Ｒｕ（ＥｔＣｐ）_２ ［＝Ｒｕ（Ｃ_７ Ｈ_９ ）_２ ］を原料として用いた熱ＣＶＤプロセスにより、キャパシタの下部電極としてのルテニウム膜１４を２５ｎｍ堆積する。以下、上記ルテニウム薄膜（不図示）とルテニウム膜１４をまとめたものをルテニウム膜１４という。
【００２１】
次に、キャビティ１２内を埋め込むように、基板全面にフォトレジストを塗布し、ＣＭＰプロセスによりエッチバックを行い、図１（ｃ）に示すように、窒化チタン膜１３とルテニウム膜１４をキャビティ１２内部にのみ残存せしめる。図において、１５は上記フォトレジストを示している。
【００２２】
次に、図１（ｄ）に示すように、希弗酸を用いたウエットエッチングによりシリコン酸化膜１１を除去し、続いて硫酸過酸化水素水混合液を用いたウエットエッチングによりルテニウム膜１４の側壁に露出して残存している窒化チタン膜１３を除去する。その後、アッシャーによりフォトレジスト１５を剥離することにより、同図１（ｄ）に示すように、ルテニウム膜１４からなるシリンダー形状を有する下部電極が得られる。
【００２３】
次に、図２（ｅ）に示すように、ＣＶＤプロセスによりＴａＯ膜１６を全面に堆積し、その後、ＴａＯ膜１６に対して、４８０℃、３０ＴｏｒｒでＵＶ−Ｏ_３ 処理を３０秒間行う。ＴａＯ膜１６のＣＶＤ原料としては、例えば、ペンタエトキシタンタル（ＰＥＴ）を用いる。
【００２４】
次に、ＣＶＤプロセスによりキャパシタの上部電極となるルテニウム膜を形成する工程に進むが、本実施形態では、ＴａＯ膜１６との界面側の上部電極の表面に酸素を偏析させることが必要である。以下、本実施形態の上部電極の形成方法について詳説する。
【００２５】
まず、ＴａＯ膜１６上にＣＶＤ−ルテニウム膜のシードとして用いるＰＶＤ−ルテニウム膜（不図示）を８ｎｍ堆積する。ＰＶＤ−ルテニウム膜の段差被覆性は悪いので、シリンダー形状の下部電極１８の側壁部に形成されたＴａＯ膜１６上には、極めて薄い（〜１ｎｍ）ＰＶＤ−ルテニウム膜が形成される。
【００２６】
次に、図２（ｆ）に示すように、ルテニウムの原料としてＲｕ（ＥｔＣｐ）_２ ［＝Ｒｕ（Ｃ_７ Ｈ_９ ）_２ ］を用いた熱ＣＶＤプロセスにより、キャパシタの上部電極となるルテニウム膜１７を６０ｎｍ堆積する。
【００２７】
ここで、ルテニウム膜１７の成膜温度は３００℃である。また、ルテニウム膜１７中の酸素濃度が１×１０^２１ｃｍ^−３から３×１０^２１ｃｍ^−３になるように、成膜条件をあわせこんでおく。具体的には、Ｒｕ（ＥｔＣｐ）_２ の供給速度が０．０６６ｓｃｃｍ、酸素の供給速度が３００ｓｃｃｍである。以下、上記ＰＶＤ−ルテニウム薄膜（不図示）とルテニウム膜１７をまとめたものもをルテニウム膜１７という。
【００２８】
次に、ルテニウム膜１７に対して、４００℃の水素雰囲気中で２０分間の水素アニールを行い、続いて４００℃の窒素雰囲気中で１０分間の窒素アニールを行う。
【００２９】
上記水素アニールによって、ルテニウム膜１７は還元されて酸素や炭素が脱離する（純化する）とともに結晶粒成長が進行する。もともと弱い結晶性を示す多結晶であったルテニウム膜１７の結晶は大粒径化し、純化されたルテニウム膜１７の結晶粒中の水素の拡散は大きく抑制される。水素アニールでは、ルテニウム膜１７の緻密化は進行しにくいが、水素アニールに続いて行われる窒素アニールによってルテニウム膜１７の緻密化が進行する。そして、このようなルテニウム膜１７の純化、大粒径化および緻密化は、ルテニウム膜１７の表面側から進行することにより、ルテニウム膜１７中の酸素の外方拡散、水素雰囲気中の水素の内方拡散は十分に抑制される。
【００３０】
これにより本実施形態に記載したような酸素濃度を有するルテニウム膜１７に対して上記条件の水素アニールと窒素アニールを施した場合、ＴａＯ膜１６／ルテニウム膜１７（上部電極）の界面のルテニウム膜１７中には多くの酸素が残留するようになる。このように一旦偏析させたＴａＯ膜１６との界面側のルテニウム膜１７中の酸素は、その後の別の水素アニール工程においても還元されることなく、酸素の偏析領域というかたちで残存する。
【００３１】
図３に、成膜直後の上部電極としてのルテニウム膜中の酸素濃度が５×１０^２０ｃｍ^−３、２×１０^２１ｃｍ^−３および５×１０^２１ｃｍ^−３の三つの試料（Ｒｕ／ＴａＯ／Ｒｕ・平面キャパシタ）に対して、３段階アニール（４００℃３％水素含有窒素雰囲気３０分→４００℃、窒素雰囲気１０分→４００℃、３％水素含有窒素雰囲気３０分）を行う前後でのルテニウム膜の膜厚方向の酸素濃度分布の変化を調べた結果を示す。上記ルテニウム膜はＣＶＤプロセスにより形成した。
【００３２】
図３（ａ）から、成膜直後のルテニウム膜中の酸素濃度が２×１０^２１ｃｍ^−３の場合、上記３段階アニールを経た後においても、ＴａＯ膜との界面付近のルテニウム膜、具体的にはＴａＯ膜から１０ｎｍ以内の領域のルテニウム膜中には１×１０^２１ｃｍ^−３近くの酸素が偏析し、酸素の偏析領域が形成されていることが分かる。
【００３３】
一方、図３（ｂ）および図３（ｃ）から、成膜直後のルテニウム膜中の酸素濃度が５×１０^２０ｃｍ^−３および５×１０^２１ｃｍ^−３の場合、酸素の界面偏析が見られず、３段階アニール後に、ルテニウム膜中の酸素濃度が一様に低下することが分かる。
【００３４】
図４に、成膜直後のルテニウム膜中の酸素濃度が２×１０^２１ｃｍ^−３の場合について、同様の３段階アニール前後での酸素濃度の変化を、実際の立体キャパシタセルアレイについて調べた結果を示す。図５に、上記立体キャパシタセルアレイの断面図を示す。ルテニウム膜の膜厚方向の酸素濃度分布は、ルテニウム膜の膜厚をエッチングにより段階的に薄くしていき、各膜厚でのＳＩＭＳ分析から求めた。なお、図３の酸素濃度分布も同様のＳＩＭＳ分析により求めた。同様に、成膜直後のルテニウム膜中の酸素濃度が５×１０^２０ｃｍ^−３および５×１０^２１ｃｍ^−３の場合についても、３段階アニール前後での酸素濃度の変化を調べた。
【００３５】
表１に、上記三つキャパシタセルアレイ（試料）のリーク電流を調べた結果を示す。また、図１３に、図４のキャパシタのリーク電流の酸素濃度依存性を示す。
【００３６】
【表１】

【００３７】
表１から、窒素アニール終了後では、三つの試料ともにリーク電流に有意な差は見られないが、さらに水素アニールを行うと本実施形態の方法で形成し、界面に酸素偏析を起こさせた試料（酸素濃度２×１０^２１ｃｍ^−３）のみが低いリーク電流を示すことが分かる。
【００３８】
このように酸素偏析でキャパシタ特性が大きく変わる原因としては以下の理由があげられる。
【００３９】
ＴａＯは酸化物であり、ルテニウムなどの触媒効果を有する貴金属によって活性化された水素（水素ラジカル）によって還元される性質を有する。しかし、ＴａＯ膜／ルテニウム膜の積層構造において、ＴａＯ膜近傍のルテニウム膜中に酸素が高濃度に存在する場合（酸素の偏析領域が存在する場合、酸素濃度が最大となる領域が存在する場合）、上記高濃度の酸素によってＴａＯ膜近傍におけるルテニウムの触媒効果が抑制され、ＴａＯ膜の還元が抑制される。さらに、ＴａＯ膜近傍のルテニウム膜中の酸素がＴａＯ膜への酸素供給源となることによっても、ＴａＯ膜の還元は抑制される。
【００４０】
このように本実施形態によれば、ルテニウムの触媒効果によるＴａＯ膜の水素アニール時の還元は、二重に抑制されることになる。これにより、ＴａＯ膜の還元に起因する種々の問題を解決できるようになる。例えば、還元防止用のアルミナ層等の水素拡散防止層が不要となり、工程数の増加を防止できる。また、上述したように、キャパシタのリーク電流の増加を抑制できる。
【００４１】
したがって、本実施形態によれば、ルテニウムの触媒効果によるＴａＯ膜の還元を招かずに、ルテニウム膜の利点（貴金属電極の利点）を発揮できるようになる。ルテニウム膜の利点としては、例えば、多結晶シリコン膜とは異なり、酸化されても低誘電率層を作らないので、ＥＯＴを小さくできることがあげられる。その他に、仕事関数が大きく、リーク電流を小さくできることがあげられる。
【００４２】
ところで、ルテニウム膜を緻密化する際に、ルテニウム膜中にある程度の不純物（酸素や炭素）を含ませておいて、その不純物の脱離とともに緻密化を行う方が、結晶の再構成を容易に行える。
【００４３】
しかし、あまり多くの酸素や炭素を含ませておくと、極めて粗悪な低密度のルテニウム膜（例えば針状）しか形成されないため、アニールによる緻密化が困難になる。すなわち、ルテニウム膜の全体に酸素等の不純物を高濃度に含ませることは、結晶性を悪くし、膜剥がれ等の問題を招き好ましくない。
【００４４】
ルテニウム膜の好ましい酸素濃度条件はＣＶＤプロセスの条件（例えば原料ガスとして何を用いるか）等によって異なるが、その目安としては、ＴａＯ膜／ルテニウム膜の界面に酸素偏析が起こり、該界面側におけるルテニウム膜中に酸素の偏析領域が形成されることがあげられる。
【００４５】
本発明者の実験によれば、低密度のルテニウム膜が形成されないようにするためには、上記酸素の偏析領域を除いたルテニウム膜の酸素濃度は最大で３×１０^２０ｃｍ^−３未満、上記酸素の偏析領域の厚さは１０ｎｍ以下であることが好ましいことが分かった。よって、膜質の観点からは、上記酸素濃度および厚さの少なくとも一方を満たすルテニウム膜１７を形成することが好ましい。
【００４６】
また、発明者の実験によれば、触媒効果を十分に抑制するためには、上記酸素の偏析領域の酸素濃度は最低で３×１０^２０ｃｍ^−３以上であることが好ましいことが分かった。よって、還元抑制効果の観点からは、上記最低酸素濃度を満たすルテニウム膜１７を形成することが好ましい。同時に、良質な膜質を確保するためには、上記最大酸素濃度を満たすようにルテニウム膜１７を形成する。
【００４７】
また、ルテニウム膜（上部電極）１７を調べたところ、図２（ｇ）に示すように、ルテニウム膜１７の膜厚方向に延びた複数の柱状の結晶粒からなる柱状結晶構造を有し、上記複数の柱状の結晶粒内には酸素が含まれ、かつ上記酸素はＴａＯ膜１６との界面側で最大となる厚さ方向の濃度分布、具体的にはＴａＯ膜１６との界面からルテニウム膜１７の厚さ方向に向かって１０ｎｍ以内の領域に、酸素濃度が最大となる濃度分布を有することが分かった。上記のような柱状結晶構造を有するルテニウム膜１７、つまり良質の結晶性を示すルテニウム膜１７は、水素および水素ラジカルの拡散係数が小さい。これも、ＴａＯ膜１６の還元を効果的に抑制することができた理由の一つであると考えられる。
【００４８】
図２（ｆ）の所望の酸素偏析を起こしたルテニウム膜１７を形成した以降の工程は、周知のスタック型ＤＲＡＭのメモリセルのプロセスが続くが、簡単に説明すると次の通りである。
【００４９】
すなわち、ＳＯＧ膜（塗布膜）をルテニウム膜１７上に形成し、続いてフォトリソグラフィ技術およびＲＩＥ技術により上記ＳＯＧ膜を加工し、該ＳＯＧ膜からなるハードマスクを形成する工程、該ハードマスクを用いてルテニウム膜１７を加工し、ルテニウム膜１７からなるキャパシタの上部電極を形成する工程（メモリセル領域の素子を完成させる工程）、層間絶縁膜および配線を形成する工程、トランジスタ等のプロセスダメージを回復させるために、４００℃程度の水素含有還元性雰囲気中での熱処理工程、ダイシング工程などが続く。
【００５０】
このとき、上記水素含有還元性雰囲気中での熱処理工程（水素アニール）において、ＴａＯ膜１６の還元は上述した理由により抑制されるので、キャパシタのリーク電流の増加は抑制される。
【００５１】
なお、本実施形態では、金属酸化物誘電体膜としてＴａＯ膜を用いたＴａＯキャパシタの場合を示したが、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜、ＳＢＴ膜など他の高誘電率の金属酸化物誘電体膜を用いても同様の結果が得られる。
【００５２】
また、本実施形態では、キャビティ１２内を埋め込むように、上部電極（ルテニウム膜）１７を形成したが、図６に示すように、シリンダー形状の下部電極（ルテニウム膜）１４との間に隙間ができるように、上部電極（ルテニウム膜）１７を形成しても構わない。
【００５３】
この場合の図５の試料に相当する立体キャパシタセルアレイの断面図を図７に示す。この場合、上部電極であるルテニウム膜上に堆積されたＳｉＯ_２ 膜を除去してから、酸素濃度分布をＳＩＭＳ分析により求める必要がある。その理由は、上記ＳｉＯ_２ 膜中の酸素が、ＴａＯ膜／上部電極の界面に偏析した酸素としてカウントされることを防止するためである。
【００５４】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る強誘電体メモリセルの製造工程を示す断面図である。本実施形態は、キャパシタ強誘電体膜としてＰＺＴ膜を使用し、上部電極としてイリジウム膜を使用した例である。なお、図１および図２と対応する部分には図１および図２と同一符号を付してあり、詳細な説明は省略する。
【００５５】
まず、第１の実施形態と同様に、図１（ａ）の工程を行い、続いて図８（ａ）に示すように、ＰＶＤプロセスにより、バリアメタル膜としてのＩｒＯ_２ 膜２０／Ｉｒ膜２１の積層膜、キャパシタの下部電極としての白金膜２２を全面に順次堆積する。
【００５６】
次に、図８（ｂ）に示すように、周知のリソグラフィ技術およびＲＩＥ技術により、ＩｒＯ_２ 膜２０／Ｉｒ膜２１の積層膜、白金膜２２をテーパー状に加工して、台形状の立体下部電極２０〜２２を形成する。
【００５７】
次に、図８（ｃ）に示すように、Ｐｂ（ＤＰＭ）_２ 、Ｚｒ（ＤＰＭ）_２ 、Ｔｉ（ＤＰＭ）_２ （ｉ−ＯＣ_２ Ｈ_７ ）_２ を原料に用い、成膜温度４４０℃でもって熱ＣＶＤプロセスにより非晶質のＰＺＴ膜２３を立体下部電極２０〜２２を覆うように全面に堆積し、その後、酸素雰囲気中での８５０℃、３０秒のＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）により、ＰＺＴ膜２３を結晶化させる。
【００５８】
次に、ＣＶＤプロセスによりキャパシタの上部電極となるイリジウム膜を形成する工程に進むが、本実施形態では、ＰＺＴ膜２３との界面側の上部電極の表面に酸素を偏析させることが必要である。以下、本実施形態の上部電極の形成方法について詳説する。
【００５９】
まず、ＰＺＴ膜２３上にＣＶＤ−イリジウム膜のシードとなるＰＶＤ−イリジウム膜（不図示）を３ｎｍ堆積する。第１の実施形態と異なり、下部電極２０〜２２は台状形状を有しているので、ＰＶＤ−イリジウム膜でもある程度の段差被覆性が確保される。そのため、上記ＰＶＤ−イリジウム膜の膜厚は３ｎｍと薄くなっている。
【００６０】
次に、図８（ｄ）に示すように、イリジウムの原料としてＩｒ（ＥｔＣｐ）_２ ［＝Ｉｒ（Ｃ_７ Ｈ_９ ）_２ ］を用いた熱ＣＶＤプロセスにより、キャパシタの上部電極としてのイリジウム膜２４を６０ｎｍ堆積する。
【００６１】
ここで、イリジウム膜２４の成膜温度は２７０℃である。また、イリジウム膜２４中の酸素濃度が１×１０^２１ｃｍ^−３から５×１０^２１ｃｍ^−３になるように、成膜条件をあわせこんでおく。具体的には、Ｉｒ（ＥｔＣｐ）_２ の供給速度が０．０４５ｓｃｃｍ、酸素の供給速度が３５０ｓｃｃｍである。以下、上記ＰＶＤ−イリジウム膜（不図示）とイリジウム膜２４をまとめたものもをイリジウム膜２４という。
【００６２】
次に、イリジウム膜２４に対して、４００℃の水素雰囲気中で中で２０分間の水素アニールを行い、続いて４００℃の窒素雰囲気中で１０分間の窒素アニールを行う。
【００６３】
上記水素アニールによって、イリジウム膜２４は還元されて酸素や炭素が脱離する（純化する）とともに結晶粒成長が進行する。これにより、イリジウム膜２４の結晶は大粒径化し、純化されたイリジウム膜２４中の水素の拡散は大きく抑制される。水素アニールでは、イリジウム膜２４の緻密化は進行しにくいが、水素アニールに続いて行われる窒素アニールによってイリジウム膜２４の緻密化が進行する。そして、このようなイリジウム膜２４の純化、大粒径化および緻密化は、イリジウム膜２４の表面側から進行することにより、イリジウム膜２４中の酸素の外方拡散、水素雰囲気中の水素の内方拡散が十分に抑制される。
【００６４】
これにより本実施形態に記載したような酸素濃度を有するイリジウム膜２４に対して上記条件の水素アニールと窒素アニールを施した場合、ＰＺＴ膜２３／イリジウム膜２４（上部電極）の界面のイリジウム膜２４中には多くの酸素が残留するようになる。このように一旦偏析させたＰＺＴ膜２３との界面側のイリジウム膜２４中の酸素は、その後の別の水素アニール工程においても還元されることなく、酸素の偏析領域というかたちで残存する。
【００６５】
図９に、成膜直後の上部電極としてのイリジウム膜中の酸素濃度が５×１０^２０ｃｍ^−３、４×１０^２１ｃｍ^−３および８×１０^２１ｃｍ^−３の三つの試料（イリジウム／ＰＺＴ／イリジウム・キャパシタ・平面キャパシタ）に対して、３段階アニール（４００℃３％水素含有窒素雰囲気３０分→４００℃、窒素雰囲気１０分→４００℃、３％水素含有窒素雰囲気３０分）を行う前後でのイリジウム膜の膜厚方向の酸素濃度分布の変化を調べた結果を示す。上記イリジウム膜はＣＶＤプロセスにより形成した。
【００６６】
図９から、成膜直後のイリジウム膜中の酸素濃度が４×１０^２１ｃｍ^−３の場合、酸素濃度が５×１０^２０ｃｍ^−３および８×１０^２１ｃｍ^−３の場合とは異なり、上記３段階アニールを経た後においても、ＰＺＴ膜の界面付近のルテニウム膜、具体的にはＰＺＴ膜から１０ｎｍ以内の領域のイリジウム膜中には１×１０^２１ｃｍ^−３近くの酸素が偏析し、酸素の偏析領域が形成されていることが分かる。
【００６７】
表２に、上記三つのＰＺＴキャパシタの分極量２Ｐｒを調べた結果を示す。また、図１４に、成膜直後のイリジウム膜中の酸素濃度が４×１０^２１ｃｍ^−３の場合のキャパシタの分極量２Ｐｒの酸素濃度依存性を示す。
【００６８】
【表２】

【００６９】
表２から、窒素アニール終了後では、三つの試料ともに２Ｐｒに有意な差は見られないが、さらに水素アニールを行うと本実施形態の方法で形成し、界面に酸素偏析を起こさせた試料（酸素濃度４×１０^２１ｃｍ^−３）のみが殆ど変わらない２Ｐｒ値を示すことが分かる。このように酸素偏析でキャパシタ特性が大きく変わる原因としては以下の理由があげられる。
【００７０】
ＰＺＴは酸化物であり、イリジウムなどの触媒効果を有する貴金属によって活性化された水素（水素ラジカル）によって還元される性質を有する。しかし、ＰＺＴ膜／イリジウム膜の積層構造において、ＰＺＴ膜近傍のイリジウム膜中に酸素が高濃度に存在する場合（酸素の偏析領域が存在する場合、酸素濃度が最大となる領域が存在する場合）、上記高濃度の酸素によってＰＺＴ膜近傍におけるイリジウムの触媒効果が抑制され、ＰＺＴ膜の還元が抑制される。さらに、ＰＺＴ膜近傍のイリジウム膜中の酸素がＰＺＴ膜への酸素供給源となることによっても、ＰＺＴ膜の還元は抑制される。
【００７１】
このように本実施形態によれば、イリジウムの触媒効果によるＰＺＴ膜の水素アニール時の還元は、二重に還元を抑制されることになる。これにより、ＰＺＴ膜の還元に起因する種々の問題を解決できるようになる。例えば、還元防止用のアルミナ層等の水素拡散防止層が不要となり、工程数の増加を防止できる。また、上述したように、２Ｐｒ値の低下を抑制できる。
【００７２】
したがって、本実施形態によれば、貴金属であるイリジウムの触媒効果によるＰＺＴ膜の還元を招かずに、第１の実施形態と同様に、貴金属電極の利点を発揮できるようになる。
【００７３】
ところで、イリジウム膜を緻密化する際には、イリジウム膜中にある程度の不純物（酸素や炭素）を含ませておいて、その不純物の脱離とともに緻密化を行う方が、結晶の再構成を容易に行える。
【００７４】
しかし、あまり多くの酸素や炭素を含ませておくと、低密度のイリジウム膜（例えば多孔質状）しか形成されないため、アニールによる緻密化が困難になる。すなわち、イリジウム膜の全体に酸素等の不純物を高濃度に含ませることは、結晶性を悪くし、膜剥がれ等の問題を招き好ましくない。
【００７５】
イリジウム膜の好ましい酸素濃度条件はＣＶＤプロセスの条件（例えば原料ガスとして何を用いるか）等によって異なっているが、その目安として、ＰＺＴ膜／イリジウム膜の界面に酸素偏析が起こり、該界面側におけるイリジウム膜中に酸素の偏析領域が形成されることがあげられる。
【００７６】
本発明者の実験によれば、低密度のルテニウム膜が形成されないようにするためには、酸素の偏析領域を除いたルテニウム膜の酸素濃度および酸素の偏析領域の厚さは、第１の実施形態と同じ値に設定することが好ましいことが分かった。同様に、触媒効果を十分に抑制するためには、酸素の偏析領域の酸素濃度は、第１の実施形態と同じ値に設定することが好ましいことが分かった。
【００７７】
また、イリジウム膜（上部電極）２４を調べたところ、ルテニウム膜１７の場合と同様に、複数の柱状の結晶粒からなる柱状結晶構造を有し、かつＰＺＴ膜２３との界面からイリジウム膜２４の厚さ方向に向かって１０ｎｍ以内の領域に、酸素濃度が最大となる濃度分布を有することが分かった。このような良質の結晶性を示すイリジウム膜２４は、水素および水素ラジカルの拡散係数が小さい。これも、ＰＺＴ膜２３の還元を抑制することができた理由の一つであると考えられる。
【００７８】
図８（ｄ）の所望の酸素偏析を起こしたイリジウム膜２４を形成した以降の工程は、周知の強誘電体メモリセルのプロセスが続くが、簡単に説明すると次の通りである。
【００７９】
すなわち、周知のフォトリソグラフィ技術およびＲＩＥ技術によりイリジウム膜２４を加工し、イリジウム膜２４からなるキャパシタの上部電極を形成する工程（メモリセル領域の素子を完成させる工程）、層間絶縁膜および配線を形成する工程、トランジスタ等のプロセスダメージを回復させるために、４００℃程度の水素含有還元性雰囲気中での熱処理工程、ダイシング工程などが続く。
【００８０】
このとき、上記水素含有還元性雰囲気中での熱処理工程（水素アニール）において、ＰＺＴ膜２３の還元は上述した理由により抑制されるので、キャパシタの分極量の低下は抑制される。
【００８１】
なお、本実施形態では、金属酸化物誘電体膜としてＰＺＴ膜を用いたＰＺＴキャパシタの場合を示したが、Ｂｉ_４ Ｔｉ_３ Ｏ_１２、ＳＢＴなどを用いても同様の効果が得られる。
【００８２】
（第３の実施形態）
図１０および図１１は、本発明の第３の実施形態に係るダマシンゲートトランジスタの製造工程を示す断面図である。ここでは、ｎチャネルのトランジスタを形成する場合について説明するが、ｐチャネルのトランジスタも同様の方法により形成することができる。トランジスタを形成する領域は、基板表面または基板表面に形成したウェルである。さらに、ｎおよびｐチャネルのトランジスタを形成する場合も同様の方法により形成することができる。この場合、ｎおよびｐチャネルのトランジスタの少なくとも一方を、基板表面に形成したウェルに形成する。
【００８３】
まず、図１０（ａ）に示すように、不純物濃度５×１０^１５ｃｍ^−３程度の（１００）面のｐ型のシリコン基板３１の表面に熱酸化膜３２を形成し、続いて熱酸化膜３２上にシリコン窒化膜３３を形成する。
【００８４】
次に、図１０（ｂ）に示すように、熱酸化膜３２、シリコン窒化膜３３を周知のリソグラフィ技術とＲＩＥ技術を用いて加工して、熱酸化膜３２、シリコン窒化膜３３からなる素子分離形成用のマスクを形成し、続いて該マスクをマスクに用いて基板表面をエッチングし、素子分離領域に深さ０．３μｍ程度のトレンチ（素子分離溝）を形成し、その後、高密度プラズマＣＶＤ（ＨＤＰ）プロセスによりトレンチ内を埋め込むようにシリコン酸化膜３４を全面に堆積する。
【００８５】
次に、シリコン窒化膜３３を研磨ストッパーに用いてＣＭＰプロセスにより、シリコン酸化膜３４を研磨し、シリコン酸化膜３４をトレンチ内にのみ残存せしめ、その後、ホット燐酸を用いたウエットエッチングでシリコン窒化膜３３を除去し、さらに希弗酸を用いたウエットエッチングで熱酸化膜３２を除去することにより（図１０（ｃ））、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離工程が終了する。
【００８６】
次に、図１０（ｄ）に示すように、シリコン基板３１上に、トランジスタのダミーゲート酸化膜３５となる厚さ３ｎｍ程度の熱酸化膜、ダミーゲート電極３６となる多結晶シリコン膜を順次形成し、続いてフォトレジスト（不図示）を塗布して周知のリソグラフィ技術とＲＩＥ技術とにより、上記多結晶シリコン膜および熱酸化膜を加工することにより、ダミーゲート酸化膜３５、ダミーゲート電極３６を形成する。以下、ダミーゲート電極３６、ダミーゲート酸化膜３５をまとめてダミーゲート部という。
【００８７】
次に、同図（ｄ）に示すように、上記フォトレジスト（不図示）およびダミーゲート部をマスクにしてリン等のｎ型不純物を基板表面にイオン注入し、ｎ⁻ 型のソース／ドレイン領域（エクステンション）３７を形成する。その後、上記フォトレジスト（不図示）を剥離する。
【００８８】
次に、ＣＶＤプロセスによりシリコン窒化膜を１５ｎｍ基板全面に堆積し、続いて上記シリコン窒化膜をＲＩＥプロセスによりエッチバックすることにより、図１０（ｅ）に示すように、ダミーゲート部の側壁部を覆うシリコン窒化膜３８を形成する。その後、シリコン窒化膜３８およびダミーゲート部をマスクにしてｎ型不純物を基板表面にイオン注入し、ｎ^＋ 型のソース／ドレイン領域３７を形成する。このようにしてＬＤＤ構造を有するソース／ドレイン領域３７が得られる。
【００８９】
次に、同図（ｅ）に示すように、プラズマＣＶＤプロセスによりシリコン酸化膜３９を基板全面に堆積し、続いてＣＭＰプロセスによりシリコン酸化膜３９の表面を研磨し、ダミーゲート電極３６の表面を露出させるとともに、表面を平坦化する。
【００９０】
次に、図１１（ｆ）に示すように、ダウンフローエッチングによりダミーゲート電極３６を除去し、続いてウエットエッチングによりダミーゲート酸化膜３５を除去する。以上の工程によりゲート電極形状のキャビティ４０を形成した下地が得られる。
【００９１】
次に、図１１（ｇ）に示すように、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスにより、キャビティ４０の内壁（側面、底面）を覆うように、ゲート絶縁膜としてのＨｆＯ_２ 膜４１を全面に堆積し、その後ＨｆＯ_２ 膜４１に５００℃の窒素アニールを行う。ＡＬＤ原料は、例えば、テトラエトキシハフニウムとＨ_２ Ｏである。
【００９２】
次に、ＣＶＤプロセスによりゲート電極となるルテニウム膜を形成する工程に進むが、本実施形態では、ＨｆＯ_２ 膜４１との界面側のゲート電極の表面に酸素を偏析させることが必要である。以下、本実施形態のゲート電極の形成方法について詳説する。
【００９３】
まず、ＨｆＯ_２ 膜４１上にＣＶＤ−ルテニウム膜のシードとなるＰＶＤ−ルテニウム膜（不図示）を１ｎｍ堆積する。
【００９４】
次に、図１１（ｈ）に示すように、ルテニウムの原料としてＲｕ（Ｃｐ）_２ ［＝Ｒｕ（Ｃ_５ Ｈ_５ ）_２ ］を用いた熱ＣＶＤプロセスにより、ゲート電極としてのルテニウム膜４２を１００ｎｍ堆積する。
【００９５】
ここで、ルテニウム膜４２の成膜温度は２７０℃である。また、ルテニウム膜４２中の酸素濃度が１×１０^２１ｃｍ^−３から３×１０^２１ｃｍ^−３になるように、成膜条件をあわせこんでおく。具体的には、Ｒｕ（ＥｔＣｐ）_２ の供給速度が０．０８ｓｃｃｍ、酸素の供給速度が４００ｓｃｃｍである。以下、上記ＰＶＤ−ルテニウム薄膜（不図示）とルテニウム膜４２をまとめたものもをルテニウム膜４２という。
【００９６】
次に、ルテニウム膜４２に対して、４００℃の水素雰囲気中で２０分間の水素アニールを行い、続いて４００℃の窒素雰囲気中で１０分間の窒素アニールを行う。
【００９７】
このような水素アニールと窒素アニールによって、第１の実施形態のルテニウム膜１７と同様の作用効果が、ルテニウム膜４２についても得られる。これにより、本実施形態に記載したような酸素濃度を有するルテニウム膜４２に対して上記条件の水素アニールと窒素アニールを施した場合、ＨｆＯ_２ 膜４１／ルテニウム膜４２（ゲート電極）の界面のルテニウム膜４２中には酸素が残留するようになる。このように一旦偏析させたルテニウム膜４２中の酸素は、その後の別の水素アニール工程においても還元されることなく、酸素の偏析領域というかたちで残存する。
【００９８】
第１の実施形態と同様に、３段階アニール（４００℃３％水素含有窒素雰囲気３０分→４００℃、窒素雰囲気１０分→４００℃、３％水素含有窒素雰囲気３０分）の前後でのルテニウム膜の膜厚方向の酸素濃度分布をＳＩＭＳにより調べたところ、第１の実施形態と同様に、金属酸化物誘電体膜（ＨｆＯ_２ 膜）の界面付近のルテニウム膜、具体的にはＨｆＯ_２ 膜から１０ｎｍ以内の領域のルテニウム膜中には１×１０^２１ｃｍ^−３近くの酸素が偏析し、酸素の偏析領域が形成されていることが分かった。
【００９９】
図１２に、ルテニウム膜４２の成膜直後の酸素濃度をＣＶＤ成膜時のＲｕ（Ｃｐ）_２ ／Ｏ_２ 流量比を制御することによって変化させたときの、酸素析出量とＭＯＳキャパシタ（Ｓｉ／ＨｆＯ_２ ／Ｒｕ・キャパシタ）のリーク電流との関係を調べた結果を示す。リーク電流は、ルテニウム膜４２に水素アニール、窒素アニールを行った後のものである。
【０１００】
図１２から、本実施形態の方法によりＨｆＯ_２ 膜との界面付近のルテニウム膜中に酸素偏析を起こさせたＭＯＳキャパシタのみが小さいリーク電流を示すことが分かる。このように酸素偏析でキャパシタリーク特性が大きく変わる原因としては以下の理由があげられる。
【０１０１】
ＨｆＯ_２ は酸化物であり、ルテニウムなどの触媒効果を有する貴金属によって活性化された水素（水素ラジカル）によって還元される性質を有する。しかし、ＨｆＯ_２ 膜／ルテニウム膜の積層構造において、ＨｆＯ_２ 膜近傍のルテニウム膜中に酸素が高濃度に存在する場合（酸素の偏析領域が存在する場合、酸素濃度が最大となる領域が存在する場合）、上記高濃度の酸素によってＨｆＯ_２ 膜近傍におけるルテニウムの触媒効果が抑制され、ＨｆＯ_２ 膜の還元が抑制される。さらに、ＨｆＯ_２ 膜近傍のルテニウム膜中の酸素がＨｆＯ_２ 膜への酸素供給源となることによっても、ＨｆＯ_２ 膜の還元は抑制される。
【０１０２】
このように本実施形態によれば、ルテニウムの触媒効果によるＨｆＯ_２ 膜の水素アニール時の還元は、二重に還元を抑制されることになる。これにより、ＨｆＯ_２ 膜の還元に起因する種々の問題を解決できるようになる。具体的には、第１の実施形態で例示したＴａＯ膜のそれらと同じである。
【０１０３】
また、ルテニウム膜の好ましい酸素濃度条件はＣＶＤプロセスの条件（例えば原料ガスとして何を用いるか）等によって異なるが、その目安としては、ＨｆＯ_２ 膜／ルテニウム膜の界面に酸素偏析が起こり、該界面側におけるルテニウム膜中に酸素の偏析領域が形成されることがあげられる。ルテニウム膜の好ましい酸素濃度、酸素の偏析領域の厚さは、第１の実施形態のそれらと同じである。
【０１０４】
また、ルテニウム膜４２を調べたところ、第１の実施形態のルテニウム膜１７と同様の結晶構造および酸素濃度分布を有していることが明らかになった。これも、ＨｆＯ_２ 膜４１の還元を抑制することができた理由の一つであると考えられる。
【０１０５】
図１１（ｈ）の所望の酸素偏析を起こしたルテニウム膜４２を形成した以降の工程は、周知のダマシンゲートトランジスタのプロセスが続くが、簡単に説明すると次の通りである。
【０１０６】
すなわち、ＣＭＰプロセスにより、キャビティ４０の外部のルテニウム膜４２およびＨｆＯ_２ 膜４１を除去し、ルテニウム膜４２からなるゲート電極およびＨｆＯ_２ 膜４１からなるゲート絶縁膜を形成する工程（図１１（ｉ））、層間絶縁膜および配線を形成する工程と、トランジスタ等のプロセスダメージを回復させるために、４００℃程度の水素含有還元性雰囲気中での熱処理工程、ダイシング工程などが続く。
【０１０７】
このとき、上記水素含有還元性雰囲気中での熱処理工程（水素アニール）において、ＨｆＯ_２ 膜４１の還元は上述した理由により抑制されるので、トランジスタのリーク電流の増加は抑制される。
【０１０８】
なお、本実施形態では、金属酸化物誘電体膜としてＨｆＯ_２ 膜を用いたトランジスタの場合を示したが、Ｙ_２ Ｏ_３ 膜、Ｌａ_２ Ｏ_３ 膜、ＺｒＯ_２ 膜、Ｔａ_２ Ｏ_５ 膜、Ｎｂ_２ Ｏ_５ 膜、Ｐｒ_２ Ｏ_３ 膜などの高誘電率の金属酸化物誘電体膜を用いても同様の結果が得られる。
【０１０９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をＤＲＡＭ、強誘電体メモリ、ダマシンゲートトランジスタに適用した場合について説明したが、金属酸化物誘電体膜／電極の積構造を有する他のデバイスにも適用可能である。
【０１１０】
また、上記実施形態では、水素雰囲気中でのアニールを例示したが、他の還元性雰囲気中での熱処理に対しても本発明は有効である。
【０１１１】
さらに、上記実施形態では、電極材料としてルテニウム、イリジウムを例示したが、ルテニウム、イリジウム、パラジウム、オスミウム、白金およびレニウムの少なくとも一つであれば構わない。
【０１１２】
さらにまた、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１１４】
【発明の効果】
以上詳説したように本発明によれば、半導体プロセス中での金属酸化物誘電体膜の還元を防止できる、金属酸化物誘電体膜／電極の積層構造を含む半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】第１の実施形態に係るスタック型ＤＲＡＭのメモリセルの製造工程を示す断面図
【図２】図１に続く同スタック型ＤＲＡＭのメモリセルの製造工程を示す断面図
【図３】ルテニウム膜中の酸素濃度が異なる三つの試料（平面キャパシタ）についてのアニール前後の酸素濃度分布を示す図
【図４】ルテニウム膜中の酸素濃度が２×１０^２１ｃｍ^−３の試料（立体キャパシタセルアレイ）についてのアニール前後の酸素濃度分布を示す図
【図５】図４の試料（立体キャパシタセルアレイ）を示す断面図
【図６】第１の実施形態の変形例を示す断面図
【図７】同変形例の場合における図５の試料に相当する立体キャパシタアレイを示す断面図
【図８】第２の実施形態に係る強誘電体メモリセルの製造工程を示す断面図
【図９】イリジウム膜中の酸素濃度が異なる三つの試料（平面キャパシタ）についてのアニール前後の酸素濃度分布を示す図
【図１０】第３の実施形態に係るダマシンゲートトランジスタの製造工程を示す断面図
【図１１】図１０に続く同ダマシンゲートトランジスタの製造工程を示す断面図
【図１２】ルテニウム膜中の酸素析出量とＭＯＳキャパシタのリーク電流との関係を示す図
【図１３】成膜直後のルテニウム膜中の酸素濃度が２×１０^２１ｃｍ^−３のキャパシタのリーク電流の酸素濃度依存性を示す図
【図１４】成膜直後のイリジウム膜中の酸素濃度が４×１０^２１ｃｍ^−３の場合のキャパシタの分極量２Ｐｒの酸素濃度依存性を示す図
【符号の説明】
１…シリコン基板
２…素子分離絶縁膜
３…ＭＯＳトランジスタ
４…層間絶縁膜
５…ビット線
６…コンタクト電極
７…層間絶縁膜
８…バリアメタル膜
９…タングステン膜
１０…シリコン窒化膜
１１…シリコン酸化膜
１２…キャビティ
１３…窒化チタン膜（バリアメタル）
１４…ルテニウム膜（下部電極）
１５…フォトレジスト
１６…ＴａＯ膜（キャパシタ誘電体膜）
１７…ルテニウム膜（上部電極）
２０…ＩｒＯ_２ 膜
２１…Ｉｒ膜
２２…白金膜（下部電極）
２３…ＰＺＴ膜（キャパシタ誘電体膜）
２４…イリジウム膜（上部電極）
３１…シリコン基板
３２…熱酸化膜
３３…シリコン窒化膜
３４…シリコン酸化膜
３５…ダミーゲート酸化膜
３６…ダミーゲート電極
３７…ソース／ドレイン領域
３８…シリコン窒化膜
３９…シリコン酸化膜
３９…キャビティ
４１…ＨｆＯ_２ 膜（ゲート絶縁膜）
４２…ルテニウム膜（ゲート電極）

Claims (9)

1. 半導体基板と、
   前記半導体基板上に設けられた金属酸化物誘電体膜と、
   前記金属酸化物誘電体膜上に設けられ、触媒作用を有する貴金属と酸素とを含み、かつ前記金属酸化物誘電体膜との界面側で酸素濃度が最大となる酸素濃度分布を厚さ方向に有する電極と
   を具備してなることを特徴とする半導体装置。
2. 前記電極は前記金属酸化物誘電体膜との界面側に酸素の偏析領域を含み、かつ前記酸素濃度分布は前記偏析領域内において酸素濃度が最大となるものであることを特徴とする請求項１に記載の半導体装置。
3. 前記偏析領域の平均酸素濃度は、３×１０^２０ｃｍ^−３以上であることを特徴とする請求項２に記載の半導体装置。
4. 前記偏析領域を除いた前記電極の平均酸素濃度は、３×１０^２０ｃｍ^−３未満であることを特徴とする請求項３に記載の半導体装置。
5. 前記偏析領域の厚さは、１０ｎｍ以下であることを特徴とする請求項２ないし４のいずれか１項に記載の半導体装置。
6. 前記触媒作用を有する貴金属は、ルテニウム、イリジウム、パラジウム、オスミウム、白金およびレニウムの少なくとも一つであることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
7. 前記電極は複数の柱状の結晶粒を含み、かつ前記複数の柱状の結晶粒は、前記金属酸化物誘電体膜との界面から前記電極の厚さ方向に向かって前記酸素濃度が最大となる前記濃度分布を含むことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
8. 前記金属酸化物誘電体膜はキャパシタの誘電体膜またはトランジスタのゲート絶縁膜、前記電極は前記キャパシタの上部電極または前記トランジスタのゲート電極であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
9. 前記金属酸化物誘電体膜は、Ｔａ_２ Ｏ_５ 膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３ 膜、ＨｆＯ_２ 膜、（Ｂａ，Ｓｒ）ＴｉＯ_３ 膜、Ｂｉ_４ Ｔｉ_３ Ｏ_１２膜、Ｌａ_２ Ｏ_３ 膜、Ｎｂ_２ Ｏ_５ 膜、Ｐｒ_２ Ｏ_３ 膜、ＳｒＢｉ_２ Ｔａ_２ Ｏ_９ 膜、ＳｒＴｉＯ_３ 膜、Ｙ_２ Ｏ_３ 膜またはＺｒＯ_２ 膜を主たる成分とする誘電体膜であることを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置。

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