KR20070016213A - 듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
듀얼 게이트를 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 상기 장치는 제1 도전형의 모스 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 모스 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 포함한다. 기판의 제1 영역 상에 제1 게이트 유전막이 형성되고, 제1 게이트 유전막 상에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴이 순차적으로 적층된 제1 게이트 전극이 형성된다. 기판의 제2 영역 상에 제2 게이트 유전막이 형성되고, 제2 게이트 유전막 상에 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극이 형성된다. 하부 금속성 도전 패턴의 식각 마스크로 사용되는 상부 금속성 도전 패턴을 제거하지 않기 때문에, 게이트 유전막이 손상되는 것을 방지하고 공정 단순화를 도모할 수 있다. 또한, 상부 금속성 도전 패턴을 얇게 형성할 수 있으므로 제1 영역과 제2 영역 간의 게이트 전극에 의한 단차를 줄여 게이트 패터닝을 위한 식각 공정을 용이하게 실시할 수 있다.
Description
도 1은 종래 방법에 의한 듀얼 게이트를 갖는 반도체 장치를 도시한 단면도이다.
도 2는 본 발명에 의한 듀얼 게이트를 갖는 반도체 장치를 도시한 단면도이다.
도 3a 및 도 3b는 텅스텐 나이트라이드층을 갖는 게이트 전극의 전기적 특성을 나타낸 그래프들이다.
도 4a 내지 도 4d는 본 발명의 제1 실시예에 의한 듀얼 게이트를 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 의한 듀얼 게이트를 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102a, 102b : 게이트 유전막
103 : 제1 금속성 도전층 103a : 제1 금속성 도전층 부분
105 : 제2 금속성 도전층 105a : 제2 금속성 도전층 부분
104 : 하부 금속성 도전 패턴 106 : 상부 금속성 도전 패턴
110a, 110b : 폴리실리콘층 패턴
108, 118 : 감광막 패턴 116 : 하드 마스크층 패턴
112 : 제1 소오스/드레인 영역 114 : 제2 소오스/드레인 영역
120 : 제1 게이트 전극 125 : 제2 게이트 전극
130 : 제1 영역 132 : 제2 영역
반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 듀얼(dual) 게이트를 갖는 상보형 모스(CMOS) 트랜지스터 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터는 채널의 종류에 따라 NMOS 트랜지스터와 PMOS 트랜지스터로 나눌 수 있으며, 상기 NMOS 트랜지스터와 PMOS 트랜지스터가 하나의 반도체 기판에 형성되는 경우 이를 CMOS 트랜지스터라 한다.
폴리실리콘은 이러한 MOS 트랜지스터의 게이트 전극으로서 전형적으로 사용되어 왔는데, CMOS 기술에서 폴리실리콘 게이트 전극은 소오스 및 드레인 영역들의 도핑과 적합하도록 통상 P+ 또는 N+ 중의 어느 하나로 도핑된다. 그러나, 반도체 장치의 크기가 축소됨에 따라, 게이트 전극으로서 폴리실리콘을 이용하는 데에는 여러 가지 문제들이 있다.
폴리실리콘 게이트는 금속에 거의 가까운 도전체가 되기 위하여 고농도로 도 핑하여야 하는데, 폴리실리콘 게이트 내의 도펀트 용해도는 5 × 1020원자/㎤ 근방에서 제한된다. 상기 도펀트 용해도는 폴리실리콘 게이트 내의 전하 캐리어의 수를 제한하기 때문에 게이트 전극에 전압이 인가될 때 폴리실리콘 게이트와 게이트 유전막과의 계면에서 공핍층(depletion layer)이 형성된다. 폴리실리콘 게이트 내의 공핍(depletion) 영역은 트랜지스터의 등가 산화막 두께(equivalent oxide thickness; EOT)를 적어도 4∼5Å 정도 증가시키기 때문에, 트랜지스터의 구동 전류를 크게 감소시키는 요인으로 작용한다.
한편, 지금까지 게이트 유전막으로 주로 사용되어 온 실리콘 산화막이나 실리콘 산질화막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적인 한계에 부딪치게 되었으며, 게이트 유전막의 신뢰성을 확보하기가 어렵다. 예를 들어, 실리콘 산화막의 두께를 20Å 이하로 낮추면 다이렉트 터널링(direct tunneling)에 의해 게이트 누설 전류가 증가하게 되고, 전력 소모 또한 증가하게 된다. 따라서, 실리콘 산화막이나 실리콘 산질화막으로 게이트 유전막을 형성하는 경우 그 두께를 낮추는데 한계가 있다.
이러한 문제를 극복하기 위하여 기존의 실리콘 산화막이나 실리콘 산질화막을 대체할 수 있는 것으로서, 얇은 등가 산화막 두께(EOT)를 가지면서 게이트 전극과 채널 영역 간의 누설 전류를 감소시킬 수 있는 고유전상수(high-k)의 유전막에 대한 연구가 활발하게 이루어지고 있다.
그러나, 고유전상수의 게이트 유전막과 폴리실리콘 게이트 전극으로 형성된 MOS 트랜지스터에 의하면, 반도체 기판과 게이트 유전막 간의 계면에서의 결함 스테이트(defect states)와 다수의 벌크 트랩(bulk traps)들이 전도(conduction)에 기여하는 전자들을 포획(capture)하여 페르미 레벨(fermi level)이 전하 중성 레벨 또는 그 근방에 위치하는 에너지 밴드의 중앙부에 고정(pinning)됨으로써, 문턱 전압(threshold voltage; Vth)이 크게 상승하는 문제가 발생한다.
상기한 바와 같은 폴리실리콘 게이트 전극의 공핍 효과 및 페르미 레벨 고정 현상들은 PMOS 트랜지스터에서 훨씬 심각하게 나타나며, 특히 PMOS 트랜지스터의 경우에는 P+ 도핑된 폴리실리콘 게이트 전극으로부터 보론(B)들이 게이트 절연막을 관통하여 반도체 기판의 채널 영역으로 침투함으로써 플랫 밴드 전압(flatband voltage; Vfb) 및 문턱 전압을 변화시키고 소자의 신뢰성을 저하시키는 문제도 발생하게 된다.
이러한 문제들을 해결하기 위한 한 가지 방법은 P형 또는 N형으로 도핑된 폴리실리콘의 일 함수(work function)와 대략 비슷한 일 함수를 갖는 재료로 게이트 전극을 형성하는 것이다. 그러나, 통상 N형으로 도핑된 폴리실리콘은 약 4.2eV의 일 함수를 갖는 반면 P형으로 도핑된 폴리실리콘은 약 5.1eV의 일 함수를 갖기 때문에, 이들 값에 모두 적합한 재료를 선택하는 것은 매우 어렵다.
또 다른 방법으로는 하나의 재료가 N형으로 도핑된 폴리실리콘의 일 함수와 유사하고, 다른 하나의 재료는 P형으로 도핑된 폴리실리콘의 일 함수와 유사한 두 개의 서로 다른 재료들을 사용하여 게이트 전극을 형성하는 것이다.
도 1은 종래 방법에 의한 듀얼 게이트 전극을 갖는 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 갖는 반도체 기판(10) 상에 HfO2와 같은 고유전상수의 유전체로 이루어진 게이트 유전막(12)을 형성한다.
상기 게이트 유전막(12) 상에 탄탈륨 나이트라이드(TaN)와 같이 PMOS 트랜지스터에 적합한 일 함수를 갖는 금속 함유 물질을 증착하여 금속 게이트층을 형성한 후, 상기 금속 게이트층을 습식 식각하여 상기 PMOS 트랜지스터 영역에만 금속 게이트층을 남긴다.
이어서, 상기 게이트 유전막(12) 및 금속 게이트층 상에 도핑된 폴리실리콘층을 증착하고, 사진식각 공정으로 상기 폴리실리콘층 및 금속 게이트층을 패터닝한다. 그러면, 상기 기판(10)의 PMOS 트랜지스터 영역에는 금속 게이트(14) 및 폴리실리콘 게이트(16a)로 이루어진 게이트 적층 구조(25)가 형성되고, NMOS 트랜지스터 영역에는 폴리실리콘 게이트(16b)가 형성된다.
여기서, 참조 부호 18은 PMOS 트랜지스터의 소오스/드레인 영역을 나타내고, 참조 부호 20은 NMOS 트랜지스터의 소오스/드레인 영역을 나타낸다.
상술한 종래 방법에 의하면, 상기 금속 게이트층을 식각하는 데 어려움이 있다. 즉, 상기 금속 게이트층은 그 하부의 게이트 유전막이 손상되는 것을 방지하기 위하여 습식 식각 공정으로 불필요한 부분을 제거하게 되는데, 감광막을 식각 마스 크로 이용하여 상기 금속 게이트층을 식각하는 경우에는 습식 에천트에 의해 상기 감광막이 제거되어 식각 마스크층으로서의 역할을 수행하지 못하는 문제가 있다.
실리콘 산화막으로 이루어진 하드 마스크층을 이용하여 상기 금속 게이트층을 식각하는 경우에는 상기 하드 마스크층을 제거하기 위한 습식 식각 공정시 그 하부의 게이트 유전막이 함께 제거되는 문제가 있다.
폴리실리콘으로 이루어진 하드 마스크층을 이용하여 상기 금속 게이트층을 식각하는 경우에는 상기 폴리실리콘 하드 마스크층을 제거할 필요가 없어 공정을 단순화시킬 수 있다는 장점이 있지만, 공정 균일도(uniformity)의 한계로 인하여 상기 폴리실리콘 하드 마스크층을 300Å 이상의 두껍게 형성하여야 한다. 이로 인해, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 단차가 크게 발생하여 게이트 패터닝을 위한 식각 공정이 어려워진다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위한 것으로, 본 발명의 일 목적은 공정 단순화를 도모하고 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 단차를 줄일 수 있는 듀얼 게이트를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 공정 단순화를 도모하고 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 단차를 줄일 수 있는 듀얼 게이트를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명에 의한 듀얼 게이트를 갖는 반도체 장치는 제1 도전형의 MOS 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 포함한다.
상기 기판의 제1 영역 상에 제1 게이트 유전막이 형성되고, 하부 금속성 도전 패턴(lower metallic conductive pattern), 상부 금속성 도전 패턴(upper metallic conductive pattern) 및 제1 폴리실리콘층 패턴이 순차적으로 적층되어 이루어진 제1 게이트 전극이 상기 제1 게이트 유전막 상에 형성된다.
상기 하부 금속성 도전 패턴은 상기 제1 게이트 전극의 일 함수를 결정하고, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 식각 마스크로 제공된다.
상기 기판의 제2 영역 상에 제2 게이트 유전막이 형성되고, 상기 제2 게이트 유전막 상에 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극이 형성된다.
상기 하부 금속성 도전 패턴은 상기 제1 도전형의 MOS 트랜지스터에 적합한 일 함수를 갖는 금속 함유 물질로 이루어지며, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴에 대해 식각 선택비를 갖는 금속 함유 물질로 이루어진다.
바람직하게는, 상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 듀얼 게이트를 갖는 반도체 장치의 제조 방법에 의하면, 제1 도전형의 MOS 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 제공한다. 상기 기판 상에 유전막, 제1 금속성 도전층 및 제2 금속성 도전층을 순차적으로 형성한다. 상기 제2 금속성 도전층을 식각하여 상기 제1 영역의 제1 금속성 도전층 상에 제2 금속성 도전층 부분을 남긴다. 상기 제2 금속성 도전층 부분을 식각 마스크로 이용하여 상기 제1 금속성 도전층을 식각하여 상기 제1 영역의 유전막 상에 제1 금속성 도전층 부분을 남긴다. 상기 제2 영역의 유전막과 상기 제2 금속성 도전층 부분 상에 폴리실리콘층을 형성한다. 상기 폴리실리콘층, 제2 금속성 도전층 부분 및 제1 금속성 도전층 부분을 식각함으로써 상기 제1 영역 상에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴이 순차적으로 적층된 제1 게이트 전극을 형성하고, 상기 제2 영역 상에 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극을 형성한다.
상기 제2 영역의 유전막과 상기 제2 금속성 도전층 부분 상에 폴리실리콘층을 형성하기 전에, 상기 유전막의 손상을 큐어링하기 위하여 N2, NO, N2O, O2, NH3 및 H2의 군에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 분위기에서 열처리 공정을 실시할 수 있다.
본 발명은 제1 도전형의 MOS 트랜지스터, 바람직하게는 PMOS 트랜지스터에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴의 적층 구조로 이루어진 제1 게이트 전극을 형성하고, 제2 도전형의 MOS 트랜지스터, 바람직하게는 NMOS 트랜지스터에는 제2 폴리실리콘층 패턴의 단층 구조로 이루어진 제2 게이트 전극을 형성함으로써 듀얼 게이트 전극을 갖는 반도체 장치를 구현한다.
상기 하부 금속성 도전 패턴은 상기 제1 게이트 전극의 일 함수를 결정하고, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 식각 마스크로 제공된다.
상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 일 함수에 영향을 미치지 않거나 그 값을 상승시킬 수 있는 도전 물질로 이루어지기 때문에, 상기 상부 금속성 도전 패턴을 제거하는 공정을 생략하여 게이트 유전막이 손상되는 것을 방지하고 공정 단순화를 도모할 수 있다.
또한, 상기 하부 금속성 도전 패턴에 대해 높은 식각 선택비를 갖는 상부 금속성 도전 패턴을 얇게 형성할 수 있으므로, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 게이트 전극에 의한 단차를 줄여 게이트 패터닝을 위한 식각 공정을 용이하게 실시할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하고자 한다. 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화할 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록, 그리고 당업자에서 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 부호로 표시된 부분들은 동일한 구성 요소들을 나타낸다.
도 2는 본 발명에 의한 듀얼 게이트 전극을 갖는 반도체 장치를 도시한 단면 도이다.
도 2를 참조하면, 본 발명의 반도체 장치는 제1 도전형의 MOS 트랜지스터가 형성되는 제1 영역(130)과 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터가 형성되는 제2 영역(132)을 갖는 반도체 기판(100)을 포함한다.
바람직하게는, 상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이다.
상기 반도체 기판(100)의 상기 제1 영역(130)에는 제1 게이트 유전막(102a), 제1 게이트 전극(120) 및 제1 소오스/드레인 영역(114)을 구비한 PMOS 트랜지스터가 형성되고, 상기 제2 영역(132)에는 제2 게이트 유전막(120b), 제2 게이트 전극(125) 및 제2 소오스/드레인 영역(112)을 구비한 NMOS 트랜지스터가 형성된다.
본 발명에 의하면, 상기 PMOS 트랜지스터에 하부 금속성 도전 패턴(104), 상부 금속성 도전 패턴(106) 및 제1 폴리실리콘층 패턴(110a)의 적층 구조로 이루어진 제1 게이트 전극(120)을 형성하고, 상기 NMOS 트랜지스터에 제2 폴리실리콘층 패턴(110b)의 단층 구조로 이루어진 제2 게이트 전극(125)을 형성함으로써, PMOS 트랜지스터와 NMOS 트랜지스터에 각각 적합한 일 함수를 갖는 듀얼 게이트 전극의 CMOS 장치를 구현한다.
물론, 경우에 따라서는 NMOS 트랜지스터에 금속/폴리실리콘 게이트 적층 구조를 형성하고 PMOS 트랜지스터에 폴리실리콘 게이트 전극을 형성할 수 있음은 명백하다. 그러나, 페르미 레벨 고정 현상 및 폴리실리콘 공핍 효과가 NMOS 트랜지스터에 비해 PMOS 트랜지스터에서 더욱 심각하게 발생하고 PMOS 트랜지스터에서는 보론 침투 문제까지 발생하기 때문에, 상기한 바와 같이 PMOS 트랜지스터에 금속/폴 리실리콘 게이트 적층 구조를 형성하고 NMOS 트랜지스터에 폴리실리콘 게이트 전극을 형성하는 것이 바람직하다.
실리콘 전도대(conduction band)는 진공 레벨 이하의 약 4.1eV에 위치하고, 가전자대(valence band)는 실리콘 전도대 이하의 약 1.1eV 또는 진공 레벨 이하의 약 5.2eV에 위치한다. 이때, 실리콘의 가전자대와 전도대 간의 약 1.1eV의 차이를 밴드 갭(band-gap)이라 한다. 중간 갭은 상기 밴드 갭의 1/2 지점 근방으로, 재료의 전도대와 가전자 간의 중간 부분에 위치한다.
통상적으로, NMOS 트랜지스터의 게이트 전극을 위한 바람직한 일 함수는 반도체 기판의 가전자대와 중간 갭 사이에 있으며, 더욱 바람직하게는 진공 레벨 이하의 약 4.0eV 내지 4.4eV 사이이다. 반면에, PMOS 트랜지스터의 게이트 전극을 위한 바람직한 일 함수는 반도체 기판의 중간 갭과 전도대 사이에 있으며, 더욱 바람직하게는 진공 레벨 이하의 약 4.8eV 내지 5.2eV 사이에 있다.
상기 하부 금속성 도전 패턴(104)은 상기 제1 게이트 전극(120)의 일 함수를 결정하는 층으로서, 상기 PMOS 트랜지스터에 적합한 일 함수, 예컨대 약 4.6eV 이상의 일 함수를 갖는 금속 함유 도전 물질로 이루어진다. 즉, 상기 하부 금속성 도전 패턴(104)의 일 함수는 기판(100)의 도핑 레벨과 함께 PMOS 트랜지스터의 문턱 전압을 결정한다.
바람직하게는, 상기 하부 금속성 도전 패턴(104)은 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 베릴륨(Be), 이리듐(Ir), 텔루르(Te), 레늄(Re), 루테늄(Ru) 및 로듐(Rh)의 군에서 선택된 어느 하나로 형성되며, 더욱 바람직하게는 텅스텐 나이트라이드(WN)로 형성된다.
상기 상부 금속성 도전 패턴(106)은 상기 하부 금속성 도전 패턴(104)에 대한 식각 마스크로 이용되며, 상기 하부 금속성 도전 패턴(104)의 일 함수에 영향을 미치지 않거나 그 값을 상승시킬 수 있는 금속 함유 도전 물질로 이루어진다.
바람직하게는, 상기 상부 금속성 도전 패턴(106)은 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN), 하프늄 나이트라이드(HfN), 지르코늄 나이트라이드(ZrN), 탄탈륨 실리콘 나이트라이드(TaSiN), 티타늄 실리콘 나이트라이드(TiSiN), 니켈 실리콘 나이트라이드(NiSiN), 팔라듐(Pd), 백금(Pt), 베릴륨(Be), 이리듐(Ir), 텔루르(Te), 레늄(Re), 루테늄(Ru), 로듐(Rh), 알루미늄(Al), 은(Ag), 창연(Bi), 카드뮴(Cd), 철(Fe), 탄탈륨(Ta), 갈륨(Ga), 하프늄(Hf), 인듐(In), 망간(Mn), 니오븀(Nb), 이트륨(Y) 및 지르코늄(Zr)의 군에서 선택된 어느 하나로 형성되며, 더욱 바람직하게는 탄탈륨 나이트라이드(TaN)로 형성된다.
종래에는 PMOS 트랜지스터의 금속/폴리실리콘 게이트 적층 구조에서 금속 함유 도전 물질로 약 4.8eV의 일 함수를 갖고 열 안정성이 우수한 탄탈륨 나이트라이드(TaN)를 주로 사용하였다. 그러나, 탄탈륨 나이트라이드는 습식 세정액에 대해 낮은 식각 속도(etch rate)를 나타내기 때문에 식각 공정시 잘 제거되지 않는 문제점을 갖고 있다.
이에 따라, 본 발명에서는 PMOS 트랜지스터용 제1 게이트 전극(120)의 일 함수를 결정하는 하부 금속성 도전 패턴(104)을 상기 탄탈륨 나이트라이드와 유사한 일 함수를 가지면서 습식 세정액에 대해 높은 식각 속도를 나타내는 텅스텐 나이트라이드로 형성하고, 상기 텅스텐 나이트라이드에 대해 높은 습식 식각 선택비를 갖는 탄탈륨 나이트라이드로 이루어진 상부 금속성 도전 패턴(106)을 상기 하부 금속성 도전 패턴(104)의 식각 마스크로 사용한다.
도 3a 및 도 3b는 텅스텐 나이트라이드층을 갖는 게이트 전극의 전기적 특성을 나타낸 그래프들이다.
도 3a는 게이트 전압(Vg)에 따른 커패시턴스(C) 변화를 나타낸 그래프이다. 여기서, 기호 ■는 100Å의 탄탈륨 나이트라이드층과 폴리실리콘층으로 이루어진 게이트 적층 구조에 대한 C-V 곡선을 나타낸다. 기호 ●는 100Å의 텅스텐 나이트라이드층과 폴리실리콘층으로 이루어진 게이트 적층 구조에 대한 C-V 곡선을 나타낸다. 기호 ▲는 50Å의 텅스텐 나이트라이드층과 폴리실리콘층으로 이루어진 게이트 적층 구조에 대한 C-V 곡선을 나타낸다. 기호 ＊는 본 발명에 의한 50Å의 텅스텐 나이트라이드층, 50Å의 탄탈륨 나이트라이드층 및 폴리실리콘층으로 이루어진 게이트 적층 구조에 대한 C-V 곡선을 나타낸다.
도 3a를 참조하면, 텅스텐 나이트라이드층이 탄탈륨 나이트라이드층과 유사한 일 함수를 갖기 때문에 텅스텐 나이트라이드/폴리실리콘 게이트 적층 구조와 탄탈륨 나이트라이드/폴리실리콘 게이트 적층 구조는 거의 동일한 플랫 밴드 전압(Vfb)을 가짐을 알 수 있다(점선 부위 참조).
또한, 텅스텐 나이트라이드/폴리실리콘 게이트 적층 구조는 텅스텐 나이트라이드층의 두께에 상관없이 동일한 C-V 곡선을 나타냄을 알 수 있다.
또한, PMOS 트랜지스터용 게이트 전극의 일 함수를 결정하는 텅스텐 나이트라이드층 상에 식각 마스크로 사용하는 탄탈륨 나이트라이드층을 잔류시킨 게이트 적층 구조는 단일 텅스텐 나이트라이드층을 갖는 게이트 적층 구조와 유사한 C-V 곡선을 나타냄을 알 수 있다.
도 3b는 등가 산화막 두께(EOT)에 따른 누설 전류 밀도(Jg)를 나타낸 그래프이다. 여기서, 기호 □는 실리콘 산화물(SiO2)로 이루어진 게이트 유전막 상에 폴리실리콘 게이트 전극을 형성한 경우를 나타내고, 기호 ○는 HfSiO로 이루어진 게이트 유전막 상에 폴리실리콘 게이트 전극을 형성한 경우를 나타낸다. 기호 △는 HfSiO로 이루어진 게이트 유전막 상에 100Å의 탄탈륨 나이트라이드층과 폴리실리콘층으로 이루어진 게이트 적층 구조를 형성한 경우를 나타낸다. 기호 ＊는 HfSiO로 이루어진 게이트 유전막 상에 50Å의 텅스텐 나이트라이드층, 50Å의 탄탈륨 나이트라이드층 및 폴리실리콘층으로 이루어진 게이트 적층 구조를 형성한 본 발명을 나타낸다.
도 3b를 참조하면, 본 발명에 의한 텅스텐 나이트라이드층, 탄탈륨 나이트라이드층 및 폴리실리콘층으로 이루어진 게이트 적층 구조는 EOT-Jg 특성 측면에서 단층 구조의 폴리실리콘 게이트 전극에 비해 우수한 특성을 나타낼 뿐만 아니라, 탄탈륨 나이트라이드층 및 폴리실리콘층으로 이루어진 게이트 적층 구조와 거의 유사한 특성을 나타냄을 알 수 있다.
상기한 바와 같이, 상기 하부 금속성 도전 패턴(104)의 식각 마스크로 제공 되는 상기 상부 금속성 도전 패턴(106)은 하부 금속성 도전 패턴(104)의 일 함수에 영향을 미치지 않거나 그 값을 상승시킬 수 있는 도전 물질로 형성되기 때문에, 상기 하부 금속성 도전 패턴(104)과 상부 금속성 도전 패턴(106)의 2층 구조로 이루어진 금속성 게이트를 갖는 게이트 적층 구조는 상기 하부 금속성 도전 패턴이나 상기 하부 금속성 도전 패턴과 유사한 일 함수를 갖는 금속 함유 물질로 이루어진 단층의 금속성 게이트를 갖는 게이트 적층 구조와 유사한 전기적 특성을 나타낸다.
따라서, 본 발명의 듀얼 게이트 전극은 상기 하부 금속성 도전 패턴(104)의 식각 마스크로 제공되는 상부 금속성 도전 패턴(106)을 제거하지 않고 그대로 게이트 적층 구조에 이용할 수 있으므로 공정 단순화 측면에서 큰 장점을 갖는다.
또한, 상기 상부 금속성 도전 패턴(106)은 상기 하부 금속성 도전 패턴(104)에 대해 높은 식각 선택비를 갖기 때문에 100Å 이하의 두께로 얇게 형성하여도 식각 마스크의 역할을 충분히 수행할 수 있다. 따라서, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 게이트 전극에 의한 단차를 줄일 수 있다.
실시예 1
도 4a 내지 도 4d는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판(100)에 제1 도전형의 MOS 트랜지스터가 형성되는 제1 영역(130)과 상기 제1 도전형과 반대인 제2 도전형의 MOS 트랜지스터가 형성되는 제2 영역(132)을 정의한다.
바람직하게는, 상기 제1 도전형은 P형이고 상기 제2 도전형은 N형이다.
구체적으로, 상기 제1 영역(130)은 PMOS 트랜지스터가 형성되어질 N 웰이고, 상기 제2 영역(132)은 NMOS 트랜지스터가 형성되어질 P 웰이다.
이어서, 상기 반도체 기판(100) 상에 게이트 유전막으로 사용되어질 고유전상수의 유전막(102)을 원자층 증착법(atomic layer deposition; ALD)에 의해 50Å 이하의 두께로 증착한다.
바람직하게는, 상기 유전막(102)은 HfO2, ZrO2, TiO2, Ta2O5, Nb2O3, Al2O3, Ce2O3, La2O3, Pr2O3, Dy2O3, Er2O3, Y2O3, ZrSiO4, ZrSiON, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST 또는 PZT로 형성한다.
상기 유전막(102) 상에 PMOS 트랜지스터에 적합한 일 함수를 갖는 금속 함유 도전 물질을 약 100Å 이하의 두께로 증착하여 제1 금속성 도전층(103)을 형성한다.
상기 제1 금속성 도전층(103)은 바람직하게는 WN, TaN, TiN, Ni, Pd, Pt, Be, Ir, Te, Re, Ru 또는 Rh로 형성하며, 더욱 바람직하게는 텅스텐 나이트라이드(WN)를 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 약 50Å의 두께로 증착하여 형성한다.
상기 제1 금속성 도전층(103)을 구성하는 물질에 대해 식각 선택비를 가지면서 상기 제1 금속성 도전층(103)의 일 함수에 영향을 주지 않거나 그 값을 상승시킬 수 있는 금속 함유 도전 물질을 상기 제1 금속성 도전층(103) 상에 약 100Å 이 하의 두께로 증착하여 제2 금속성 도전층(105)을 형성한다.
상기 제2 금속성 도전층(105)은 바람직하게는 TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSiN, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, Al, Ag, Bi, Cd, Fe, Ta, Ga, Hf, In, Mn, Nb, Y 또는 Zr로 형성하며, 더욱 바람직하게는 탄탈륨 나이트라이드(TaN)를 물리 기상 증착(physical vapor deposition; PVD) 방법에 의해 약 50Å의 두께로 증착하여 형성한다.
도 4b를 참조하면, 상기 제2 금속성 도전층(105) 상에 감광막을 도포한 후, 상기 감광막을 노광 및 현상하여 NMOS 트랜지스터가 형성되어질 제2 영역(132)을 오픈하는 감광막 패턴(108)을 형성한다.
이어서, 상기 감광막 패턴(108)을 식각 마스크로 이용하면서 불소(F) 계열의 식각 가스를 이용한 건식 식각 공정으로 노출된 제2 금속성 도전층(105)을 식각해낸다. 그러면, PMOS 트랜지스터가 형성되어질 제1 영역(130)의 제1 금속성 도전층(103) 상에 제2 금속성 도전층 부분(105a)이 남게 된다.
도 4c를 참조하면, 에싱 및 스트립 공정으로 상기 감광막 패턴(108)을 제거한다. 그런 다음, 상기 제2 금속성 도전층 부분(105a)을 식각 마스크로 이용하는 식각 공정으로 노출된 상기 제1 금속성 도전층(103)을 식각하여 PMOS 트랜지스터가 형성되어질 제1 영역(130)의 유전막(102) 상에 제1 금속성 도전층 부분(103a)을 남긴다.
상기 제1 금속성 도전층(103)을 건식 식각하면 그 하부의 유전막(102)이 심한 손상을 받기 때문에, 상기 제1 금속성 도전층(103)은 습식 식각 공정으로 식각 하여야 한다.
금속의 습식 식각시 통상적으로 사용되고 있는 SC-1(암모니아(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 1:4:20의 비로 혼합된 용액)에 대해 탄탈륨 나이트라이드는 약 1Å/분의 낮은 식각 속도로 인해 거의 제거되지 않는 반면, 텅스텐 나이트라이드는 약 1500Å/분의 높은 식각 속도를 갖는다. 또한, 과산화수소(H2O2)와 물(H2O)이 약 1:5의 비율로 혼합되어 있는 과수에 대해서도 상기 텅스텐 나이트라이드는 약 50Å/분의 높은 식각 속도를 나타낸다.
따라서, 높은 습식 식각 속도를 갖는 텅스텐 나이트라이드로 제1 금속성 도전층(103)을 형성하고 상기 텅스텐 나이트라이드에 대해 높은 습식 식각 선택비를 갖는 탄탈륨 나이트라이드로 제2 금속성 도전층(105)을 형성하면, 상기 제2 금속성 도전층 부분(105a)을 식각 마스크로 이용하여 원하지 않는 영역, 예를 들어 NMOS 트랜지스터가 형성되어질 상기 제2 영역(132)의 제1 금속성 도전층(103)을 쉽게 제거할 수 있다.
또한, SC-1이나 과수를 이용한 습식 세정 공정시 탄탈륨 나이트라이드가 텅스텐 나이트라이드에 대해 약 4:1 내지 6:1의 높은 식각 선택비를 갖기 때문에, 상기 탄탈륨 나이트라이드로 이루어진 제2 금속성 도전층(105)은 약 100Å 이하의 얇은 두께로 형성하더라도 식각 마스크의 역할을 충분히 수행할 수 있다.
본 실시예에 의하면, 상기 텅스텐 나이트라이드가 SC-1에 대해 매우 높은 식각 속도를 갖기 때문에 텅스텐 나이트라이드의 식각 속도를 약간 감소시키기 위하 여 과수를 이용한 습식 식각 공정을 실시한다.
도 4d를 참조하면, 상기한 바와 같이 제1 금속성 도전층(103)을 식각하여 상기 제1 영역(130)에만 제1 금속성 도전층 부분(103a)을 남긴 다음, 상기 제2 영역(132)의 유전막(102) 및 제2 금속성 도전층 부분(105a) 상에 N형으로 도핑된 폴리실리콘층(109)을 약 800∼1000Å의 두께로 증착한다.
여기서, 상기 폴리실리콘층(109)을 증착하기 전에 상기 제1 금속성 도전층(103)의 습식 식각 공정에 의해 야기될 수 있는 유전막(102)의 손상을 큐어링하기 위한 열처리 공정을 실시할 수 있다. 바람직하게는, 상기 열처리 공정은 N2, NO, N2O, O2, NH3 및 H2의 군에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 분위기에서 실시한다.
상기와 같이 폴리실리콘층(109)을 증착한 후, 사진식각 공정을 통해 상기 폴리실리콘층(109), 제2 금속성 도전층 부분(105a) 및 제1 금속성 도전층 부분(103a)에 대해 게이트 패터닝을 실시한다.
그 결과, 도 2에 도시한 바와 같이, 상기 제1 영역(130) 상에는 상기 제1 금속성 도전층으로 이루어진 하부 금속성 도전 패턴(104), 상기 제2 금속성 도전층으로 이루어진 상부 금속성 도전 패턴(106) 및 제1 폴리실리콘층 패턴(110a)이 순차적으로 적층된 PMOS 트랜지스터의 제1 게이트 전극(120)이 형성된다. 상기 제2 영역(132) 상에는 제2 폴리실리콘층 패턴(110b)으로 이루어진 NMOS 트랜지스터의 제2 게이트 전극(125)이 형성된다.
상기 게이트 패터닝 공정시, 그 하부의 유전막(102)이 함께 식각되어 PMOS 트랜지스터의 제1 게이트 유전막(102a) 및 NMOS 트랜지스터의 제2 게이트 유전막(102b)이 형성된다.
도 1에 도시한 종래의 듀얼 게이트 제조 방법에 의하면, 금속 게이트층의 식각시 이용되는 마스크층을 제거하여야 하기 때문에 그 하부의 게이트 유전막이 함께 제거되는 문제가 발생한다.
이에 반하여, 본 발명의 듀얼 게이트 제조 방법에 의하면, 상기 제2 금속성 도전층(105)을 제1 금속성 도전층(103)의 일 함수에 영향을 미치지 않거나 그 값을 상승시킬 수 있는 도전 물질로 형성하기 때문에, 상기 제1 금속성 도전층(103)의 식각 마스크로 사용되는 제2 금속성 도전층(105)을 제거할 필요가 없다. 따라서, 상기 제2 금속성 도전층(105)을 제거하는 공정을 생략하여 유전막(102)의 손상을 방지하고 공정을 단순화할 수 있다.
또한, 상기 제2 금속성 도전층(105)은 상기 제1 금속성 도전층(103)에 대해 높은 식각 선택비를 갖기 때문에 100Å 이하의 두께로 얇게 형성하여도 식각 마스크의 역할을 충분히 수행할 수 있다. 따라서, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 게이트 전극에 의한 단차를 줄여 게이트 패터닝을 위한 식각 공정을 용이하게 실시할 수 있다.
실시예 2
도 5a 내지 도 5d는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법 을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 PMOS 트랜지스터가 형성되어질 제1 영역(130) 및 NMOS 트랜지스터가 형성되어질 제2 영역(132)을 갖는 반도체 기판(100) 상에 유전막(102), 제1 금속성 도전층(103) 및 제2 금속성 도전층(105)을 순차적으로 형성한다.
상기 유전막(102)은 고유전상수의 유전체를 원자층 증착법(ALD)에 의해 약 50Å 이하의 두께로 증착하여 형성한다.
상기 제1 금속성 도전층(103)은 PMOS 트랜지스터의 게이트 전극의 일 함수를 결정하는 층으로서, 바람직하게는 텅스텐 나이트라이드(WN)를 화학 기상 증착(CVD) 방법에 의해 50Å 정도의 두께로 증착하여 형성한다.
상기 제2 금속성 도전층(105)은 상기 제1 금속성 도전층(103)의 식각 마스크층으로서, 상기 제1 금속성 도전층(103)에 대해 식각 선택비를 가지며 상기 제1 금속성 도전층(103)의 일 함수에 영향을 미치지 않거나 그 값을 증가시킬 수 있는 도전 물질, 바람직하게는 탄탈륨 나이트라이드(TaN)를 물리 기상 증착(PVD) 방법에 의해 50Å 이하의 두께로 증착하여 형성한다.
이어서, 상기 제2 금속성 도전층(105) 상에 실리콘 산화물을 약 200Å의 두께로 증착하여 하드 마스크층(115)을 형성한다. 바람직하게는, 상기 하드 마스크층(115)은 저온에서 증착하고 높은 습식 식각 속도를 나타내도록 원자층 증착법(ALD)에 의해 형성한다.
도 5b를 참조하면, 상기 하드 마스크층(115) 상에 감광막을 도포한 후, 상기 감광막을 노광 및 현상하여 NMOS 트랜지스터가 형성되어질 제2 영역(132)을 오픈하는 감광막 패턴(118)을 형성한다.
이어서, 상기 감광막 패턴(118)을 식각 마스크로 이용하여 노출된 하드 마스크층(115)을 식각함으로써 PMOS 트랜지스터가 형성되어질 제1 영역(130)의 제2 금속성 도전층(105) 상에 하드 마스크층 패턴(116)을 형성한다.
상기 하드 마스크층(115)을 ALD 산화막으로 형성하는 경우, 상기 ALD 산화막이 높은 습식 식각 속도를 갖고 있기 때문에 200:1로 희석된 불산(hydrofluoric acid; HF)을 이용한 습식 식각 공정으로 상기 하드 마스크층(115)을 식각하는 것이 바람직하다.
도 5c를 참조하면, 에싱 및 스트립 공정으로 상기 감광막 패턴(118)을 제거한다. 그런 다음, 상기 하드 마스크층 패턴(116)을 식각 마스크로 이용하는 건식 식각 공정으로 노출된 제2 금속성 도전층(105)을 식각하여 PMOS 트랜지스터가 형성되어질 제1 영역(130)의 제1 금속성 도전층(103) 상에 제2 금속성 도전층 부분(105a)을 남긴다.
상술한 본 발명의 제1 실시예에서는 감광막 패턴을 이용하여 제2 금속성 도전층(105)을 식각하는데, 이 경우 상기 제2 금속성 도전층(105)의 측벽에 폴리머와 같은 식각 부산물이 생성될 수 있다. 따라서, 실리콘 산화물로 이루어진 하드 마스크층 패턴(116)을 이용하여 제2 금속성 도전층(105)을 식각하면 이러한 폴리머 생성 문제를 방지할 수 있다.
도 5d를 참조하면, 상기 하드 마스크층 패턴(116)을 전면 에치백 공정으로 제거한다. 그런 다음, 상기 제2 금속성 도전층 부분(105a)을 식각 마스크로 이용하는 습식 식각 공정으로 노출된 제1 금속성 도전층(103)을 식각하여 PMOS 트랜지스터가 형성되어질 제1 영역(130)의 유전막(102) 상에 제1 금속성 도전층 부분(103a)을 남긴다.
바람직하게는, 상기 제1 금속성 도전층(103)은 과수를 이용한 습식 식각 공정으로 식각한다.
필요할 경우 상기 제1 금속성 도전층(103)의 습식 식각 공정에 의해 야기될 수 있는 유전막(102)의 손상을 큐어링하기 위한 열처리 공정을 실시한 다음, 상기 제2 영역의 유전막(101) 및 제2 금속성 도전층 부분(105a) 상에 N형으로 도핑된 폴리실리콘층을 800∼1000Å 정도의 두께로 증착한다.
이어서, 사진식각 공정을 통해 상기 폴리실리콘층, 제2 금속성 도전층 부분(105a) 및 제1 금속성 도전층 부분(103a)에 대해 게이트 패터닝을 실시함으로써, 도 2에 도시한 바와 같이, 상기 제1 영역(130) 상에는 하부 금속성 도전 패턴(104), 상부 금속성 도전 패턴(106) 및 제1 폴리실리콘층 패턴(110a)이 순차적으로 적층된 PMOS 트랜지스터의 제1 게이트 전극(120)을 형성하고, 상기 제2 영역(132) 상에는 제2 폴리실리콘층 패턴(110b)으로 이루어진 NMOS 트랜지스터의 제2 게이트 전극(125)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 제1 도전형의 MOS 트랜지스터, 바람직하게는 PMOS 트랜지스터에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴이 순차적으로 적층된 제1 게이트 전극을 형성하고, 제2 도전형의 MOS 트랜지스터, 바람직하게는 NMOS 트랜지스터에는 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극을 형성하여 듀얼 게이트 전극을 갖는 반도체 장치를 구현한다.
상기 하부 금속성 도전 패턴은 상기 제1 게이트 전극의 일 함수를 결정하며, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 식각 마스크로 제공된다.
상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 일 함수에 영향을 미치지 않거나 그 값을 상승시킬 수 있는 도전 물질로 이루어지기 때문에, 상기 상부 금속성 도전 패턴을 제거하는 공정을 생략하여 게이트 유전막이 손상되는 것을 방지하고 공정 단순화를 도모할 수 있다.
또한, 상기 하부 금속성 도전 패턴에 대해 높은 식각 선택비를 갖는 상부 금속성 도전 패턴을 얇게 형성할 수 있으므로, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역 간의 게이트 전극에 의한 단차를 줄여 게이트 패터닝을 위한 식각 공정을 용이하게 실시할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (21)
- 제1 도전형의 모스 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 모스 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판;상기 반도체 기판의 상기 제1 영역 상에 형성된 제1 게이트 유전막;상기 제1 게이트 유전막 상에 형성되고, 순차적으로 적층된 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴으로 이루어진 제1 게이트 전극;상기 반도체 기판의 상기 제2 영역 상에 형성된 제2 게이트 유전막; 및상기 제2 게이트 유전막 상에 형성되고 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극을 구비하고,상기 하부 금속성 도전 패턴은 상기 제1 게이트 전극의 일 함수를 결정하며, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴의 식각 마스크로 이용되는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제1항에 있어서, 상기 하부 금속성 도전 패턴은 상기 제1 도전형의 모스 트랜지스터에 적합한 일 함수를 갖는 금속 함유 도전 물질로 이루어진 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제2항에 있어서, 상기 하부 금속성 도전 패턴은 WN, TaN, TiN, Ni, Pd, Pt, Be, Ir, Te, Re, Ru 및 Rh의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제1항에 있어서, 상기 상부 금속성 도전 패턴은 상기 하부 금속성 도전 패턴에 대해 식각 선택비를 갖는 금속 함유 도전 물질로 이루어진 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제4항에 있어서, 상기 상부 금속성 도전 패턴은 TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSiN, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, Al, Ag, Bi, Cd, Fe, Ta, Ga, Hf, In, Mn, Nb, Y 및 Zr의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제1항에 있어서, 상기 상부 금속성 도전 패턴은 약 100Å 이하의 두께로 형성된 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치.
- 제1항에 있어서, 상기 제1 및 제2 게이트 유전막은 고유전상수의 유전체로 형성된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 장치.
- 제1 도전형의 모스 트랜지스터가 형성되는 제1 영역과 상기 제1 도전형과 반대인 제2 도전형의 모스 트랜지스터가 형성되는 제2 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 유전막, 제1 금속성 도전층 및 제2 금속성 도전층을 순차적으로 형성하는 단계;상기 제2 금속성 도전층을 식각하여 상기 제1 영역의 제1 금속성 도전층 상에 제2 금속성 도전층 부분을 남기는 단계;상기 제2 금속성 도전층 부분을 식각 마스크로 이용하여 상기 제1 금속성 도전층을 식각하여 상기 제1 영역의 유전막 상에 제1 금속성 도전층 부분을 남기는 단계;상기 제2 영역의 유전막과 상기 제2 금속성 도전층 부분 상에 폴리실리콘층을 형성하는 단계; 및상기 폴리실리콘층, 제2 금속성 도전층 부분 및 제1 금속성 도전층 부분을 식각하여 상기 제1 영역 상에 하부 금속성 도전 패턴, 상부 금속성 도전 패턴 및 제1 폴리실리콘층 패턴이 순차적으로 적층된 제1 게이트 전극을 형성하고, 상기 제2 영역 상에 제2 폴리실리콘층 패턴으로 이루어진 제2 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속성 도전층은 상기 제1 도전형의 모스 트랜지 스터에 적합한 일 함수를 갖는 금속 함유 도전 물질로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제10항에 있어서, 상기 제1 금속성 도전층은 WN, TaN, TiN, Ni, Pd, Pt, Be, Ir, Te, Re, Ru 및 Rh의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속성 도전층은 상기 제1 금속성 도전층에 대해 식각 선택비를 갖는 금속 함유 도전 물질로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제12항에 있어서, 상기 제2 금속성 도전층은 TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSiN, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, Al, Ag, Bi, Cd, Fe, Ta, Ga, Hf, In, Mn, Nb, Y 및 Zr의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속성 도전층은 약 100Å 이하의 두께로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속성 도전층을 식각하여 상기 제1 영역의 제1 금속성 도전층 상에 제2 금속성 도전층 부분을 남기는 단계는,상기 제2 금속성 도전층 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여 상기 제2 영역의 상기 제2 금속성 도전층을 제거하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 금속성 도전층을 식각하여 상기 제1 영역의 제1 금속성 도전층 상에 제2 금속성 도전층 부분을 남기는 단계는,상기 제2 금속성 도전층 상에 하드 마스크층을 형성하는 단계;사진식각 공정으로 상기 하드 마스크층을 패터닝하여 하드 마스크층 패턴을 형성하는 단계;상기 하드 마스크층 패턴을 식각 마스크로 이용하여 상기 제2 영역의 상기 제2 금속성 도전층을 제거하는 단계; 및상기 하드 마스크층 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 금속성 도전층을 식각하여 상기 제1 영역의 유전막 상에 제1 금속성 도전층 부분을 남기는 단계는 습식 식각 공정으로 실시하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 유전막은 고유전상수의 유전체로 형성하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제2 영역의 유전막과 상기 제2 금속성 도전층 부분 상에 폴리실리콘층을 형성하는 단계 전에,상기 결과물 상에 상기 유전막의 손상을 큐어링하기 위한 열처리 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 열처리 공정은 N2, NO, N2O, O2, NH3 및 H2의 군에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 분위기에서 실시하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 장치의 제조 방법.
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