JP2816192B2 - 半導体装置の製造方法 - Google Patents
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Description
〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に関するも
ので、特にゲート絶縁膜に遷移金属酸化膜を用いた電界
効果型トランジスタおよびその製造方法に関するもので
ある。 〔従来の技術〕 遷移金属酸化膜をゲート絶縁膜に用いた電界効果トラ
ンジスタを製造する際に、従来技術においては、ゲート
電極とゲート絶縁膜を加工した後、直ちに基板あるいは
多結晶シリコンゲート表面を酸化することが行なわれて
きた。その技術は、例えば、米国特許第4495219号明細
書（1985年１月22日発行）に開示されている。この明細
書に開示された遷移金属酸化膜形成方法は、遷移金属、
例えばタンタルをデポジットして、その遷移金属を酸化
させるものである。 〔発明が解決しようとする課題〕 ゲート絶縁膜に五酸化タンタルなどの酸化種の拡散が
著しく速い材料を適用した場合には、図３（ａ），
（ｂ）に示すように該酸化時にゲート端のゲート絶縁膜
が露出している部分より酸化種が内側に向かつて拡散し
てゆき、その両側の半導体基板やゲート電極を酸化して
該ゲート領域の端部に楔形の酸化を生じさせる。この現
象は酸化雰囲気中に水蒸気を含む場合に著しい。その結
果、該楔形の酸化の生じた部分の電界効果トランジスタ
のチヤンネルン領域は反転電圧が大きくなり、しきい電
圧が大きくなるといつた問題が生じる。この現象は図３
（ｃ）に示す様に、ゲートの側壁に側壁酸化膜を形成し
た場合においても、完全に抑えるのに難しい。 また、ゲート電極の加工時に同時にゲート絶縁膜であ
る遷移金属酸化物を加工した場合には、加工エツジを介
してリーク電流が流れやすいことがわかつた。また、第
４図のように、該酸化時にゲート端のゲート絶縁膜が露
出している部分より酸化種が内側に向かつて拡散してゆ
き、その両側の半導体基板やゲート電極を酸化して該ゲ
ート領域の端部に楔形の酸化を生じさせる。この現象は
酸化雰囲気中に水蒸気含む場合に著しい。その結果、該
楔形の酸化の生じた部分の電界効果トランジスタのチヤ
ンネル領域は反転電圧が大きくなり、しきい電圧が大き
くなるといつた問題が生じる。 〔課題を解決するための手段〕 この問題を解決するため、いわゆるライト酸化を行な
わずにゲート絶縁膜を貫通させてインプラを行うか、あ
るいは、側壁を形成後に別の絶縁膜を堆積させて、この
水積膜を貫通させてインプラを行うのが妥当である。こ
の場合、いずれのプロセスにおいても、ゲート電極とゲ
ート絶縁膜の加工端は一致することはない様にする。 また、上記問題を解決するため、前出の酸化の際にゲ
ート絶縁膜が露出しないように側壁を該絶縁膜よりも酸
化種の拡散が遅い絶縁膜を堆積した後、酸化を行なう。 〔作用〕 ゲート絶縁膜をゲート加工時の際に残すことにより、
ライト酸化は不要になる。また、側壁を形成した場合に
はインプラ用の堆積膜を形成することによりライト酸化
は不要になる。また、加工端のリーク電流はゲート絶縁
膜スルーの場合には、ゲート絶縁膜は残るので問題な
い。また、側壁を形成した場合には、側壁加工時に同時
にゲート絶縁膜を加工するので、ゲート構造はオフセツ
ト型となりリーク電流の増加を抑えることができる。 また、ゲート絶縁膜酸化種の拡散がゲート絶縁膜より
遅い絶縁膜で覆つておくことにより、酸化性雰囲気に曝
された際に、該絶縁膜に達する酸化種の濃度が低下する
ため、楔形の酸化が進行しにくくなる。 〔実施例〕 （実施例１） 本発明の半導体装置の製造方法の一実施例を断面構造
を用いて図１に示す。 ｐ型シリコン基板１の表面に10nmの二酸化シリコンを
形成した後、40kev、2.0×1012cm-2のBF2のチヤネルイ
ンプラを行う。この後、この二酸化シリコン膜を除去し
て、ゲート絶縁膜として20nmの五酸化タンタル膜２を反
応性スパツタ法で形成する。本実施例では五酸化タンタ
ルの形成を反応性スパツタを用いたがタンタルアルコオ
キレートあるいは塩化タンタルや弗化タンタルなどのタ
ンタルハロゲン化物をソースガスとする化学気層堆積法
によつても形成できる。その後、800℃乾燥酸素雰囲気
で熱処理を行なう。この後、シリコン基板１と五酸化タ
ンタル２の間に約2nmのSiO2膜３が生じている。その上
に300nmのタングステン膜４をスパツターにより形成し
た。さらに、タングステン４上に、PSG膜５形成した。
この後、ゲート電極のパターニングを行いPSGを加工し
た後、PSGをマスクとしてタングステンを加工して、図
１（ａ）に示す断面形状を得る。次に、40kevで5.0×10
15cm-2を砒素イオン注入と900℃窒素雰囲気での熱処理
を行ないｎ型高濃度拡散層６を形成し、ソース及びドレ
イン領域とした（ｂ）。タングステンゲートパターンに
たいして自己整合的に形成することができた。 さらに層間絶縁膜７を形成、コンタクト孔の開口、配
線金属膜８の形成をおこない電界効果型トランジスタを
製造した（ｃ）。 図２は本実施例で得られたデバイスのしきい値（Vt
h）電圧のシフト量と伝達コンダクタンスの劣化ΔGm/Gm
oのストレス電圧印加時間依存性を、従来の二酸化シリ
コン5nmをゲート絶縁膜とするチヤネル長0.3μｍのMOSF
ETと比較したものである。酸化タンタルと二酸化シリコ
ンの積層膜を用いた場合にはいずれも一桁以上変動量を
小さく抑えることができた。この結果、チヤネル長が0.
3μｍ以下のデバイスにおいて本発明を用いたデバイス
の特性は極めて優れた信頼性を得られることがわかつ
た。 （実施例２） 第５図に実施例２の概略図を示す。 ｐ型シリコン基板１の表面に10nmの二酸化シリコンを
形成した後、40kev、2.0×1012cm-3のBF2のチヤネルイ
ンプラを行う。この後、この二酸化シリコン膜を除去し
て、この表面にゲート絶縁膜として20nmの五酸化タンタ
ル膜２を反応性スパツタ法で形成する。本実施例では五
酸化タンタルの形成を反応性スパツタを用いたがタンタ
ルアルコオキレートあるいは塩化タンタルや弗化タンタ
ルなどのタンタルハロゲン化物をソースガスとする化学
気相堆積法すなわちCVD法によつても形成できる。その
後、800℃感想酸素雰囲気で熱処理を行なう。この後、
シリコン基板１と五酸化タンタル２の間に約2nmのSiO2
膜が３が生じている。その上に300nmのタングステン膜
４をスパツターにより形成した。さらに、タングステン
４上に、PSG膜５を形成した。この後ゲート電極のパタ
ーニングを行いPSG加工した後、PSGをマスクとしてタン
グステンを加工して、図５（ａ）に示す断面形状を得
る。次に、PSG膜を堆積して、全面エツチを行い側壁９
を残す（図４（ｂ））。この際、PSG膜を加工時に酸化
タンタル2/二酸化シリコン３の積層膜を同時に加工す
る。次に、二酸化シリコン膜10を堆積して、40kevで5.0
×1015cm-2の砒素イオン注入と900℃窒素雰囲気での熱
処理を行ないｎ型高濃度拡散層６を形成し、ソース及び
ドレイン領域とした（図５（ｃ））。さらに層間絶縁膜
７を形成、コンタクト孔の開口、配線金属膜８の形成を
おこない電界効果型トランジスタを製造した（図５
（ｄ））。本実施例で得られたデバイスのしきい値（Vt
h）電圧のシフト量と伝達コンダクタンスの劣化ΔGm/Gm
oのストレス電圧印加時間依存性を、従来の二酸化シリ
コン5nmをゲート絶縁膜とするチヤネル長0.3μｍのMOSF
ETと比較すると、実施例１と同様に、酸化タンタルと二
酸化シリコンの積層膜を用いた場合の方が、いずれも一
桁以上変動量を小さく抑えることができ、優れた信頼度
を有するデバイスであることがわかつた。 （実施例３） 前述の実施例1,2において示した製造方法を２段階で
行ったことにより、LDD（lightly doped drain）構造の
MOSトランジスタを製造できる。 第６図に実施例３の概略図を示す。 実施例１に示すプロセスにより図６（ａ）に示す断面
構造を得る。ここで、第一の拡散層11は2.0×1013cm-2
の砒素イオンをゲートパターンについてセルフアライン
で打ち込んでいる。次に、実施例２に示す方法により、
ゲート電極の側面部に側壁絶縁膜12を形成する。この
際、酸化タンタル2/二酸化シリコン３の積層膜を同時に
加工する。次に、PSG膜13を堆積して、5.0×1015cm-2で
砒素イオン注入を行ない第二段階の拡散層14を形成し
た。 この際、第一段階の拡散層形成のためのイオン打ち込
み量、第二段階のイオン打ち込み量はLDD（Lightly Dop
ed Drain）として十分な特性が得られるように設定して
ある。 （実施例４） 実施例３と同様に、LLD構造のMOSFETを形成するに
は、実施例２に示す方法を二段階で行うことによつても
製造することができる。この製造プロセスを図７に示
す。実施例２に示す製造方法により、図７（ａ）に示す
断面形状を得る。ｎ型拡散層16はPSG膜15を貫通させて
2.0×1013cm-2の砒素イオンをゲートパターンについて
セルフアラインで打ち込んでいる。更に、PSG膜を堆積
して全面エツチングを行うことにより、第２の側壁絶縁
膜17を形成する。更に、PSG膜18を堆積した後、5.0×10
15cm-2で砒素イオン注入を行う。このイオン打ち込み量
は第一段階の打ち込みよりも濃度が高く設定されている
ので、LDD構造のMOSFETを形成することができる。ま
た、900℃の熱処理を行うことにより、拡散層プロフア
イルを７図（ｃ）のように最適化した。 （実施例５） 第８図に実施例５の概略図を示す。 ｐ型シリコン基板21上に素子分離領域22を形成した
後、基板表面にゲート絶縁膜として10nmの五酸化タンタ
ル膜23を反応性スパツタ法で形成する。本実施例では五
酸化タンタルの形成を反応性スパツタを用いたがタンタ
ルアルコオキシートあるいは塩化タンタルや弗化タンタ
ルなどのタンタルハロゲン化物をソースガスとする化学
気相堆積法によつても形成できる。その後、800℃乾燥
酸素雰囲気で熱処理を行ないシリコン基板21と五酸化タ
ンタル23の間に約5nmの界面酸化膜23′を形成した。そ
の上に多結晶シリコンと五酸化タンタル23の反応を防止
するために二酸化シリコン膜10nm23″を化学気層堆積法
で形成した。その上に300nmの多結晶シリコン24を化学
気相堆積法で形成し燐処理を行ない燐を多結晶シリコン
にドープさせゲート電極とした。そして、該多結晶シリ
コン24と五酸化タンタル23を加工しゲートパターンを形
成した。多結晶シリコン24はSF6ガスを用いたマイクロ
波プラズマエツチング、五酸化タンタル23はCHF3ガスを
用いた反応性スパツタエツチングで加工を行なつた。そ
の後、第一の絶縁膜として、二酸化シリコン膜25を化学
気相堆積法で100nm表面に形成した。第一の絶縁膜を形
成した該基板を異方性ドライエツチングを行ない該絶縁
膜25をゲート側面を残して除去する。この構造で該シリ
コン基板21を酸化するとゲート絶縁膜は側面に形成され
た絶縁膜によつて覆われているのでゲート端部の楔形の
異常酸化は生じない。 その後、砒素イオン注入と950℃窒素雰囲気での熱処
理を行ないｎ型高濃度拡散層27を形成し、ソース及びド
レイン領域とした。イオン注入は80kevの加速電圧で行
ない、多結晶シリコンパターンにたいして自己整合的に
形成することができた。 さらに層間絶縁膜30を形成、コンタクト孔の開口、配
線金属膜31の形成をおこない電界効果型トランジスタを
製造した。 その結果、電界効果型トランジスタのしきい電圧は、
1.0Vとなり、他の電気的特性も良好であつた。 （実施例６） 第９図に実施例２の概略図を示す。 第５図の実施例において、側壁絶縁膜形成と基板の酸
化を化学気相堆積法による絶縁膜の形成に置き換ること
ができる。即ち、ゲート形成後、基板表面に化学気層堆
積法によつて30nmの二酸化シリコン膜25を全面に堆積
し、イオン注入を行なうことによつて、第一の実施例と
同様に拡散層を形成できる。 （実施例７） 前述の実施例５においてゲート側壁形成工程を二回行
なうことにより、LDD（lightly doped drain）構造を達
成できる。 第10図に実施例７の概略図を示す。 すなわち、ゲートを加工した後、第一の二酸化シリコ
ン29を堆積し異方性ドライエツチングを行ないゲートの
側面を除いて除去する。そして、シリコン基板21を熱酸
化した後、第一のイオン注入を行ない第一段階の拡散層
211を形成する。あるいは実施例２のように堆積した二
酸化シリコン膜を貫通してイオン注入を行なつてもよ
い。 さらに二酸化シリコン膜の堆積と異方性ドライエツチ
ングをもう一度行なうゲート側面に第二の側壁二酸化シ
リコン210を形成し、シリコン基板21を酸化した後、イ
オン注入を行ない第二段階の拡散層212を形成する。こ
の際、第一段階の拡散層211を第二段階の拡散層212より
濃度を低くすることにより、LDD構造を形成することが
できた。 （実施例８） 第５の実施例において、ゲートをタングステンに代え
た場合の例を示す。第11図にその概略を示す。 五酸化タンタル23の形成と界面酸化を行なつた後、ゲ
ート電極のタングステン213をスパツタ法で形成した。
タグステンの形成はスパツタ法の代わりに弗化タングス
テンと水素を用いた化学気相堆積法でも可能である。さ
らに該タングステン213の表面に二酸化シリコン214を堆
積した。ゲートパタンを形成し、タングステン213上の
二酸化シリコン膜214とタングスタン213、五酸化タンタ
ル23を加工した。二酸化シリコンの加工はCF4ガス、タ
ングステンはSF6ガス、五酸化タンタルはCHF3ガスを各
々用いた反応性スパツタエツチングで加工した。 その後、二酸化シリコン膜25を200nm表面に形成し
た。前記タングステン上に形成した二酸化シリコンとゲ
ート側面に形成した二酸化シリコンは化学気相堆積法で
形成したが、タングステンの酸化を防止するために、反
応容器内に大気中の酸素が混入しないように十分注意を
はらう必要がある。あるいは化学気層堆積法の代わりに
プラズマを用いた化学気相堆積法でも形成できる。 絶縁膜を形成した該基板を異方性ドライエッチングを
行ない該絶縁膜をゲート側面を残して除去する。この構
造で該シリコン基板を水素ガスと水蒸気の混合ガス雰囲
気900℃で酸化した。この際、ゲート絶縁膜は側面に形
成された絶縁膜25によって覆われているのでゲート端部
の楔形の異常酸化は生じない。 その後、該酸化膜26を貫通して砒素イオン注入を行な
い、ソース及びドレイン領域27を形成した。（実施例
９） 本実施例は本発明のトランジスタを１個のトランジス
タと１個コンデンサよりなるダイナミックランダムアク
セスメモリに適用した一実施例である。第12図はメモリ
アレイの電気配線方法について示している。324は実施
例１〜４において示したトランジスタのいずれかであ
り、ゲート電極にはタングステンを用いている。また、
325はキャパシタである。ゲート電極はいずれかのワー
ド線321に接続されている。また、トランジスタの一方
の電極はビットライン322に接続され、もう一方の電極
はキャパシタ325の一方の電極に接続されている。ま
た、キャパシタの反対の電極はプレート電位232に接続
されている。第13図はこのメモリセルの一例の断面構造
を模式的に示したものである。330は本発明の実施例１
に示す方法により形成されたゲート絶縁膜を示してい
る。326はキャパシタ325の一方の電極であり、高濃度拡
散層27に接続している。キャパシタの反対の電極は329
はプレート電位323に接続されている。また、高濃度拡
散層328はビットライン322に接続している。上記の構成
よりなるダイナミックランダムアクセスメモリの機能は
極めすぐれていることがわかった。以下これについて示
す。 実施例１〜８に示した様に、本発明のトランジスタの
性能はチャネル長が0.3μｍ以下の領域において極めて
優れた特性が得られることがわかった。更に、このトラ
ンジスタを大量に用いた半導体メモリの性能向上が顕著
である。図14は本発明のトランジスタを用いて形成した
メモリ素子のワード線遅延時間と従来の多結晶シリコン
をワード線として、アクセス時間の遅延を回避するた
め、アルミ配線をワード線上に配線して、一定間隔で接
続を行なっているメモリ素子の一定長のワード線の信号
遅延時間を比較したものである。従来の技術に比較し
て、加工レベルが0.2μｍでは約１桁小さい遅延時間が
得られることがわかった。これは、多結晶シリコンに比
較してタングステンの抵抗は20分の１以下にできるうえ
に、大きな電流密度を流してもタングステンはアルミよ
りも長い寿命があるので、アクセス速度を速くできるか
らである。更に、アルミとワード線の接続の為に、必要
とされる２枚のマスクをなくすことができる。従って、
本発明のトランジスタを高集積メモリ素子に用いれば、
単に、デバイスの信頼性を高めるだけでなく、ワード線
遅延の減少によりアクセス速度が速くなり、マスク数の
減少により工程数が減少するという効果も合わせて生じ
る。 以下に示した効果はダイナミックランダムアクセスメ
モリ（DRAM）に適用した場合だけでなく、スタチィクラ
ンダムアクセスメモリ（SRAM）とかリードオンリーメモ
リ（ROM）、不揮発性メモリーなどのメモリセルのトラ
ンジスタとして本発明のトランジスタを適用した場合に
も得られるものである。
ので、特にゲート絶縁膜に遷移金属酸化膜を用いた電界
効果型トランジスタおよびその製造方法に関するもので
ある。 〔従来の技術〕 遷移金属酸化膜をゲート絶縁膜に用いた電界効果トラ
ンジスタを製造する際に、従来技術においては、ゲート
電極とゲート絶縁膜を加工した後、直ちに基板あるいは
多結晶シリコンゲート表面を酸化することが行なわれて
きた。その技術は、例えば、米国特許第4495219号明細
書（1985年１月22日発行）に開示されている。この明細
書に開示された遷移金属酸化膜形成方法は、遷移金属、
例えばタンタルをデポジットして、その遷移金属を酸化
させるものである。 〔発明が解決しようとする課題〕 ゲート絶縁膜に五酸化タンタルなどの酸化種の拡散が
著しく速い材料を適用した場合には、図３（ａ），
（ｂ）に示すように該酸化時にゲート端のゲート絶縁膜
が露出している部分より酸化種が内側に向かつて拡散し
てゆき、その両側の半導体基板やゲート電極を酸化して
該ゲート領域の端部に楔形の酸化を生じさせる。この現
象は酸化雰囲気中に水蒸気を含む場合に著しい。その結
果、該楔形の酸化の生じた部分の電界効果トランジスタ
のチヤンネルン領域は反転電圧が大きくなり、しきい電
圧が大きくなるといつた問題が生じる。この現象は図３
（ｃ）に示す様に、ゲートの側壁に側壁酸化膜を形成し
た場合においても、完全に抑えるのに難しい。 また、ゲート電極の加工時に同時にゲート絶縁膜であ
る遷移金属酸化物を加工した場合には、加工エツジを介
してリーク電流が流れやすいことがわかつた。また、第
４図のように、該酸化時にゲート端のゲート絶縁膜が露
出している部分より酸化種が内側に向かつて拡散してゆ
き、その両側の半導体基板やゲート電極を酸化して該ゲ
ート領域の端部に楔形の酸化を生じさせる。この現象は
酸化雰囲気中に水蒸気含む場合に著しい。その結果、該
楔形の酸化の生じた部分の電界効果トランジスタのチヤ
ンネル領域は反転電圧が大きくなり、しきい電圧が大き
くなるといつた問題が生じる。 〔課題を解決するための手段〕 この問題を解決するため、いわゆるライト酸化を行な
わずにゲート絶縁膜を貫通させてインプラを行うか、あ
るいは、側壁を形成後に別の絶縁膜を堆積させて、この
水積膜を貫通させてインプラを行うのが妥当である。こ
の場合、いずれのプロセスにおいても、ゲート電極とゲ
ート絶縁膜の加工端は一致することはない様にする。 また、上記問題を解決するため、前出の酸化の際にゲ
ート絶縁膜が露出しないように側壁を該絶縁膜よりも酸
化種の拡散が遅い絶縁膜を堆積した後、酸化を行なう。 〔作用〕 ゲート絶縁膜をゲート加工時の際に残すことにより、
ライト酸化は不要になる。また、側壁を形成した場合に
はインプラ用の堆積膜を形成することによりライト酸化
は不要になる。また、加工端のリーク電流はゲート絶縁
膜スルーの場合には、ゲート絶縁膜は残るので問題な
い。また、側壁を形成した場合には、側壁加工時に同時
にゲート絶縁膜を加工するので、ゲート構造はオフセツ
ト型となりリーク電流の増加を抑えることができる。 また、ゲート絶縁膜酸化種の拡散がゲート絶縁膜より
遅い絶縁膜で覆つておくことにより、酸化性雰囲気に曝
された際に、該絶縁膜に達する酸化種の濃度が低下する
ため、楔形の酸化が進行しにくくなる。 〔実施例〕 （実施例１） 本発明の半導体装置の製造方法の一実施例を断面構造
を用いて図１に示す。 ｐ型シリコン基板１の表面に10nmの二酸化シリコンを
形成した後、40kev、2.0×1012cm-2のBF2のチヤネルイ
ンプラを行う。この後、この二酸化シリコン膜を除去し
て、ゲート絶縁膜として20nmの五酸化タンタル膜２を反
応性スパツタ法で形成する。本実施例では五酸化タンタ
ルの形成を反応性スパツタを用いたがタンタルアルコオ
キレートあるいは塩化タンタルや弗化タンタルなどのタ
ンタルハロゲン化物をソースガスとする化学気層堆積法
によつても形成できる。その後、800℃乾燥酸素雰囲気
で熱処理を行なう。この後、シリコン基板１と五酸化タ
ンタル２の間に約2nmのSiO2膜３が生じている。その上
に300nmのタングステン膜４をスパツターにより形成し
た。さらに、タングステン４上に、PSG膜５形成した。
この後、ゲート電極のパターニングを行いPSGを加工し
た後、PSGをマスクとしてタングステンを加工して、図
１（ａ）に示す断面形状を得る。次に、40kevで5.0×10
15cm-2を砒素イオン注入と900℃窒素雰囲気での熱処理
を行ないｎ型高濃度拡散層６を形成し、ソース及びドレ
イン領域とした（ｂ）。タングステンゲートパターンに
たいして自己整合的に形成することができた。 さらに層間絶縁膜７を形成、コンタクト孔の開口、配
線金属膜８の形成をおこない電界効果型トランジスタを
製造した（ｃ）。 図２は本実施例で得られたデバイスのしきい値（Vt
h）電圧のシフト量と伝達コンダクタンスの劣化ΔGm/Gm
oのストレス電圧印加時間依存性を、従来の二酸化シリ
コン5nmをゲート絶縁膜とするチヤネル長0.3μｍのMOSF
ETと比較したものである。酸化タンタルと二酸化シリコ
ンの積層膜を用いた場合にはいずれも一桁以上変動量を
小さく抑えることができた。この結果、チヤネル長が0.
3μｍ以下のデバイスにおいて本発明を用いたデバイス
の特性は極めて優れた信頼性を得られることがわかつ
た。 （実施例２） 第５図に実施例２の概略図を示す。 ｐ型シリコン基板１の表面に10nmの二酸化シリコンを
形成した後、40kev、2.0×1012cm-3のBF2のチヤネルイ
ンプラを行う。この後、この二酸化シリコン膜を除去し
て、この表面にゲート絶縁膜として20nmの五酸化タンタ
ル膜２を反応性スパツタ法で形成する。本実施例では五
酸化タンタルの形成を反応性スパツタを用いたがタンタ
ルアルコオキレートあるいは塩化タンタルや弗化タンタ
ルなどのタンタルハロゲン化物をソースガスとする化学
気相堆積法すなわちCVD法によつても形成できる。その
後、800℃感想酸素雰囲気で熱処理を行なう。この後、
シリコン基板１と五酸化タンタル２の間に約2nmのSiO2
膜が３が生じている。その上に300nmのタングステン膜
４をスパツターにより形成した。さらに、タングステン
４上に、PSG膜５を形成した。この後ゲート電極のパタ
ーニングを行いPSG加工した後、PSGをマスクとしてタン
グステンを加工して、図５（ａ）に示す断面形状を得
る。次に、PSG膜を堆積して、全面エツチを行い側壁９
を残す（図４（ｂ））。この際、PSG膜を加工時に酸化
タンタル2/二酸化シリコン３の積層膜を同時に加工す
る。次に、二酸化シリコン膜10を堆積して、40kevで5.0
×1015cm-2の砒素イオン注入と900℃窒素雰囲気での熱
処理を行ないｎ型高濃度拡散層６を形成し、ソース及び
ドレイン領域とした（図５（ｃ））。さらに層間絶縁膜
７を形成、コンタクト孔の開口、配線金属膜８の形成を
おこない電界効果型トランジスタを製造した（図５
（ｄ））。本実施例で得られたデバイスのしきい値（Vt
h）電圧のシフト量と伝達コンダクタンスの劣化ΔGm/Gm
oのストレス電圧印加時間依存性を、従来の二酸化シリ
コン5nmをゲート絶縁膜とするチヤネル長0.3μｍのMOSF
ETと比較すると、実施例１と同様に、酸化タンタルと二
酸化シリコンの積層膜を用いた場合の方が、いずれも一
桁以上変動量を小さく抑えることができ、優れた信頼度
を有するデバイスであることがわかつた。 （実施例３） 前述の実施例1,2において示した製造方法を２段階で
行ったことにより、LDD（lightly doped drain）構造の
MOSトランジスタを製造できる。 第６図に実施例３の概略図を示す。 実施例１に示すプロセスにより図６（ａ）に示す断面
構造を得る。ここで、第一の拡散層11は2.0×1013cm-2
の砒素イオンをゲートパターンについてセルフアライン
で打ち込んでいる。次に、実施例２に示す方法により、
ゲート電極の側面部に側壁絶縁膜12を形成する。この
際、酸化タンタル2/二酸化シリコン３の積層膜を同時に
加工する。次に、PSG膜13を堆積して、5.0×1015cm-2で
砒素イオン注入を行ない第二段階の拡散層14を形成し
た。 この際、第一段階の拡散層形成のためのイオン打ち込
み量、第二段階のイオン打ち込み量はLDD（Lightly Dop
ed Drain）として十分な特性が得られるように設定して
ある。 （実施例４） 実施例３と同様に、LLD構造のMOSFETを形成するに
は、実施例２に示す方法を二段階で行うことによつても
製造することができる。この製造プロセスを図７に示
す。実施例２に示す製造方法により、図７（ａ）に示す
断面形状を得る。ｎ型拡散層16はPSG膜15を貫通させて
2.0×1013cm-2の砒素イオンをゲートパターンについて
セルフアラインで打ち込んでいる。更に、PSG膜を堆積
して全面エツチングを行うことにより、第２の側壁絶縁
膜17を形成する。更に、PSG膜18を堆積した後、5.0×10
15cm-2で砒素イオン注入を行う。このイオン打ち込み量
は第一段階の打ち込みよりも濃度が高く設定されている
ので、LDD構造のMOSFETを形成することができる。ま
た、900℃の熱処理を行うことにより、拡散層プロフア
イルを７図（ｃ）のように最適化した。 （実施例５） 第８図に実施例５の概略図を示す。 ｐ型シリコン基板21上に素子分離領域22を形成した
後、基板表面にゲート絶縁膜として10nmの五酸化タンタ
ル膜23を反応性スパツタ法で形成する。本実施例では五
酸化タンタルの形成を反応性スパツタを用いたがタンタ
ルアルコオキシートあるいは塩化タンタルや弗化タンタ
ルなどのタンタルハロゲン化物をソースガスとする化学
気相堆積法によつても形成できる。その後、800℃乾燥
酸素雰囲気で熱処理を行ないシリコン基板21と五酸化タ
ンタル23の間に約5nmの界面酸化膜23′を形成した。そ
の上に多結晶シリコンと五酸化タンタル23の反応を防止
するために二酸化シリコン膜10nm23″を化学気層堆積法
で形成した。その上に300nmの多結晶シリコン24を化学
気相堆積法で形成し燐処理を行ない燐を多結晶シリコン
にドープさせゲート電極とした。そして、該多結晶シリ
コン24と五酸化タンタル23を加工しゲートパターンを形
成した。多結晶シリコン24はSF6ガスを用いたマイクロ
波プラズマエツチング、五酸化タンタル23はCHF3ガスを
用いた反応性スパツタエツチングで加工を行なつた。そ
の後、第一の絶縁膜として、二酸化シリコン膜25を化学
気相堆積法で100nm表面に形成した。第一の絶縁膜を形
成した該基板を異方性ドライエツチングを行ない該絶縁
膜25をゲート側面を残して除去する。この構造で該シリ
コン基板21を酸化するとゲート絶縁膜は側面に形成され
た絶縁膜によつて覆われているのでゲート端部の楔形の
異常酸化は生じない。 その後、砒素イオン注入と950℃窒素雰囲気での熱処
理を行ないｎ型高濃度拡散層27を形成し、ソース及びド
レイン領域とした。イオン注入は80kevの加速電圧で行
ない、多結晶シリコンパターンにたいして自己整合的に
形成することができた。 さらに層間絶縁膜30を形成、コンタクト孔の開口、配
線金属膜31の形成をおこない電界効果型トランジスタを
製造した。 その結果、電界効果型トランジスタのしきい電圧は、
1.0Vとなり、他の電気的特性も良好であつた。 （実施例６） 第９図に実施例２の概略図を示す。 第５図の実施例において、側壁絶縁膜形成と基板の酸
化を化学気相堆積法による絶縁膜の形成に置き換ること
ができる。即ち、ゲート形成後、基板表面に化学気層堆
積法によつて30nmの二酸化シリコン膜25を全面に堆積
し、イオン注入を行なうことによつて、第一の実施例と
同様に拡散層を形成できる。 （実施例７） 前述の実施例５においてゲート側壁形成工程を二回行
なうことにより、LDD（lightly doped drain）構造を達
成できる。 第10図に実施例７の概略図を示す。 すなわち、ゲートを加工した後、第一の二酸化シリコ
ン29を堆積し異方性ドライエツチングを行ないゲートの
側面を除いて除去する。そして、シリコン基板21を熱酸
化した後、第一のイオン注入を行ない第一段階の拡散層
211を形成する。あるいは実施例２のように堆積した二
酸化シリコン膜を貫通してイオン注入を行なつてもよ
い。 さらに二酸化シリコン膜の堆積と異方性ドライエツチ
ングをもう一度行なうゲート側面に第二の側壁二酸化シ
リコン210を形成し、シリコン基板21を酸化した後、イ
オン注入を行ない第二段階の拡散層212を形成する。こ
の際、第一段階の拡散層211を第二段階の拡散層212より
濃度を低くすることにより、LDD構造を形成することが
できた。 （実施例８） 第５の実施例において、ゲートをタングステンに代え
た場合の例を示す。第11図にその概略を示す。 五酸化タンタル23の形成と界面酸化を行なつた後、ゲ
ート電極のタングステン213をスパツタ法で形成した。
タグステンの形成はスパツタ法の代わりに弗化タングス
テンと水素を用いた化学気相堆積法でも可能である。さ
らに該タングステン213の表面に二酸化シリコン214を堆
積した。ゲートパタンを形成し、タングステン213上の
二酸化シリコン膜214とタングスタン213、五酸化タンタ
ル23を加工した。二酸化シリコンの加工はCF4ガス、タ
ングステンはSF6ガス、五酸化タンタルはCHF3ガスを各
々用いた反応性スパツタエツチングで加工した。 その後、二酸化シリコン膜25を200nm表面に形成し
た。前記タングステン上に形成した二酸化シリコンとゲ
ート側面に形成した二酸化シリコンは化学気相堆積法で
形成したが、タングステンの酸化を防止するために、反
応容器内に大気中の酸素が混入しないように十分注意を
はらう必要がある。あるいは化学気層堆積法の代わりに
プラズマを用いた化学気相堆積法でも形成できる。 絶縁膜を形成した該基板を異方性ドライエッチングを
行ない該絶縁膜をゲート側面を残して除去する。この構
造で該シリコン基板を水素ガスと水蒸気の混合ガス雰囲
気900℃で酸化した。この際、ゲート絶縁膜は側面に形
成された絶縁膜25によって覆われているのでゲート端部
の楔形の異常酸化は生じない。 その後、該酸化膜26を貫通して砒素イオン注入を行な
い、ソース及びドレイン領域27を形成した。（実施例
９） 本実施例は本発明のトランジスタを１個のトランジス
タと１個コンデンサよりなるダイナミックランダムアク
セスメモリに適用した一実施例である。第12図はメモリ
アレイの電気配線方法について示している。324は実施
例１〜４において示したトランジスタのいずれかであ
り、ゲート電極にはタングステンを用いている。また、
325はキャパシタである。ゲート電極はいずれかのワー
ド線321に接続されている。また、トランジスタの一方
の電極はビットライン322に接続され、もう一方の電極
はキャパシタ325の一方の電極に接続されている。ま
た、キャパシタの反対の電極はプレート電位232に接続
されている。第13図はこのメモリセルの一例の断面構造
を模式的に示したものである。330は本発明の実施例１
に示す方法により形成されたゲート絶縁膜を示してい
る。326はキャパシタ325の一方の電極であり、高濃度拡
散層27に接続している。キャパシタの反対の電極は329
はプレート電位323に接続されている。また、高濃度拡
散層328はビットライン322に接続している。上記の構成
よりなるダイナミックランダムアクセスメモリの機能は
極めすぐれていることがわかった。以下これについて示
す。 実施例１〜８に示した様に、本発明のトランジスタの
性能はチャネル長が0.3μｍ以下の領域において極めて
優れた特性が得られることがわかった。更に、このトラ
ンジスタを大量に用いた半導体メモリの性能向上が顕著
である。図14は本発明のトランジスタを用いて形成した
メモリ素子のワード線遅延時間と従来の多結晶シリコン
をワード線として、アクセス時間の遅延を回避するた
め、アルミ配線をワード線上に配線して、一定間隔で接
続を行なっているメモリ素子の一定長のワード線の信号
遅延時間を比較したものである。従来の技術に比較し
て、加工レベルが0.2μｍでは約１桁小さい遅延時間が
得られることがわかった。これは、多結晶シリコンに比
較してタングステンの抵抗は20分の１以下にできるうえ
に、大きな電流密度を流してもタングステンはアルミよ
りも長い寿命があるので、アクセス速度を速くできるか
らである。更に、アルミとワード線の接続の為に、必要
とされる２枚のマスクをなくすことができる。従って、
本発明のトランジスタを高集積メモリ素子に用いれば、
単に、デバイスの信頼性を高めるだけでなく、ワード線
遅延の減少によりアクセス速度が速くなり、マスク数の
減少により工程数が減少するという効果も合わせて生じ
る。 以下に示した効果はダイナミックランダムアクセスメ
モリ（DRAM）に適用した場合だけでなく、スタチィクラ
ンダムアクセスメモリ（SRAM）とかリードオンリーメモ
リ（ROM）、不揮発性メモリーなどのメモリセルのトラ
ンジスタとして本発明のトランジスタを適用した場合に
も得られるものである。
本発明の方法により遷移金属酸化膜をゲート絶縁膜と
して用いた電界効果型トランジスタにおいて、ゲート領
域の端部に楔形の酸化膜が生じない構造が得ることがで
き電気的特性が良好トランジスタを製造することができ
た。 特に、従来使用されている二酸化シリコンをゲート絶
縁膜として用いたMOSFETに比較して優れた長期信頼性を
有するMOSFETを製造することができた。
して用いた電界効果型トランジスタにおいて、ゲート領
域の端部に楔形の酸化膜が生じない構造が得ることがで
き電気的特性が良好トランジスタを製造することができ
た。 特に、従来使用されている二酸化シリコンをゲート絶
縁膜として用いたMOSFETに比較して優れた長期信頼性を
有するMOSFETを製造することができた。
第１図は第一の実施例を示す概略図である。第２図は実
施例１に示したデバイスの長期信頼性を従来の二酸化シ
リコンをゲート絶縁膜とするデバイスとの比較を示す図
である。第３図および第４図は本発明を適用しない場合
に生ずる問題点を示す図である。第５図，第６図，第７
図はそれぞれ第2,第3,第４の実施例を示す図である。第
８図は第５の実施例の概略図を示す図である。第９図乃
至第14図はそれぞれ他の実施例を示す図である。 １……ｐ型Si基板、２……五酸化タンタル、３……二酸
化シリコン（界面酸化膜）、４……タングステン電極、
５……PSG膜、５……側壁保護絶縁膜、６……ｎ型高濃
度拡散層、７……層間絶縁膜、８……金属配線、９……
側壁絶縁膜、10、15……第一のPSG膜、11,16……第一の
ｎ型高濃度拡散層、12……第一の側壁絶縁膜、13,18…
…第二のPSG膜、14,19……第二のｎ型高濃度拡散層、17
……第二の側壁絶縁膜、21……Si基板、22……素子分離
絶縁膜、23……五酸化タンタル、23′……二酸化シリコ
ン（界面酸化膜）、23″……二酸化シリコン膜、24……
ゲート電極、24′……多結晶Siゲート電極、25……側壁
保護絶縁膜、26……Si酸化膜、26′……多結晶シリコン
酸化膜、27……n+拡散層領域、28……シリコン基板に成
長した楔形酸化膜、28′……多結晶シリコンに成長した
楔形酸化膜、29……第一の絶縁膜、30……層間絶縁膜、
31……金属配線、210……第二の絶縁膜、211……第一の
拡散層領域，第二の拡散層領域、212……タングステン
電極、213……二酸化シリコン膜。
施例１に示したデバイスの長期信頼性を従来の二酸化シ
リコンをゲート絶縁膜とするデバイスとの比較を示す図
である。第３図および第４図は本発明を適用しない場合
に生ずる問題点を示す図である。第５図，第６図，第７
図はそれぞれ第2,第3,第４の実施例を示す図である。第
８図は第５の実施例の概略図を示す図である。第９図乃
至第14図はそれぞれ他の実施例を示す図である。 １……ｐ型Si基板、２……五酸化タンタル、３……二酸
化シリコン（界面酸化膜）、４……タングステン電極、
５……PSG膜、５……側壁保護絶縁膜、６……ｎ型高濃
度拡散層、７……層間絶縁膜、８……金属配線、９……
側壁絶縁膜、10、15……第一のPSG膜、11,16……第一の
ｎ型高濃度拡散層、12……第一の側壁絶縁膜、13,18…
…第二のPSG膜、14,19……第二のｎ型高濃度拡散層、17
……第二の側壁絶縁膜、21……Si基板、22……素子分離
絶縁膜、23……五酸化タンタル、23′……二酸化シリコ
ン（界面酸化膜）、23″……二酸化シリコン膜、24……
ゲート電極、24′……多結晶Siゲート電極、25……側壁
保護絶縁膜、26……Si酸化膜、26′……多結晶シリコン
酸化膜、27……n+拡散層領域、28……シリコン基板に成
長した楔形酸化膜、28′……多結晶シリコンに成長した
楔形酸化膜、29……第一の絶縁膜、30……層間絶縁膜、
31……金属配線、210……第二の絶縁膜、211……第一の
拡散層領域，第二の拡散層領域、212……タングステン
電極、213……二酸化シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−140577（ＪＰ，Ａ) 特開 昭61−212040（ＪＰ，Ａ) 特開 昭61−35548（ＪＰ，Ａ) 特開 平３−50740（ＪＰ，Ａ) 特開 昭56−147471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/784 H01L 21/316 H01L 21/8234
Claims (7)
- 【請求項１】第一導電型の半導体基板にゲート絶縁膜と
して少なくとも酸化タンタル，酸化ニオビウム，酸化イ
ツトリウム，酸化ハフニウム，酸化ジルコニウム，酸化
チタニウムのいずれか、もしくは積層膜，もしくはその
混合物からなるゲート絶縁膜と該ゲート絶縁膜を介して
設けたゲート電極よりなる半導体装置の製造方法におい
て、該ゲート絶縁膜は選択された上記酸化物を化学気相
堆積法により形成し、該ゲート絶縁膜上の該ゲート電極
を加工した後、該ゲート電極が形成されていないところ
の該半導体基体表面に該ゲート絶縁膜を貫通してイオン
打ち込みを行うことを特徴とする半導体装置の製造方
法。 - 【請求項２】特許請求の範囲第１項の半導体装置の製造
方法において、該イオン打ち込みを行い第二導電型の領
域を形成した後、該ゲート絶縁膜上に、ゲート電極の側
面を覆うように側壁絶縁膜を形成し、更に、第一の絶縁
膜を堆積し、該第一の絶縁膜を貫通してイオン打ち込み
を行い、該半導体基体上に該ソース、ドレイン領域とな
る該第二導電型の領域よりも高濃度の第二の第二導電型
の領域を形成したことを特徴とする半導体装置の製造方
法。 - 【請求項３】第一導電型の半導体基板にゲート絶縁膜と
して少なくとも酸化タンタル，酸化ニオビウム，酸化イ
ットリウム，酸化ハフニウム，酸化ジルコニウム，酸化
チタニウムのいずれか、もしくはその積層膜もしくはそ
の混合物からなるゲート絶縁膜と該ゲート絶縁膜を介し
て設けたゲート電極よりなる半導体装置の製造方法にお
いて、該ゲート絶縁膜は選択された上記酸化物を化学気
相堆積法により形成し、該ゲート絶縁膜上の該ゲート電
極を加工した後、該ゲート絶縁膜上にあり、ゲート電極
の側面を覆うように側壁絶縁膜を形成し、更に、第一の
絶縁膜を堆積し、該第一の絶縁膜を貫通してイオン打ち
込みを行い、該半導体基体上に第一の第二導電型の領域
を形成し、さらに、該側壁絶縁膜を覆うように第二の側
面絶縁膜を形成して、第二の絶縁膜を堆積し、該第二の
絶縁膜を貫通してイオン打み込みを行い、該半導体基体
上に該第一の第二導電型の領域よりも高濃度の第二の第
二導電型の領域を形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】第一導電型の半導体基板に設けた第二導電
型の二つの領域でソース領域，ドレイン領域を構成し、
ゲート絶縁膜として少なくとも酸化タンタル，酸化ニオ
ビウム，酸化イツトリウム，酸化ハフニウム，酸化ジル
コニウム，酸化チタニウムのいずれか、もしくはその積
層膜もしくはその混合物からなるゲート絶縁膜と該ゲー
ト絶縁膜を介して設けたゲート電極よりなる半導体装置
の製造方怯において、該ゲート絶縁膜は選択された上記
酸化物を化学気相堆積法により形成し、該ゲート絶縁膜
上の該ゲート電極を加工した後、該ゲート電極が形成さ
れていないところの該半導体基体表面に該ゲート絶縁膜
を貫通してイオン打ち込みを行い第一の第二導電型の領
域を形成した後、該ゲート絶縁膜上にあり、ゲート電極
の側面を覆うように側壁絶縁膜を形成し、更に、第二の
絶縁膜を堆積し、該第二の絶縁膜を貫通してイオン打ち
込みを行い、該半導体基体上に該第一の第二導電型の領
域よりも高濃度の第二の第二導電型の領域を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】所定の半導体基板上の所定領域を少なくと
も酸化タンタル，酸化ニオビウム，酸化イツトリウム，
酸化ハフニウム，酸化ジルコニウム，酸化チタニウムの
いずれか、もしくはその混合物を含むゲート絶縁膜とゲ
ート絶縁膜を介して設けたゲート電極よりなる半導体装
置の製造方法において、該ゲート絶縁膜は選択された上
記酸化物を化学気相堆積法により形成し、該ゲート電極
と該ゲート絶縁膜を加工した後、第一の絶縁膜を堆積
し、異方性エツチングを行ないゲート電極の側壁に絶縁
膜を形成し、該基体を酸化性雰囲気にて熱処理して基体
表面を酸化した後、該半導体の反対導電型の不純物を注
入することを特徴とする半導体装置の製造方法。 - 【請求項６】特許請求の範囲第５項の半導体装置の製造
方法において、該ゲート電極と該ゲート絶縁膜を加工し
た後、第一の絶縁膜を堆積し、該第一の絶縁膜を貫通し
て該半導体基体の反対導電型の不純物を注入してソー
ス、ドレイン領域を形成したことを特徴とする半導体装
置の製造方法。 - 【請求項７】前記特許請求の範囲第５項の半導体装置の
製造方法において、該ゲート電極と該ゲート絶縁膜を加
工した後、第一の絶縁膜を堆積し、該第一の絶縁膜を貫
通して該基板に低濃度不純物領域を形成した後、さらに
側壁に第二の絶縁膜を形成し、該基体を酸化性雰囲気に
て熱処理して基体表面を酸化した後、該半導体基体の反
対導電型の不純物を注入して該ソース、ドレイン領域を
形成したことを特徴とする半導体装置の製造方法。
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| JP1210071A JP2816192B2 (ja) | 1989-08-16 | 1989-08-16 | 半導体装置の製造方法 |
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