JP2861025B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2861025B2 JP2861025B2 JP1068277A JP6827789A JP2861025B2 JP 2861025 B2 JP2861025 B2 JP 2861025B2 JP 1068277 A JP1068277 A JP 1068277A JP 6827789 A JP6827789 A JP 6827789A JP 2861025 B2 JP2861025 B2 JP 2861025B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリトランジスタのドレインとフローテ
ィングゲートとの間に絶縁膜厚の薄いトンネル領域が設
けられた構造、いわゆるFLOTOX（Floating Gate Tunnel
Oxide）型の半導体記憶装置およびその製造方法に関す
る。
ィングゲートとの間に絶縁膜厚の薄いトンネル領域が設
けられた構造、いわゆるFLOTOX（Floating Gate Tunnel
Oxide）型の半導体記憶装置およびその製造方法に関す
る。
E2 PROMにおいては、シリコン半導体基板の表面に一
部が薄い膜厚を有するシリコン酸化膜による絶縁膜を介
してフローティングゲートが形成され、さらにこのフロ
ーティングゲート上には、シリコン酸化膜による絶縁膜
を介してコントロールゲートが形成されるようになって
いる。
部が薄い膜厚を有するシリコン酸化膜による絶縁膜を介
してフローティングゲートが形成され、さらにこのフロ
ーティングゲート上には、シリコン酸化膜による絶縁膜
を介してコントロールゲートが形成されるようになって
いる。
このようなFLOTOX型の構造においては、エンデュラン
ス（書き込みおよび消去の繰り返し回数）特性、さらに
トンネル絶縁膜の絶縁破壊特性の改善が望まれており、
例えばU.S.P.4,490,900に示されるように、トンネル酸
化膜を窒化して窒化酸化膜（ナイトライデッドオキサイ
ド）と酸化膜との３層構造を形成する技術が提案されて
いる。
ス（書き込みおよび消去の繰り返し回数）特性、さらに
トンネル絶縁膜の絶縁破壊特性の改善が望まれており、
例えばU.S.P.4,490,900に示されるように、トンネル酸
化膜を窒化して窒化酸化膜（ナイトライデッドオキサイ
ド）と酸化膜との３層構造を形成する技術が提案されて
いる。
ここで、このようなFLOTOX型のE2 PROMに対して、本
発明者達が実験を行い考察した結果、トンネル絶縁膜の
膜厚は通常50〜150Åと非常に薄いために、この上のフ
ローティングゲートの不純物、例えばリン濃度が高すぎ
ると、このトンネル絶縁膜中にリンが導入され、トンネ
ル絶縁膜の電子注入に対する耐性が低下し、トンネル絶
縁膜の破壊により、書き換え回数が少なくなったり、書
き換え量にバラツキが生ずることが判明した。
発明者達が実験を行い考察した結果、トンネル絶縁膜の
膜厚は通常50〜150Åと非常に薄いために、この上のフ
ローティングゲートの不純物、例えばリン濃度が高すぎ
ると、このトンネル絶縁膜中にリンが導入され、トンネ
ル絶縁膜の電子注入に対する耐性が低下し、トンネル絶
縁膜の破壊により、書き換え回数が少なくなったり、書
き換え量にバラツキが生ずることが判明した。
一方、フローティングゲートのリン濃度を低濃度とす
ると、トンネル絶縁膜中の不純物の導入が少なくなり、
上記の問題は解決されると考えられるが、上述したよう
な従来の技術においてはフローティングゲートの不純物
濃度を低濃度にするといった配慮はされておらず、この
濃度は以下に示すような理由から、むしろ高濃度になる
ように設定されていた。
ると、トンネル絶縁膜中の不純物の導入が少なくなり、
上記の問題は解決されると考えられるが、上述したよう
な従来の技術においてはフローティングゲートの不純物
濃度を低濃度にするといった配慮はされておらず、この
濃度は以下に示すような理由から、むしろ高濃度になる
ように設定されていた。
即ち、E2 PROMにおいては通常フローティングゲート
とコントロールゲート間にフローティングゲートを酸化
したポリオキサイド膜を使用するが、このときフローテ
ィングゲートのリン濃度が低いと酸化後のフローティン
グゲート表面のアスペリティーの凹凸が激しくなり、ま
た、フローティングゲートの端部（エッヂ部）のポリオ
キサイド膜が薄くなったり、端部がより鋭角となり、特
に端部での影響が大きく、フローティングゲートとコン
トロールゲート間の絶縁耐圧が低下し、E2 PROMの書き
換えのための高電圧が印加できなくなってしまうからで
ある。
とコントロールゲート間にフローティングゲートを酸化
したポリオキサイド膜を使用するが、このときフローテ
ィングゲートのリン濃度が低いと酸化後のフローティン
グゲート表面のアスペリティーの凹凸が激しくなり、ま
た、フローティングゲートの端部（エッヂ部）のポリオ
キサイド膜が薄くなったり、端部がより鋭角となり、特
に端部での影響が大きく、フローティングゲートとコン
トロールゲート間の絶縁耐圧が低下し、E2 PROMの書き
換えのための高電圧が印加できなくなってしまうからで
ある。
又、フローティングゲート上にポリオキサイド膜を形
成する酸化温度を高くすれば、絶縁耐圧は向上する傾向
にあるが、トランジスタ領域トンネル絶縁膜の不純物の
再分布がおこり、微細化による高集積化に問題が生ず
る。
成する酸化温度を高くすれば、絶縁耐圧は向上する傾向
にあるが、トランジスタ領域トンネル絶縁膜の不純物の
再分布がおこり、微細化による高集積化に問題が生ず
る。
本発明は、上述のような相反する事実を考慮してなさ
れたものであって、トンネル絶縁膜に接するフローティ
ングゲートの不純物濃度を部分的に低くすることによ
り、不純物が導入されることによるエンデュランス特
性、トンネル絶縁膜の絶縁破壊特性の悪化を抑制するこ
とを第１の目的としており、それと共に、何ら不純物の
再分布を招くことなくフローティングゲート・コントロ
ールゲート間の酸化膜の絶縁耐圧を向上することを第２
の目的としている。
れたものであって、トンネル絶縁膜に接するフローティ
ングゲートの不純物濃度を部分的に低くすることによ
り、不純物が導入されることによるエンデュランス特
性、トンネル絶縁膜の絶縁破壊特性の悪化を抑制するこ
とを第１の目的としており、それと共に、何ら不純物の
再分布を招くことなくフローティングゲート・コントロ
ールゲート間の酸化膜の絶縁耐圧を向上することを第２
の目的としている。
上記の目的を達成する為に、本発明の半導体記憶装置
は、ドレインとフローティングゲートとの間にトンネル
絶縁膜が設けられた構造の半導体記憶装置でおいて、前
記フローティングゲートを、前記トンネル絶縁膜に接す
る半導体基板側から順に、第１のポリシリコン層、該第
１のポリシリコン層の上層部に配された絶縁層、該絶縁
層の上層部に配され、前記第１のポリシリコン層より高
不純物濃度とされた第２のポリシリコン層を有して構成
したことを特徴としている。
は、ドレインとフローティングゲートとの間にトンネル
絶縁膜が設けられた構造の半導体記憶装置でおいて、前
記フローティングゲートを、前記トンネル絶縁膜に接す
る半導体基板側から順に、第１のポリシリコン層、該第
１のポリシリコン層の上層部に配された絶縁層、該絶縁
層の上層部に配され、前記第１のポリシリコン層より高
不純物濃度とされた第２のポリシリコン層を有して構成
したことを特徴としている。
又、本発明の半導体記憶装置の製造方法は、半導体基
板表面にトンネル絶縁膜を形成する工程と、前記トンネ
ル絶縁膜を介して前記半導体基板上に第１のポリシリコ
ン層を形成し、該第１のポリシリコン層の上に絶縁層を
形成し、さらに該絶縁層を介して前記第１のポリシリコ
ン層の上に第２のポリシリコン層を該第１のポリシリコ
ン層とは直接接触しない状態で形成し、これら第１のポ
リシリコン層，絶縁層，第２のポリシリコン層によりフ
ローティングゲートを形成する工程とを含むことを特徴
としている。
板表面にトンネル絶縁膜を形成する工程と、前記トンネ
ル絶縁膜を介して前記半導体基板上に第１のポリシリコ
ン層を形成し、該第１のポリシリコン層の上に絶縁層を
形成し、さらに該絶縁層を介して前記第１のポリシリコ
ン層の上に第２のポリシリコン層を該第１のポリシリコ
ン層とは直接接触しない状態で形成し、これら第１のポ
リシリコン層，絶縁層，第２のポリシリコン層によりフ
ローティングゲートを形成する工程とを含むことを特徴
としている。
以下、本発明を図面に示す実施例を用いて説明する。
第１図（ａ）〜（ｆ）は本発明の前提構成を説明する
参考例を工程順に説明するための断面図である。まず第
１図（ａ）に示すように、Ｐ型単結晶半導体基板１にフ
ィールド酸化膜２およびメモリトランジスタのドレイン
となるN+型拡散領域３を形成し、さらに半導体基板１の
表面上に膜厚50〜150Åの熱酸化膜を形成後、引き続きN
H3雰囲気中にて窒化処理をランプ加熱により行い、窒化
酸化膜と酸化膜との３層構造を有する膜４を形成する。
参考例を工程順に説明するための断面図である。まず第
１図（ａ）に示すように、Ｐ型単結晶半導体基板１にフ
ィールド酸化膜２およびメモリトランジスタのドレイン
となるN+型拡散領域３を形成し、さらに半導体基板１の
表面上に膜厚50〜150Åの熱酸化膜を形成後、引き続きN
H3雰囲気中にて窒化処理をランプ加熱により行い、窒化
酸化膜と酸化膜との３層構造を有する膜４を形成する。
そして、第１図（ｂ）に示すように、全面に低濃度に
不純物（リン、ヒ素等）を有する第１のPoly（多結晶）
Si膜５を200〜4000Åの膜厚で形成し、さらにその上面
にLPCVD（Low−Pressure Chemical Vapor Deposition）
によりSi3N4膜６を膜厚200〜1000Åにて形成し、そうし
た上で通常のフォトリソ、エッチングによりドレイン領
域の上で将来トンネル領域となる部分のみ残してSi3N4
膜、Poly−Si膜をたとえばドライエッチング等により除
去し、引き続きフッ酸系のウェットエッチング液で窒化
酸化膜４を除去し、半導体基板表面を露出する。
不純物（リン、ヒ素等）を有する第１のPoly（多結晶）
Si膜５を200〜4000Åの膜厚で形成し、さらにその上面
にLPCVD（Low−Pressure Chemical Vapor Deposition）
によりSi3N4膜６を膜厚200〜1000Åにて形成し、そうし
た上で通常のフォトリソ、エッチングによりドレイン領
域の上で将来トンネル領域となる部分のみ残してSi3N4
膜、Poly−Si膜をたとえばドライエッチング等により除
去し、引き続きフッ酸系のウェットエッチング液で窒化
酸化膜４を除去し、半導体基板表面を露出する。
次に、第１図（ｃ）に示すようにSi3N4膜６を酸化の
マスクとして例えば1000℃、DryO2酸化により300〜700
Åの膜厚の熱酸化膜（SiO2膜）７を形成する。
マスクとして例えば1000℃、DryO2酸化により300〜700
Åの膜厚の熱酸化膜（SiO2膜）７を形成する。
次に、第１図（ｄ）に示すように熱リン酸によりトン
ネル領域上部のSi3N4膜６を除去してPoly−Si膜５を露
出する。
ネル領域上部のSi3N4膜６を除去してPoly−Si膜５を露
出する。
次に、第１図（ｅ）に示すようにこの状態のウェハ上
面にPoly−Si膜５に電気接続するようにして高濃度の不
純物（例えばリン、ヒ素）を含む第２のPoly−Si膜８を
LPCVD法により1000〜4000Åの膜厚で形成し、引き続き
熱酸化により第２のPoly−Si膜８を酸化して絶縁膜（Si
O2）９を形成し、この上に上記Poly−Si膜８と同様の工
程にて第３のPoly−Si膜10を形成する。
面にPoly−Si膜５に電気接続するようにして高濃度の不
純物（例えばリン、ヒ素）を含む第２のPoly−Si膜８を
LPCVD法により1000〜4000Åの膜厚で形成し、引き続き
熱酸化により第２のPoly−Si膜８を酸化して絶縁膜（Si
O2）９を形成し、この上に上記Poly−Si膜８と同様の工
程にて第３のPoly−Si膜10を形成する。
そして、第１図（ｆ）に示すように、第２のPoly−Si
膜８、絶縁膜９、および第３のPoly−Si膜10を選択的に
除去して、第１のPoly−Si膜５と共にメモリトランジス
タＡのフローティングゲートをなす第２のPoly−Si膜8
a、コントロールゲートである第３のPoly−Si膜10、お
よびそれらの間に介在する絶縁膜９と、選択トランジス
タＢのゲートである第２のPoly−Si膜8bを形成する。そ
うした上でイオン注入を行い、メモリトランジスタＡの
N+型ソース領域11、選択トランジスタＢのN-型ソース領
域12、ドレイン領域13を形成する。
膜８、絶縁膜９、および第３のPoly−Si膜10を選択的に
除去して、第１のPoly−Si膜５と共にメモリトランジス
タＡのフローティングゲートをなす第２のPoly−Si膜8
a、コントロールゲートである第３のPoly−Si膜10、お
よびそれらの間に介在する絶縁膜９と、選択トランジス
タＢのゲートである第２のPoly−Si膜8bを形成する。そ
うした上でイオン注入を行い、メモリトランジスタＡの
N+型ソース領域11、選択トランジスタＢのN-型ソース領
域12、ドレイン領域13を形成する。
第１図（ｆ）に示した構成の等価回路図を第２図に示
す。
す。
そこで、上述のようにして形成されるE2 PROMによる
と、トンネル絶縁膜となる膜４に接する第１のPoly−Si
膜５は、その不純物濃度が低濃度であるので、膜４中に
不純物が導入されにくい状態となり、エンデュランス特
性、トンネル絶縁膜の絶縁破壊特性を改善することがで
きる。
と、トンネル絶縁膜となる膜４に接する第１のPoly−Si
膜５は、その不純物濃度が低濃度であるので、膜４中に
不純物が導入されにくい状態となり、エンデュランス特
性、トンネル絶縁膜の絶縁破壊特性を改善することがで
きる。
又、この第１のPoly−Si膜５と共にフローティングゲ
ートを構成する第２のPoly−Si膜8aの不純物濃度は高濃
度であるので、フローティングゲート表面を比較的平滑
にすることができ、又、フローティングゲートの端部に
おいてもポリオキサイド膜（図示せず）を良好な状態で
形成することができる。その結果、この膜8aを熱酸化し
て形成される絶縁膜９の絶縁耐圧を高めることができ
る。尚、第２のPoly−Si膜8aは、この膜形成後に熱酸化
により形成される絶縁膜（第１図（ｆ）では絶縁膜９）
に接する部分が高濃度に不純物を有していればよく、絶
縁耐圧を向上できるものである。
ートを構成する第２のPoly−Si膜8aの不純物濃度は高濃
度であるので、フローティングゲート表面を比較的平滑
にすることができ、又、フローティングゲートの端部に
おいてもポリオキサイド膜（図示せず）を良好な状態で
形成することができる。その結果、この膜8aを熱酸化し
て形成される絶縁膜９の絶縁耐圧を高めることができ
る。尚、第２のPoly−Si膜8aは、この膜形成後に熱酸化
により形成される絶縁膜（第１図（ｆ）では絶縁膜９）
に接する部分が高濃度に不純物を有していればよく、絶
縁耐圧を向上できるものである。
上述の説明において、第２のPoly−Si膜8aの不純物濃
度の高濃度の範囲は、第１図（ｅ）を用いて説明した絶
縁膜９の形成（酸化）温度との兼ね合いにより決定され
るものであり、不純物の再分布を考慮してその温度を例
えば950℃〜1050℃とした場合には、その濃度を約4.1×
1020cm-3以上にするのが望ましい。第３図は、第１図
（ｆ）に示すような構成において、第３のPoly−Si膜10
に正電圧を印加した際の絶縁膜９の酸化温度Ｔと破壊電
圧Ｖとの関係を表しており、図中、三角プロットは第２
のPoly−Si膜8aのリン濃度が2.2×1020cm-3の試料の特
性であり、丸プロットは4.1×1020cm-3の試料の特性で
ある、尚、PolySiの析出温度は610℃であり、耐圧判定
電流値は４×10-6A/mm2である。一般には、書き換え特
性を考慮すると、破壊電圧は4MV/cm以上であり、前述の
不純物4.1×1020cm-3の値はこの電圧を基準として設定
したものである。
度の高濃度の範囲は、第１図（ｅ）を用いて説明した絶
縁膜９の形成（酸化）温度との兼ね合いにより決定され
るものであり、不純物の再分布を考慮してその温度を例
えば950℃〜1050℃とした場合には、その濃度を約4.1×
1020cm-3以上にするのが望ましい。第３図は、第１図
（ｆ）に示すような構成において、第３のPoly−Si膜10
に正電圧を印加した際の絶縁膜９の酸化温度Ｔと破壊電
圧Ｖとの関係を表しており、図中、三角プロットは第２
のPoly−Si膜8aのリン濃度が2.2×1020cm-3の試料の特
性であり、丸プロットは4.1×1020cm-3の試料の特性で
ある、尚、PolySiの析出温度は610℃であり、耐圧判定
電流値は４×10-6A/mm2である。一般には、書き換え特
性を考慮すると、破壊電圧は4MV/cm以上であり、前述の
不純物4.1×1020cm-3の値はこの電圧を基準として設定
したものである。
第４図は、DryO2雰囲気中1000℃にて熱酸化を行い、
絶縁膜９を形成するものについて、第２のPoly−Si膜8a
内のリン濃度Cpと絶縁破壊電圧Ｖとの関係を表してお
り、この図から、リン濃度を高くすれば、破壊電圧Ｖが
高くなることがわかる。
絶縁膜９を形成するものについて、第２のPoly−Si膜8a
内のリン濃度Cpと絶縁破壊電圧Ｖとの関係を表してお
り、この図から、リン濃度を高くすれば、破壊電圧Ｖが
高くなることがわかる。
尚、絶縁膜９の酸化温度を950〜1050℃以外にする場
合には、これら第３図及び第４図を用いて第２のPoly−
Si膜8a内の不純物濃度を設定すれば良い。
合には、これら第３図及び第４図を用いて第２のPoly−
Si膜8a内の不純物濃度を設定すれば良い。
又、第１のPoly−Si膜５の不純物濃度の低濃度の範囲
は、上述のようにして設定される第２のPoly−Si膜8aの
不純物濃度より低濃度であれば、ある程度効果が期待で
きるものであるが、この濃度はできるだけ低濃度である
のが望ましい。
は、上述のようにして設定される第２のPoly−Si膜8aの
不純物濃度より低濃度であれば、ある程度効果が期待で
きるものであるが、この濃度はできるだけ低濃度である
のが望ましい。
さらに、本参考例によると、トンネル絶縁膜をU.S.P.
4,490,900の技術のように窒化酸化膜と酸化膜との３層
構造を有する膜４により構成しているので、トンネル絶
縁膜を通ってN+型拡散領域３と第１のPoly−Si膜５との
間を行き来する電子がトラップされ難くなり、E2 PROM
のエンデュランス特性、トンネル絶縁膜の絶縁破壊特性
をさらに改善することができる。
4,490,900の技術のように窒化酸化膜と酸化膜との３層
構造を有する膜４により構成しているので、トンネル絶
縁膜を通ってN+型拡散領域３と第１のPoly−Si膜５との
間を行き来する電子がトラップされ難くなり、E2 PROM
のエンデュランス特性、トンネル絶縁膜の絶縁破壊特性
をさらに改善することができる。
尚、U.S.P.4,490,900に示されている製造方法による
と、トンネル絶縁膜である酸化膜を窒化する際に、トン
ネル絶縁膜のみではなくメモリトランジスタの周辺の、
例えば選択トランジスタ等のゲート酸化膜が同時に窒化
されてしまい、その窒化によりゲート酸化膜に導入され
た固定電荷によると考えられるクーロン散乱によりキャ
リアの移動度が低下し、デバイスの速度が遅くなってし
まうという問題が生じてしまう。第５図は、ゲート酸化
膜の膜厚が430Åに対してハロゲンランプにより1150
℃、NH3雰囲気中で窒化を行った際の窒化時間（RTN）と
移動度μFEとの関係を表しており、この図から窒化時間
を長くすれば、移動度が小さくなることが明らかであ
る。
と、トンネル絶縁膜である酸化膜を窒化する際に、トン
ネル絶縁膜のみではなくメモリトランジスタの周辺の、
例えば選択トランジスタ等のゲート酸化膜が同時に窒化
されてしまい、その窒化によりゲート酸化膜に導入され
た固定電荷によると考えられるクーロン散乱によりキャ
リアの移動度が低下し、デバイスの速度が遅くなってし
まうという問題が生じてしまう。第５図は、ゲート酸化
膜の膜厚が430Åに対してハロゲンランプにより1150
℃、NH3雰囲気中で窒化を行った際の窒化時間（RTN）と
移動度μFEとの関係を表しており、この図から窒化時間
を長くすれば、移動度が小さくなることが明らかであ
る。
本参考例では、熱酸化膜を窒化して３層構造を有する
膜４を形成した後、部分的に除去してゲート絶縁膜を形
成しているので、選択トランジスタのゲート絶縁膜（第
１図では熱酸化膜７）は窒化されることがなく、上述の
ような問題が生じないものである。
膜４を形成した後、部分的に除去してゲート絶縁膜を形
成しているので、選択トランジスタのゲート絶縁膜（第
１図では熱酸化膜７）は窒化されることがなく、上述の
ような問題が生じないものである。
尚、トンネル絶縁膜となる膜４に接する第１のPoly−
Si膜５の不純物濃度を低濃度にする方法としては、上記
工程の他に、例えば、不純物を含まない第１のPoly−Si
膜５を形成し、引き続きイオン注入、またはガス状不純
物源より不純物を拡散することもできる。又、この場合
には、適度な熱処理を施せば第２のPoly−Si膜８から不
純物が拡散されるため、低濃度に形成できる。
Si膜５の不純物濃度を低濃度にする方法としては、上記
工程の他に、例えば、不純物を含まない第１のPoly−Si
膜５を形成し、引き続きイオン注入、またはガス状不純
物源より不純物を拡散することもできる。又、この場合
には、適度な熱処理を施せば第２のPoly−Si膜８から不
純物が拡散されるため、低濃度に形成できる。
次に、本発明の一実施例を第６図の断面図を用いて説
明する。第６図は主にフローティングゲートを形成する
工程を説明する為の図であり、その他の工程は周知の工
程、あるいは上記参考例の工程を適用できる。
明する。第６図は主にフローティングゲートを形成する
工程を説明する為の図であり、その他の工程は周知の工
程、あるいは上記参考例の工程を適用できる。
なお、本実施例はフローティングゲートの内部に不純
物拡散のバリヤー層を配置させたことを特徴としてい
る。バリヤー層の形成方法について説明する。
物拡散のバリヤー層を配置させたことを特徴としてい
る。バリヤー層の形成方法について説明する。
まず、ゲート絶縁膜，トンネル絶縁膜形成後、低濃度
のリンを含むか又は不純物を含まないPoly−Si膜を形成
し、トンネル絶縁膜の上部領域を覆うようにPoly−Si膜
中に酸素，窒素イオンをイオン注入し、その後熱処理し
てPoly−Si膜に不純物拡散のバリヤー層を形成する。引
き続き、POCl3のガス状不純物源よりPoly−Si膜中にリ
ンを高濃度に拡散し、トンネル絶縁膜に接する位置のPo
ly−Si領域は低不純物濃度になるようにする。
のリンを含むか又は不純物を含まないPoly−Si膜を形成
し、トンネル絶縁膜の上部領域を覆うようにPoly−Si膜
中に酸素，窒素イオンをイオン注入し、その後熱処理し
てPoly−Si膜に不純物拡散のバリヤー層を形成する。引
き続き、POCl3のガス状不純物源よりPoly−Si膜中にリ
ンを高濃度に拡散し、トンネル絶縁膜に接する位置のPo
ly−Si領域は低不純物濃度になるようにする。
または、第１のPoly−Si膜を形成した後、不純物拡散
のバリヤー層としてSiO2,Si3N4膜をトンネル絶縁膜上を
覆うように形成し、引き続き第２のPoly−Si膜を形成し
て、上記のように高濃度のリンを拡散すれば上記と同様
にバリヤー層を内部に有するフローティングゲートを形
成できる。
のバリヤー層としてSiO2,Si3N4膜をトンネル絶縁膜上を
覆うように形成し、引き続き第２のPoly−Si膜を形成し
て、上記のように高濃度のリンを拡散すれば上記と同様
にバリヤー層を内部に有するフローティングゲートを形
成できる。
次に、第６図に示す本実施例について説明する。第６
図に示すように、ゲート絶縁膜50およびトンネル絶縁膜
51の上に低濃度に不純物を有する第１のPoly−Si膜52を
形成後、バリヤー層として膜厚５〜20Åの酸化膜53を形
成する。この場合、自然酸化膜、またはH2O2−H2SO4液
にてボイルした時に形成される酸化膜を利用してもよ
い。そして、高濃度に不純物を有する第２のPoly−Si膜
54を形成する。この場合、第２のPoly−Si膜54からの不
純物は酸化膜53により第１のPoly−Si膜52内へ拡散しに
くくなる。
図に示すように、ゲート絶縁膜50およびトンネル絶縁膜
51の上に低濃度に不純物を有する第１のPoly−Si膜52を
形成後、バリヤー層として膜厚５〜20Åの酸化膜53を形
成する。この場合、自然酸化膜、またはH2O2−H2SO4液
にてボイルした時に形成される酸化膜を利用してもよ
い。そして、高濃度に不純物を有する第２のPoly−Si膜
54を形成する。この場合、第２のPoly−Si膜54からの不
純物は酸化膜53により第１のPoly−Si膜52内へ拡散しに
くくなる。
尚、この程度の厚さの酸化膜53は十分に薄いので、電
子は直接トンネリングし、問題は少ない。
子は直接トンネリングし、問題は少ない。
以上、本発明を実施例を用いて説明したが、本発明は
それに限定されることなく、その主旨を逸脱しない限り
種々変形可能であり、例えばトンネル絶縁膜は参考例に
おいて説明した３層構造を有する膜でなくとも一般に用
いられるSiO2（熱酸化膜）等でも良い。
それに限定されることなく、その主旨を逸脱しない限り
種々変形可能であり、例えばトンネル絶縁膜は参考例に
おいて説明した３層構造を有する膜でなくとも一般に用
いられるSiO2（熱酸化膜）等でも良い。
以上述べたように、本発明によるとトンネル絶縁膜に
接するフローティングゲートの不純物濃度を部分的に低
濃度に設定しているので、エンデュランス特性、トンネ
ル絶縁膜の絶縁破壊特性を改善できる。
接するフローティングゲートの不純物濃度を部分的に低
濃度に設定しているので、エンデュランス特性、トンネ
ル絶縁膜の絶縁破壊特性を改善できる。
又、フローティングゲートの表面に形成される酸化膜
に接する部分の不純物濃度を高濃度に設定すれば、フロ
ーティングゲート・コントロールゲート間の酸化膜の絶
縁耐圧を向上することができるという効果がある。
に接する部分の不純物濃度を高濃度に設定すれば、フロ
ーティングゲート・コントロールゲート間の酸化膜の絶
縁耐圧を向上することができるという効果がある。
第１図（ａ）〜（ｆ）は本発明の参考例を説明するため
の断面図、第２図は参考例の等価的な電気回路図、第３
図は酸化温度と絶縁破壊電圧との関係図、第４図はリン
濃度と絶縁破壊電圧との関係図、第５図は窒化時間と移
動度との関係図、第６図は本発明の実施例を説明するた
めの断面図である。 １……半導体基板,3……N+型拡散領域,4……３層構造を
有する膜,5……第１のPoly−Si膜,7……熱酸化膜,8a…
…第２のPoly−Si膜,8b……ゲート,9……絶縁膜,10……
第３のPoly−Si膜。
の断面図、第２図は参考例の等価的な電気回路図、第３
図は酸化温度と絶縁破壊電圧との関係図、第４図はリン
濃度と絶縁破壊電圧との関係図、第５図は窒化時間と移
動度との関係図、第６図は本発明の実施例を説明するた
めの断面図である。 １……半導体基板,3……N+型拡散領域,4……３層構造を
有する膜,5……第１のPoly−Si膜,7……熱酸化膜,8a…
…第２のPoly−Si膜,8b……ゲート,9……絶縁膜,10……
第３のPoly−Si膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−222175（ＪＰ，Ａ) 特開 平１−280361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247
Claims (6)
- 【請求項１】ドレインとフローティングゲートとの間に
トンネル絶縁膜が設けられた構造の半導体記憶装置にお
いて、前記フローティングゲートが、前記トンネル絶縁
膜に接する半導体基板側から順に、第１のポリシリコン
層、該第１のポリシリコン層の上層部に配された絶縁
層、該絶縁層の上層部に配され、前記第１のポリシリコ
ン層より高不純物濃度とされた第２のポリシリコン層を
有して構成されていることを特徴とする半導体記憶装
置。 - 【請求項２】前記絶縁層は、前記第２のポリシリコン層
から前記第１のポリシリコン層への不純物拡散を抑制す
るとともに、前記第２のポリシリコン層，前記第１のポ
リシリコン層間での電子のトンネリングを阻害しない膜
厚とされていることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記絶縁層は酸化膜であることを特徴とす
る請求項１又は２に記載の半導体記憶装置。 - 【請求項４】前記絶縁層は５〜20Åの膜厚であることを
特徴とする請求項１乃至３の何れかに記載の半導体記憶
装置。 - 【請求項５】半導体基板表面にトンネル絶縁膜を形成す
る工程と、 前記トンネル絶縁膜を介して前記半導体基板上に第１の
ポリシリコン層を形成し、該第１のポリシリコン層の上
に絶縁層を形成し、該絶縁層を介して前記第１のポリシ
リコン層の上に第２のポリシリコン層を該第１のポリシ
リコン層とは直接接触しない状態で形成し、これら第１
のポリシリコン層，絶縁層，第２のポリシリコン層によ
りフローティングゲートを形成する工程と を含むことを特徴とするフローティングゲートを有する
半導体記憶装置の製造方法。 - 【請求項６】前記フローティングゲートを形成する工程
は、前記第２のポリシリコン層として前記第１のポリシ
リコン層より高不純物濃度にドープされたポリシリコン
膜を形成する工程を含むことを特徴とする請求項５記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068277A JP2861025B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068277A JP2861025B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246374A JPH02246374A (ja) | 1990-10-02 |
| JP2861025B2 true JP2861025B2 (ja) | 1999-02-24 |
Family
ID=13369104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068277A Expired - Fee Related JP2861025B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861025B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007309914A (ja) * | 2006-04-20 | 2007-11-29 | Denso Corp | 物理量センサの製造方法 |
| JP5606235B2 (ja) * | 2010-09-14 | 2014-10-15 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
-
1989
- 1989-03-20 JP JP1068277A patent/JP2861025B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246374A (ja) | 1990-10-02 |
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